CN100345301C - 整合型晶体管及其制造方法 - Google Patents
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Abstract
本发明是一种整合型晶体管及其制造方法，主要提出制作一完全空乏晶体管的方法，并且将完全空乏晶体管、部分空乏晶体管与多重栅极晶体管整合于单一芯片上。可透过调整栅极层的长度，以决定平面晶体管是完全空乏或是部分空乏。完全空乏晶体管的栅极层长度较部分空乏晶体管的栅极层长度为长。或是透过调整晶体管主动区的宽度，以决定晶体管是完全空乏或是部分空乏。完全空乏晶体管的主动区宽度较部分空乏晶体管的主动区宽度为窄。不断地减少主动区的宽度，可以形成一多重栅极晶体管，当上述多重栅极晶体管的主动区宽度减少至小于空乏区宽度的两倍时，上述多重栅极晶体管便是完全空乏。
Description
技术领域
本发明是有关于一种整合型晶体管及其制造方法，属于半导体集成电路技术，且特别是有关于一种将完全空乏晶体管、部分空乏晶体管与多重栅极晶体管整合于单一芯片上并且制作该多重栅极晶体管的方法。
背景技术
随着半导体集积度的增加，半导体组件的尺寸必须随的缩小。而为了提供更良好的组件性能，绝缘层上覆硅(silicon on insulator；SOI)的半导体基底被提出来，绝缘层上覆硅(semiconductor on insulator；SOI)的集成电路组件是将传统的组件(active devices)设置于一绝缘层上有半导体层的晶圆(silicon on insulator wafer)上，上述晶圆例如为一绝缘层上有硅的晶圆(silicon on insulator wafer)。绝缘层上覆硅(SOI)具有以下优点(1)降低短沟道效应(Short Channel Effect)(2)消除闭锁现象(Latch up Effect)(3)降低寄生漏极/源极电容(ParasiticSource/Drain Capacitance)(4)减少软错效应(Soft Error Effect)(5)降低基材漏电流(Substrate Leakage Current)(6)制程简化&易与硅晶制程相容等等。因此，借由SOI技术可形成具有较佳速度表现、较高积集度以及较低消耗功率的集成电路组件。
绝缘层上覆硅(SOI)又可分为部分空乏绝缘层上覆硅(partially-depleted SOI)与完全空乏绝缘层上覆硅(fully-depletedSOI)两种。部分空乏金氧半导体场效应晶体管(metal-oxide-semiconductor field effect transistors；MOSFET)的沟道区厚度大于最大空乏层宽度，而部分空乏金氧半导体场效应晶体管(metal-oxide-semiconductor field effect transistors；MOSFET)的沟道区厚度小于最大空乏层宽度。部分空乏金氧半导体场效应晶体管(PDMOSFET)的电荷载子会累积在漏极/源极附近的沟道区下方硅层基底内，造成沟道区电位改变，而产生浮体效应(floating body effect)，进而造成电流的突变(kink)，导致组件功能退化。
改善浮体效应的方法之一为将沟道区下方的硅层基底外接一电性导体，以搜集冲击离子化(impact ionization)所产生的电流，针对这方面技术已有许多方法被提出来，但仍有许多缺点有待改进。美国专利第4946799号与第6387739号都是揭示有关改善浮体效应的方法。
克服浮体效应的另一种有效方法，便是采用完全空乏金氧半导体场效应晶体管(FD MOSFET)。
美国专利第6222234号提供一种于单一基底上制作完全空乏金氧半导体场效应晶体管(FD MOSFET)与部分空乏金氧半导体场效应晶体管(PDMOSFET)的方法。
美国专利第6414355号与第6448114号都揭示有关于厚度不均匀的绝缘层上覆硅基底的半导体技术。
美国专利第6448114号更是揭示将完全空乏金氧半导体场效应晶体管(FD MOSFET)制作于一厚度较薄的硅层基底，而部分空乏金氧半导体场效应晶体管(PD MOSFET)则制作于一厚度较厚的硅层基底。
然而，完全空乏金氧半导体场效应晶体管的硅层基底厚度较薄或被施以离子掺杂。制作完全空乏金氧半导体场效应晶体管(FD MOSFET)需要选择性磊晶(selective epitaxy)，技术尚未发展成熟，不仅良率不佳，并且价格昂贵，急需发展更佳的制造技术。
有鉴于此，为了解决上述问题，本发明主要目的在于提供一种具有部分空乏晶体管、完全空乏晶体管与多重栅极晶体管的芯片以及多重栅极晶体管的制造方法。
发明内容
本发明的目的之一在于提供一种具有部分空乏晶体管、完全空乏晶体管与多重栅极晶体管的芯片，具有新的完全空乏晶体管结构，以提供良好的组件功能。
本发明的目的之二在于提供一种多重栅极晶体管的制造方法，可运用习知既有的半导体制程技术，步骤不复杂，容易掌控。
本发明主要提出可以利用两种不同型态的结构以得到完全空乏晶体管。完全空乏晶体管可以为一多重栅极晶体管，并且可以将完全空乏晶体管、部分空乏晶体管与多重栅极晶体管整合于单一芯片上。
形成完全空乏晶体管的方法之一是透过调整栅极层的长度，以决定平面晶体管是完全空乏或是部分空乏。完全空乏晶体管的栅极层长度较部分空乏晶体管的栅极层长度为长。如此一来，在单一芯片上就可同时制备完全空乏晶体管与部分空乏晶体管。
形成完全空乏晶体管的方法之二是透过调整晶体管主动区的宽度，以决定晶体管是完全空乏或是部分空乏。完全空乏晶体管的主动区宽度较部分空乏晶体管的主动区宽度为窄。不断地减少主动区的宽度，可以形成一多重栅极晶体管，当上述多重栅极晶体管的主动区宽度减少至小于空乏区宽度的两倍时，上述多重栅极晶体管便是完全空乏。如此一来，在单一芯片上就可同时制备完全空乏晶体管与部分空乏晶体管。
为获致上述的目的，本发明提出一种整合型晶体管，主要是包括：
一基底，上述基底包括一半导体层与位于上述半导体下的一绝缘层；一多重栅极晶体管，设置于上述基底上，包括：一鳍形半导体层，位于上述绝缘层上，其中上述鳍形半导体层具有一源极、一漏极以及位于上述源极和上述漏极之间的一沟道区；一栅极介电层，位于上述鳍形半导体层的上述沟道区表面；以及一栅极电极，位于上述栅极介电层上，并包覆对应于上述沟道区的上述鳍形半导体层的两侧壁和一顶面；一部分空乏晶体管，设置于上述半导底基底上；以及一完全空乏晶体管，设置于上述半导底基底上。
如前所述，上述完全空乏平面晶体管下方的上述第二硅层具有浓度大体为1016～1018cm-3的掺杂物，而上述部分空乏平面晶体管下方的第二硅层具有浓度大体为1018～2*1019cm-3的掺杂物。
如前所述，上述完全空乏平面晶体管的上述长栅极层的长度大于宽度，而上述部分空乏平面晶体管的上述短栅极层的宽度大于长度。
如前所述，上述第二硅层的厚度大体为10～2000。
如前所述，上述完全空乏平面晶体管的上述长栅极层的长度大体为120～1000nm，而上述部分空乏平面晶体管的上述短栅极层的长度大体为9～100nm。
如前所述，本发明的芯片更包括：一多重栅极晶体管，设置于上述半导体基底上方。上述多重栅极晶体管可以为完全空乏，上述多重栅极晶体管的宽度小于70nm。
另外，为获致上述的目的，本发明提出一种整合型晶体管的制造方法，主要包括：
首先，提供一基底，上述基底包括一半导体层和一位于上述半导体下的绝缘层。接着，定义上述半导体层以形成一鳍形半导体层。接着，圆滑化上述鳍形半导体层的上部边角。接着，在上述鳍形半导体层表面形成一栅极介电层。然后，在上述栅极介电层上形成一导电层。接着，定义上述导电层以形成一跨于上述鳍形半导体层两侧壁和顶面的栅极电极。最后，形成一源极和一漏极于上述栅极电极两侧的上述鳍形半导体层中。
如前所述，上述半导体层的材质为硅或硅锗。
如前所述，上述绝缘层的材质为氧化硅。
如前所述，上述栅极绝缘层的材质为氧化硅、氮氧化硅、或相对电容率(relative permittivity)大于5的介电材质，其中上述相对电容率大于5的介电材质为氧化铝(Al2O3)、氧化铪(HfO2)、或氧化锆(ZrO2)。
如前所述，上述栅极绝缘层的等效氧化层厚度为3～100埃。
如前所述，上述垂直型鳍形半导体层的侧壁的上述栅极绝缘层的厚度不同于顶部的厚度。
如前所述，上述垂直型鳍形半导体层的侧壁的上述栅极绝缘层的厚度小于顶部的厚度。
如前所述，上述垂直型鳍形半导体层的顶部的上述栅极绝缘层的等效氧化层厚度小于20埃。
如前所述，上述栅极电极的材质为多晶硅、多晶硅锗或金属。
如前所述，上述源极和上述漏极的形成方法包括：
首先，进行淡掺杂制程，以于未为上述栅极电极覆盖的上述鳍形半导体层中形成轻掺杂区。接着，于上述栅极电极两侧形成一间隙壁。最后，进行重掺杂制程，以于未为上述栅极电极和上述间隙壁覆盖的上述鳍形半导体层中形成重掺杂区。
如前所述，在形成上述源极和上述漏极之后且在沉积应力膜层之前，更包括于上述鳍形半导体层中的上述源极和上述漏极的表面形成一导电层。
如前所述，位于上述源极和上述漏极表面的上述导电层的材质为金属、硅化金属或氮化金属。
附图说明
图1A至图1G是显示本发明的可同时具有部分空乏晶体管与完全空乏晶体管的芯片的制作方法的一较佳实施例的制程立体图；
图2A与图2B是显示不同主动区宽度的晶体管的电性分析结果；
图3A与图3B是显示不同主动区宽度W与不同沟道长度Lg之下，部分空乏晶体管与完全空乏晶体管的的关系示意图。
符号说明：
108～半导体基底
120～部分空乏平面晶体管
130～完全空乏平面晶体管
140～多重栅极晶体管
122a、122b、122c～栅极层
124a、124b、124c～栅极介电层
126a、126b、126c～间隔物
S/D～漏极/源极
102～第一硅层
104～绝缘层
106～第二硅层
106a～鳍形半导体层
150～应力膜层
STI～隔离区
106b、106c～图案化第二硅层
具体实施方式
为使本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下：
本发明将一部分空乏绝缘层上覆硅与一完全空乏绝缘层上覆硅晶体管同时整合于一芯片上，并且增大应变效应，以改善超大(ultra-scaled)集成电路的载子迁移率(carrier mobility)与组件功能。
本发明提供两种不同结构的完全空乏晶体管，利用两种手段1.调整沟道的长度并且配合调整沟道掺杂的浓度，2.调整主动区的宽度，来达成备制部分空乏(PD)晶体管与完全空乏(FD)晶体管于单一芯片上，如此一来，就可以在一厚度薄的硅层上，备制出部分空乏晶体管与完全空乏晶体管。
以下将配合图1A至图1G的立体图，详细说明本发明的可同时具有部分空乏晶体管与完全空乏晶体管的芯片及其制作方法。
请先参照图1F，说明本发明的可同时具有部分空乏晶体管与完全空乏晶体管的芯片结构的一较佳实施例。根据本发明的芯片主要包括：一半导体基底108、设置于半导底基底108上的至少一平面晶体管120、130、设置于半导底基底108上的一多重栅极晶体管140。其中，平面晶体管120、130可以为部分空乏晶体管120，也可以为完全空乏晶体管130。多重栅极晶体管140是为完全空乏晶体管。
部分空乏平面晶体管120如同一般习知平面晶体管，包括：设置于半导体基底108上的一栅极层122b、设置于栅极层122b与半导体基底108之间的一栅极介电层124b、设置于栅极层122b侧壁的一间隔物(spacer)126b以及形成于栅极层122b外侧的半导体基底108表面的漏极与源极S/D。栅极层122b的长度小于宽度。栅极层122b的长度大体为9～100nm。
根据本发明的第一主要技术特征，即延长栅极层122b的长度，可使平面晶体管由部分空乏转变成完全空乏。便获得完全空乏平面晶体管130，包括：设置于半导体基底108上的一栅极层122c、设置于栅极层122c与半导体基底108之间的一栅极介电层124c、设置于栅极层122c侧壁的一间隔物126b以及形成于栅极层122c外侧的半导体基底108表面的漏极与源极S/D。完全空乏平面晶体管130的栅极层120c长度较部分空乏平面晶体管120的栅极层122b长度为长。栅极层120c的长度大于宽度。栅极层120c的长度大体为120～1000nm。值得注意的是，这里所指的栅极层长度，是指与沿着漏极经由沟道(channel)至源极的方向相互平行的方向的尺寸，即为图1F中的LL’方向的尺寸，也就是熟知此技艺人士所指的沟道长度。
另外，半导体基底108是由一依序堆栈的一第一硅层102、一绝缘层104与一第二硅层106所构成。绝缘层104例如为埋入式氧化硅层，第二硅层106的厚度大体为10～2000。完全空乏平面晶体管130下方的第二硅层106具有浓度大体为1016～1018cm-3的掺杂物，而部分空乏平面晶体管120下方的第二硅层106具有浓度大体为1018～2*1019cm-3的掺杂物。
根据本发明的第二主要特征，缩窄晶体管主动区的宽度，可使平面晶体管由部分空乏转变成完全空乏。便获得完全空乏平面晶体管140，包括：一鳍形半导体层106a、一栅极介电层124a、一栅极电极122a、一漏极与源极S/D以及一间隔物126a。其中，鳍形半导体层106a，位于半导体基底108上，其中鳍形半导体层106a具有一源极/漏极S/D以及位于源极/漏极S/D之间的一沟道区。另外，栅极介电层124a，位于鳍形半导体层122a的沟道区表面。并且，栅极电极122a，位于栅极介电层124a上，并包覆对应于沟道区的鳍形半导体层122a的两侧壁和一顶面。完全空乏多重栅极晶体管140的宽度(也就是其主动区宽度)较部分空乏平面晶体管120的宽度为窄。值得注意的是，这里所指的晶体管宽度，是指与前述栅极层长度同一平面且垂直于栅极层长度方向的空间尺寸，即为图1F中的WW’方向的尺寸。当多重栅极晶体管140的主动区宽度减少至小于其空乏区最大宽度的两倍时，则多重栅极晶体管140便是完全空乏。
根据本发明的完全空乏多重栅极晶体管140，鳍形半导体层106a的宽度小于70nm。并且，请参照图1G，多重栅极晶体管140更包括：一应力膜层150，位于源极和漏极S/D上，使源极和漏极S/D具有一应变，其中应力膜层150的材质包括氮化硅，此应变可为沿上述源极至上述漏极方向的拉伸应变，拉伸应变量约为0.1％至2％。鳍形半导体层106a具有圆滑化的上部边角(rounded corner)，其厚度大体为20～1000，圆滑化的上部边角的半径大约为200。再者，栅极介电层124a的材质例如为氧化硅、氮氧化硅、或相对电容率(relative permittivity)大于5的介电材质，其中相对电容率大于5的介电材质包括氧化铝(Al2O3)、氧化铪(HfO2)、氮氧化硅铪(HfSiNxOy)、硅化铪(HfSi4)、氧化锆(ZrO2)、硅化锆(ZrSi4)或氧化镧(La2O3)。栅极介电层124a的等效氧化层厚度可为3～100。并且，鳍形半导体层106a的侧壁的栅极介电层124a的厚度可以不同于顶部的厚度，鳍形半导体层106a的侧壁的栅极介电层124a的厚度最好小于顶部的厚度，顶部的栅极介电层124a的等效氧化层厚度例如小于20。再者，栅极电极122a可为一金属、一金属硅化物或一金属氮化物，其材质包括一多晶硅或一多晶锗，其长度约小于65nm。另外，多重栅极晶体管140更包括：一间隔物126a，设置于栅极电极140沿漏极与源极S/D方向的两侧壁上，其宽度大约为500。
根据本发明的芯片上更包括：材质例如为绝缘物的一隔离区(STI)，包围各晶体管120、130、140周围，以提供电性隔离，而隔离区(STI)可以由一绝缘物所构成，本发明的多重栅极晶体管140周围的隔离区(STI)绝缘层厚度可以较其它区域隔离区绝缘物为薄，使得鳍形半导体层106a表面与隔离区(STI)表面的高度差大约为200～400，甚至多重栅极晶体管140隔离区的绝缘物可以完全去除，再此定义为一平台式隔离(mesaisolation)，而在后段制程制作内联机线时，会填入内层介电层，以达成电性隔离，如此鳍形半导体层106a表面与平台式隔离表面的高度差大体为200～400。
如此一来，在单一芯片上就可同时制备完全空乏晶体管130、140与部分空乏晶体管120，而完全空乏晶体管可以由具有长栅极层的平面晶体管130所构成，也可以由具有窄主动区宽度的多重栅极晶体管140所构成。为了清楚起见，本实施例的芯片共包括了3种型态晶体管，并非一芯片必须同时皆包括此3种型态晶体管，熟知此技艺人士可视实际需求调整芯片上前述晶体管的种类数及其组合，例如：单一芯片包括一部分空乏平面晶体管与一完全空乏平面晶体管、单一芯片包括一部分空乏平面晶体管与一完全空乏多重栅极晶体管或单一芯片包括一部分空乏平面晶体管、完全空乏平面晶体管与一完全空乏多重栅极晶体管等，在此并不加以设限。
以下请参照图1A至图1G，说明本发明的可同时具有部分空乏晶体管与完全空乏晶体管的芯片制作方法的一较佳实施例。
请参照图1A，首先提供一半导体基底108，可以为一半导体层/绝缘层迭置型基底，例如为一硅层/氧化硅层迭置型基底(silicon oninsulator substrate；SOI substrate)108，其包括一第一硅层102、一绝缘层104和一第二硅层106，其中绝缘层104例如为埋入式氧化硅层。在此实施例中是以上述种型式的基底为例，当然半导体层的材质和绝缘层的材质并不限定于此，例如硅锗亦可做为半导体层。
接着请参照图1B，于第二硅层106中预计形成平面晶体管120、130的区域定义出主动区硅层106b、106c，且在预计形成多重栅极晶体管140的区域定义出鳍形硅层(silicon fins)106a，以做为沟道层之用。其中鳍形硅层106a的宽度小于70nm，高度约为20～1000。完全空乏平面晶体管130的栅极层长度约为1200～1000nm。并且第二硅层106被施以掺杂物。预计形成完全空乏平面晶体管130的第二硅层106c具有浓度大体为1016～1018cm-3的掺杂物，而预计形成部分空乏平面晶体管120的第二硅层106b具有浓度大体为1018～2*1019cm-3的掺杂物。部分空乏平面晶体管120的栅极层122b的长度大约为9～100nm。完全空乏平面晶体管130的栅极层120c的长度大体为120～1000nm，定义主动区时需做应对调整。
定义第二硅层106的方法例如是于第二硅层106上形成一掩模层，并以上述掩模层为蚀刻掩模，以将上述掩模层的图案转移至其下方的第二硅层106中。此掩模层可为光阻层(photoresist layer)、能量敏感层(energy sensitive layer)、氧化硅层、氮化硅层、或其它材质的掩模层。
接着，可对鳍形硅层106a进行侧表面平滑化处理，以降低鳍形硅层106a侧表面的粗糙度。侧表面平滑化处理的方法为牺牲性氧化处理和侧壁处理，其中侧壁处理的方法例如是在1000℃含氢(H2)的环境下进行高温回火。当鳍形硅层106a的侧表面经牺牲性氧化处理时，会于表面氧化生成一层氧化硅，借此修复表面于蚀刻过程中所受到的伤害，并将上部边角圆滑化，如图1B所示，再将氧化硅移除。表面平滑化的目的在于使组件具有好的载子迁移率，以及利于后续形成可靠度佳的栅极介电层。将鳍形半导体层106a上部边角圆滑化I，可以避免因为应力集中于角落所导致缺陷传播和延伸的问题，可以使栅极电流稳定。缺陷可能是由于制程不良率或组件退化所产生的。
接着，将具有干净且平整表面的图案化第二硅层106a、106b、106c上方的掩模层移除。移除的方法可为等离子体蚀刻或湿蚀刻，湿蚀刻所使用的蚀刻剂可为稀释的氢氟酸(DHF)。在此蚀刻过程中，图案化第二硅层106a、106b、106c底部可能发生底切(undercut)或凹槽(notch)。
接着，如图1C所示，形成一浅沟槽隔离物(shallow trenchisolation；STI)于图案化硅层106a、106b、106c周围的半导体基底108表面。例如先全面性以适当沉积法，例如化学气相沉积(chemical vapordeposition；CVD)形成一材质例如为氧化物的隔离物于半导体基底108表面，然后经过化学机械研磨与选择性蚀刻，将部分隔离物去除，仅留下平面晶体管120、130、140的图案化硅层106a、106b、106c周围隔离物，以做为晶体管之间的浅沟槽隔离物(STI)，其中多重栅极晶体管140周围的隔离物STI厚度较其它区域隔离区绝缘物为薄，使得鳍形半导体层106a表面与隔离区(STI)表面的高度差大约为200～400，甚至多重栅极晶体管140隔离区的绝缘物可以完全去除，以平台式隔离(mesa isolation)做电性隔离。
接着，如图1D所示，分别于图案化第二硅层106a、106b、106c表面形成一层栅极介电层124a、124b、124c，平面晶体管120、130的栅极介电层124b、124c是形成于图案化第二硅层106b、106c顶部，而多重栅极介电层140的栅极介电层124a形成于鳍形硅层106a的顶部与侧壁，其形成方法例如是热氧化法、化学气相沉积法、溅镀等，其材质可为氧化硅、或氮氧化硅。通常，鳍形硅层106a的侧壁和顶部的栅极介电层124a具有不同的厚度，通常是顶部的栅极介电层124a的厚度较侧壁为厚，其厚度约为3埃至100埃，较佳的是10埃以下，顶部部分的厚度较佳的是20埃以下；或者为高介电常数的材质，例如氧化铝(Al2O5)、氧化铪(HfO2)、氧化锆(ZrO2)、或其它类似此性质者，其等效氧化层厚度(equivalentoxide thickness)约为3至100埃。
接着，形成一层导电层于栅极介电层124a、124b、124c上，其材质可为多晶硅、多晶硅锗、耐火金属(refractory metal)、类金属化合物、或其它导电材质，其中耐火金属可为钼(Mo)、钨(W)等，类金属化合物可为氮化钛。
接着，于导电层上覆盖一图案化掩模层，并借由蚀刻，将图案化掩模层的图案转移至导电层中，以形成栅极电极122a、122b、122c，平面晶体管120、130的栅极层122b、122c形成于栅极介电层124b、124c上方，而多重栅极晶体管140的栅极层122a则形成于栅极介电层124a上，并包覆对应于沟道区的鳍形半导体层106a的两侧壁和一顶面，如图1E所示。以材质为多晶硅的导电层以及材质为氮氧化硅的栅极介电层124a、124b、124c为例，其蚀刻条件例如是含氯和溴的蚀刻气体进行等离子体蚀刻，其多晶硅对氮氧化硅的蚀刻选择比超过2000。
在完成栅极电极122a、122b、122c的定义后，则移除其上方的图案化掩模层。
接着，进行源极/漏极的淡掺杂制程，其形成方法例是以离子植入、等离子体侵入式离子植入(plasma immersion ion implantation，PIII)、或是其它的技术来进行。
接着，借由沉积以及选择性非等向性地蚀刻介电材质，以于栅极电极122a、122b、122c的侧壁形成间隙壁126a、126b、126c，间隙壁126的材质可为氮化硅或氧化硅，如图1F所示。之后进行源极/漏极的重掺杂制程，其形成方法例是以离子植入、等离子体侵入式离子植入、固体源扩散(solid source diffusion)、或是其它的技术。在此步骤中，亦可以根据需要，同时将离子掺杂入栅极电极122a、122b、122c，借此提高其导电性。任何植入的伤害或非晶化可借由后续高温回火制程而获得改善。经过上述的源极/漏极的淡掺杂制程和重掺杂制程后，于栅极电极122a、122b、122c两侧的图案化第二硅层106a、106b、106c中形成具有轻掺杂漏极结构(lightly doped drain)LDD的源极/漏极S/D。并且，平面晶体管120、130的图案化硅层106b、106c的沟道区可以施以一superhalo布植，由于部分空乏晶体管120的沟道长度短，所以沟道两侧的super halo布植区域会在沟道中间区域重迭。
接着，为了降低源极/漏极S/D的片电阻，可以在源极/漏极S/D表面形成一层导电层，意即，此导电层形成于鳍形硅层106a的顶部和侧壁以及图案化硅层106b、106c的漏极/源极S/D表面。导电层的材质例如是以自动对准金属硅化物制程(self-aligned silicide process，salicideprocess)形成的金属硅化物，例如硅化钴。上述材质亦可为金属、多晶硅、或是磊晶硅。
之后，沉积一层高应力膜层150覆盖于多重栅极晶体管140的栅极电极122a上，其厚度约为50～1000埃，如图1G所示。由于鳍形硅层106a和高应力膜层150两者之间的热膨胀系数(thermal expansioncoefficient)及杨氏系数(Young’s modulus)有很大的差异，使得在经过半导体制程中所需的高温沉积或热回火制程后，高应力膜层150自高温降温时的收缩速度和鳍形硅层106a的收缩速度会有很大的差异，因此会将应力导入鳍形硅层106a的沟道区中，产生的应力可能是数百MPa甚至超过1GPa。
如果高应力膜层150的热膨胀系数小于鳍形硅层106a，则鳍形硅层106a会感受到压缩应变(compressive strain)。若高应力膜层150施与沟道区的应变为压缩应变，则空穴载子的迁移率可获得提升。因此，覆盖于高应力膜层150下方的栅极电极122a和源极/漏极S/D构成的晶体管为PMOS晶体管。上述的应变是指沿源极至漏极方向的压缩应变，鳍形硅层106a中的压缩应变强度为0.1％至2％，较佳的是1％至2％，应力约为-500～1500MPa，其中负值代表是一压缩应力，则正值代表是一拉伸应力。
如果高应力膜层150的热膨胀系数大于鳍形硅层26a，则鳍形硅层106a会感受到拉伸应变(tensile strain)。若高应力膜层150施与沟道区的应变为拉伸应变，则电子和空穴载子两者的迁移率均可获得提升。因此，覆盖于高应力膜层150下方的栅极电极122a和源极/漏极S/D构成的晶体管可为PMOS晶体管和NMOS晶体管。上述的应变是指沿源极至漏极方向的拉伸应变，鳍形硅层106a中的拉伸应变强度为0.1％至2％，较佳的是1％至2％。
就高应力膜层150而言，借由控制形成的条件，可以调整所形成的膜层的应力大小，根据研究，可控制应力的因素有温度、压力或制程气体的流速比。举例而言，利用等离子体增强型化学气相沉积的氮化硅(plasma-enhanced chemical vapor deposited silicon nitride)可以导入至沟道区中的应力可为拉伸应力或压缩应力，端视沉积的条件而定。此外，若选择氧化硅制备高应力膜层150，还可以借由改变掺杂的物质及掺杂的浓度来改变其热膨胀系数及杨氏系数，可以掺杂的物质例如是锗(Ga)、氮(N)或耐火的金属(refractory metal)。
发明功效：
当主动区的宽度W越小，则应力膜层与鳍状半导体基底接触的面积则越大，因此，应力效应会随着主动区宽度W的减少而增强。如图2A与图2B所示，当主动区宽度W由1200nm(图2A)减少至110nm(图2B)，在晶体管关闭状态(off-state)下，漏电流(leakage)约为300nA/mm，应变感应驱动电流由10％增加到17％。
关于沟道长度、主动区宽度与完全空乏晶体管、部分空乏晶体管之间的关系，经由实验，得到以下结果。图3A与图3B是显示部分空乏晶体管与完全空乏晶体管的主动区宽度W与沟道长度Lg的关系示意图。图3A是一N型晶体管的实验结果，平面部分空乏晶体管与平面完全空乏晶体管的主动区大于50nm，而非平面式多重栅极完全空乏晶体管的主动区宽度小于50nm。图3B是一P型晶体管的实验结果。在主动区宽度固定的情况下，欲将部分空乏晶体管转变成完全空乏晶体管的方法为增加栅极长度。另外，当主动区宽度小于50nm以下，便会形成多重栅极晶体管。图3B中P型晶体管可形成部分空乏的范围较图3A中N型晶体管可形成部分空乏的范围为小。这是因为P形晶体管中的冲击离子化引发寄生双极化反应(impact ionization induced parasitic bipolar action)较弱。
发明优点：
1.根据本发明的具有长沟道的完全空乏平面晶体管或多重栅极完全空乏晶体管皆可有效克服浮体效应(floating body effect)的问题。
2.根据本发明的多重栅极晶体管，可视为三个并联的晶体管，分别位于鳍形硅层两侧及顶面。上述结构可有效提高组件的电流量，并且无须缩短沟道长度，可以有效控制短沟道效应(short-channel effect)。
3.根据本发明的应力膜层，可使应力导入沟道区中，以提高载子的迁移率，进而提升组件的操作效能。
4.本发明的具有多重栅极及应变的沟道层的晶体管，借由其垂直型的结构，使晶体管的积集度可以有效地提升。
Claims (14)
1.一种整合型晶体管，其特征在于所述整合型晶体管包括：
一基底，上述基底包括一半导体层与位于上述半导体层下的一绝缘层；
一多重栅极晶体管，设置于上述基底上，
一部分空乏晶体管，设置于上述基底上，具有一第一栅极长度以及一第一主动区宽度；以及
一完全空乏晶体管，设置于上述基底上，并具有一大于上述第一栅极长度的第二栅极长度或一小于上述第一主动区宽度的第二主动区宽度；
其中所述的多重栅极晶体管包括：
一鳍形半导体层，位于上述绝缘层上，其中上述鳍形半导体层具有一源极、一漏极以及位于上述源极和上述漏极之间的一沟道区；
一栅极介电层，位于上述鳍形半导体层的上述沟道区表面；以及
一栅极电极，位于上述栅极介电层上，并包覆对应于上述沟道区的上述鳍形半导体层的两侧壁和一顶面。
2.根据权利要求1所述的整合型晶体管，其特征在于：上述半导体层包括一硅层或一硅锗层。
3.根据权利要求1所述的整合型晶体管，其特征在于：上述绝缘层包括氧化硅。
4.根据权利要求1所述的整合型晶体管，其特征在于：上述半导体层的厚度为10～2000。
5.根据权利要求1所述的整合形晶体管，其特征在于：还包括一高温应力膜，位于上述栅极电极上。
6.根据权利要求1所述的整合型晶体管，其特征在于：上述栅极介电层的材质为氧化硅、氮氧化硅、或相对电容率大于5的介电材质。
7.根据权利要求6所述的整合型晶体管，其特征在于：上述相对电容率大于5的介电材质为氧化铝、氧化铪、或氧化锆。
8.根据权利要求1所述的整合型晶体管，其特征在于：上述栅极介电层的等效氧化层厚度为3～100埃。
9.根据权利要求1所述的整合型晶体管，其特征在于：上述鳍形半导体层的侧壁的上述栅极介电层的厚度不同于顶部的厚度。
10.根据权利要求1所述的整合型晶体管，其特征在于：上述鳍形半导体层的侧壁的上述栅极介电层的厚度小于顶部的厚度。
11.根据权利要求1所述的整合型晶体管，其特征在于：上述鳍形半导体层的顶部的上述栅极介电层的等效氧化层厚度小于20埃。
12.根据权利要求1所述的整合型晶体管，其特征在于：上述栅极电极的材质为多晶硅、多晶硅锗或金属。
13.根据权利要求1所述的整合型晶体管，其特征在于：在形成上述源极和上述漏极之后且在沉积一高应力膜层之前，还包括于上述鳍形半导体层中的上述源极和上述漏极的表面形成一导电层。
14.根据权利要求13所述的整合型晶体管，其特征在于：位于上述源极和上述漏极表面的上述导电层的材质为金属、硅化金属或氮化金属。
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