CN100347664C - 提供可变延迟的音频/视频系统 - Google Patents

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CN100347664C CNB031034322A CN03103432A CN100347664C CN 100347664 C CN100347664 C CN 100347664C CN B031034322 A CNB031034322 A CN B031034322A CN 03103432 A CN03103432 A CN 03103432A CN 100347664 C CN100347664 C CN 100347664C
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Abstract

一种音频/视频系统(100)能够向信号路径中引入可变数量的延迟以便正确地同步诸如视频信号和音频信号的两个信号。按照一个示范实施例，音频/视频系统(100)，包括第一装置(50)，用于向第一数字信号施加第一延迟。第二装置(80)向第二数字信号施加可变的第二延迟以便在时间上将第二数字信号相对于第一数字信号校准。所述第二装置(80)包括可寻址存储器装置(84)，用于有选择地存储所述第二数字信号和用于在先进先出的基础上输出第二数字信号以便向第二数字信号施加可变的第二延迟。

Description

提供可变延迟的音频/视频系统
技术领域
本发明一般地涉及音频/视频系统，具体涉及这样的音频/视频系统，即它能够向信号路径引入数量可变的延迟以便正确地同步音频和视频信号。
背景技术
诸如数字电视信号接收机的音频/视频系统经常使用各种类型的视频处理，如MPEG解码，它们在视频信号路径中引入了处理延迟。为了将伴随的音频信号路径与视频信号路径同步，音频信号路径必须经过类似的延迟。如果没有这样的延迟加到音频信号路径，则出现一个不期望的问题：音频和视频输出在节目观看期间不同步。即，如果正确的延迟量未被加到音频信号路径，则在节目观看期间可能发生显著的“声象吻合”问题。
用于在信号路径中引入延迟的一个途径涉及使用对应于所期望的延迟的多个串行校准的触发器或其他延迟装置。但是，这个途径限于在给定的应用情况下延迟一般是固定的。因此，这个途径未能提供不同延迟范围。而且，这样的延迟途径不适合于实施大的延迟，尤其是在消费电子应用中，其中一定要避免另加的硬件和相关成本。
不同的信号处理方案可以在视频信号路径中引入不同数量的延迟，因此要求在音频信号路径中的对应的不同延迟量。例如，当在一个信道或信号源上解码一种视频格式的时候引入的延迟可能不同于在另一个信道或信号源上解码另一种视频格式的时候引入的延迟。而且，在两种延迟之间的差别可能很大，因此要求向音频信号路径加上大范围的延迟。
因此，需要这样的一种延迟实现技术，即它避免了前述的问题。因此提供了大的延迟范围而不显著地增加硬件的需求。本发明解决这些和其他问题。
发明内容
按照本发明的一个方面，公开了一种音频/视频系统。按照一个示范实施例，音频/视频系统包括第一装置，用于向第一数字信号施加第一延迟。提供了第二装置，用于向第二数字信号施加可变的第二延迟以便使第二数字信号在时间上相对于第一数字信号校准。第二装置包括可寻址存储器装置，用于有选择地存储所述第二数字信号和用于在先进先出的基础上输出第二数字信号以便向第二数字信号施加可变的第二延迟。
按照本发明的另一个方面，公开了一种用于将第一数字信号与第二数字信号同步的方法。按照一个示范实施例，所述方法包括步骤：将第一延迟施加到第一数字信号；向第二数字信号施加可变的第二延迟以便使第二数字信号在时间上相对于第一数字信号校准。可变的第二延迟被通过以下步骤施加到第二数字信号：有选择地在可寻址存储器装置存储所述第二数字信号，在先进先出的基础上从可寻址存储器装置输出第二数字信号。
附图说明
通过下面参照附图说明本发明的实施例，本发明的上述和其他特点和优点以及获得它们的方式将会变得更加清楚，并且本发明可以更好理解，其中：
图1是按照本发明能够提供可变延迟的音频/视频系统的相关部分；
图2是总地说明串行数据延迟的概念的图；
图3提供了图1的音频延迟电路的进一步的细节；
图4是图解执行本发明的步骤举例的流程图。
在此给出的例证图解了本发明的优选实施例，这些例证不能以任何方式被作为对本发明的范围的限定。
具体实施方式
现在参照附图，具体参照图1，在此示出了按照本发明能够提供可变延迟的音频/视频系统100的相关部分。仅仅为了例证和说明，图1的音频/视频系统100提供了电视信号接收机一个部分。但是，如下所述，本发明的原理也可以应用到其他类型的音频/视频系统。
如图1所示，音频/视频系统100包括信号输入端10、调谐器20、中频(IF)处理电路30、多路复用器40、视频处理电路50、多路复用器60、音频处理电路70和音频延迟电路80。音频/视频系统100的前述的元件可以例如实施为一个或多个集成电路(IC)和/或其他器件。
按照操作的一种示范模式，信号输入端10从一个外部信号源接收射频(RF)输入信号。按照一个示范实施例，RF输入信号包括音频和视频分量，并可以例如经由地面、电缆、卫星或其他类型的广播被提供。调谐器20从信号输入端10接收RF输入信号，并执行对其的信号调谐操作以产生具有音频和视频分量的模拟输出信号。
中频处理电路30从调谐器20接收模拟输出信号并对其的下变频以产生被变频的模拟音频和视频信号分量。按照一个示范实施例，中频处理电路30产生在0-5MHz频带中的视频信号分量，并产生在0-100kHz频带中的音频信号分量。当然，可以按照本发明使用其他频带。
多路复用器40从中频处理电路30接收视频信号分量，并用于从一个或多个外部信号源接收一个或多个辅助的视频输入。虽然在图1中未示出，可以通过从例如一个处理器(未示出)提供的转换控制信号来控制多路复用器40，以便有选择地输出一个特定的视频信号。
视频处理电路50接收从复用器40输出的模拟视频信号，并执行对其的一个或多个视频处理功能。按照一个示范实施例，视频处理电路50将模拟视频信号解调为基带数字视频比特流，并对视频比特流执行一个或多个数字处理功能，如MPEG解码和/或其他功能。在这样的数字处理功能之后，被处理的视频比特流被转换回模拟格式，并被输出供进一步的处理。
如图1所示，视频处理电路50通过执行一个或多个处理功能将一个处理延迟ΔT引入视频信号路径。具体地，视频处理电路50的数字处理功能向视频比特流施加一个处理延迟，将在此说明的所述处理延迟必须在对应的音频比特流中得到补偿以便获得在音频和视频输出信号之间的正确的时间校准(即同步)。下面参照图2提供关于串行数据延迟的概念的进一步细节。
多路复用器60从中频处理电路30接收音频信号分量，并用于接收对应于提供到多路复用器40的辅助视频输入的一个或多个辅助音频输入。也可以通过从例如一个处理器(未示出)提供的转换控制信号来控制多路复用器60，以便有选择地输出一个特定的音频信号。
音频处理电路70从多路复用器60接收模拟音频信号，并对其执行一个或多个音频处理功能。按照一个示范实施例，音频处理电路70将模拟音频信号转换为符合IC间声音(I2S)规范的数字音频比特流，并对音频比特流执行一个或多个数字处理功能，诸如音量控制、高音控制、低音控制、音调控制和/或其他功能。但是在执行这些数字处理功能之前或之后，音频比特流被串行输入到音频延迟电路80，音频延迟电路80将预定延迟施加到音频比特流以便将音频比特流相对于由视频处理电路50处理的对应视频比特流在时间上校准。以这种方式，可以在最终产生的音频输出信号和对应的视频输出信号之间获得同步，因此避免了前述的在观看节目期间的“声象吻合”问题。
具体地，音频延迟电路80从音频处理电路70串行接收音频比特流(SDI)，并对其施加预定的延迟以产生输出的音频比特流(SDO)，这是延迟的接收音频比特流(SDI)。如以下参照图3所述，音频延迟电路80经由一个延迟选择信号可编程并按照时钟信号(SLCK)被计时，以便向接收的音频比特流(SDI)施加预定的延迟，因此产生延迟的输出音频比特流(SDO)。如图1所示，所述延迟的输出音频比特流(SDO)被提供回音频处理电路70，在此它可能被处理(如果这样的处理不在延迟前进行)，并被转换为模拟格式和输出为左(L)和右(R)声道音频输出信号供进一步处理。
参见图2，示出了一般地图解串行数据延迟的概念的图200。如图2所示，一个一比特串行数据输入(串行数据输入(sdi))经过X级的延迟以产生一比特的串行数据输出(串行数据输出(sdo))，其中sdo是延迟的sdi。在此，延迟的数量Δt等于通过可用的时钟频率划分的延迟的级的数量。例如，假设延迟的1.5MHz和56K级的时钟频率，延迟Δt等于37.3毫秒。如将在此进一步详细说明，本发明利用串行数据延迟的概念来使能在音频和视频输出信号之间的时间校准。
参见图3，示出了图1的音频延迟电路80的进一步的细节。如图3所示，音频延迟电路80包括串并转换器82、随机访问存储器(RAM)84、地址发生器86和并串转换器88。音频延迟电路80的前述元件可以例如在一个或多个IC中实现。
按照一种操作示范模式，串并转换器82从音频处理电路70(见图1)接收一比特串行音频比特流(SDI)，并按照时钟信号(SCLK)计时以将串行比特流(SDI)转换为一个32比特并行信号。按照一个示范实施例，这个32比特并行信号符合I2S音频规范，其中16比特表示左(L)声道音频样值，其他的16比特表示右(R)声道音频样值。但是本发明的原理当然可以用于其他的音频规范和/或协议。而且，按照一个示范实施例，时钟信号(SCLK)显示1.5MHz的频率，但是也可以使用其他的频率。例如，可以将3.07MHz的频率用于时钟信号(SLCK)。
在地址发生器86的控制下，串并转换器82产生的32比特并行信号被写入到RAM 84，并从RAM 84读出以便在写/读操作期间产生预定的延迟。地址发生器86包括一个地址计数器(未示出)，地址计数器定义了数据写入和读出的RAM 84的部分。按照一个示范实施例，RAM 84包括32行和1760列可寻址的存储器单元，并在地址发生器86的控制下以先进先出为基础而运行。
地址发生器86被编程以根据被延迟的选择信号的逻辑状态来控制预定的延迟。按照一个示范实施例，延迟选择信号是有一个处理器(未示出)产生的3比特的信号，被经由IC间总线提供到地址发生器86。如下所述，可以以多种不同方式控制延迟选择信号的产生。
按照一个示范实施例，可以根据指示所期望的延迟选择的用户的输入来控制延迟选择信号的产生。例如，用户可以向音频/视频系统100提供一个输入(例如响应于在屏菜单经由遥控)，它使得处理器(未示出)在特定的逻辑状态中产生一个延迟选择信号。以这种方式，用户可以例如有选择地递增和/或递减延迟时间直到在观看节目期间在音频和视频输出信号之间存在所期望的时间校准。
按照另一个实施例，可以根据音频/视频输入源来控制延迟选择信号的产生。例如，音频/视频系统100可以提供自不同的音频/视频信号源的辅助输入供选择(见图1)。这样的信号源可以具有不同的音频/视频定时方案，因此要求补偿。因此音频/视频系统100可以利用一个处理器(未示出)来根据所选择的音频/视频输入源而产生和控制延迟选择信号的逻辑状态。例如，可以在所述处理器中设置一个查找表以根据所选择的音频/视频输入源来设置最合适的等级的延迟。
按照又一个实施例，可以根据所测量的延迟来控制延迟选择信号的产生。例如，音频/视频系统100可以使用一个电路(未示出)，所述电路测量在音频信号和视频信号之间的延迟并向一个处理器(未示出)提供表示所测量的延迟的输出信号。所述处理器可以随后根据这个输出信号产生和控制延迟选择信号的逻辑状态。以这种方式，音频/视频系统10可以自动控制延迟而与任何用户的延迟选择或选择的输入源无关。也可以以除了在此所述的那些以外的方式控制延迟选择信号的产生。
地址发生器86内部存储延迟选择信号，并根据延迟选择信号的逻辑状态设置RAM 84的地址计数器极限以产生一个具体的延迟。即，地址发生器86有选择地根据延迟选择信号逻辑状态定义来自串并转换器82的32比特开行信号向其写入或从其读出的RAM 84的部分(即地址)。通过定义数据向其写入或从其读出的RAM 84的部分，在写入/读出操作中产生所期望的延迟。下面的表1图解了对于延迟选择信号(假定是一个3比特信号)的可能逻辑状态以及对应于这些逻辑状态的延迟的示例数量。
  延迟选择信号   延迟量
  000   4.7毫秒
  001   9.4毫秒
  010   14.1毫秒
  011   18.8毫秒
  100   23.5毫秒
  101   28.2毫秒
  110   32.9毫秒
  111   37.6毫秒
        表1
如表1所示，本发明的一个实施例产生4.7毫秒步长的延迟，最大的延迟为37.6毫秒。具体地，表1所示的最大延迟对应于仅仅超过两个视频场(video field)的延迟。如上所述，地址发生器86根据延迟选择信号逻辑状态定义数据向其写入或从其读出的RAM 84的部分以在写入/读取操作中产生特定的延迟。同样如上所述，延迟等于按照可用时钟频率划分的延迟的级的数量(见图2的讨论)。
按照表1所示的实施例，为了产生4.7毫秒的延迟，地址发生器86设置RAM 84的地址计数器极限以便数据仅仅写入和被读出于RAM 84的1760列的220列(即第1/8)。即，通过可用时钟频率(即1.5MHz)划分的延迟的级的数量(即32行×220列＝7,040级)等于4.7毫秒。类似地，为了产生9.4毫秒的延迟，地址发生器86设置RAM 84的地址计数器极限以便数据仅仅写入和被读出于RAM 84的1760列的440列(即第1/4)。即，通过可用时钟频率(即1.5MHz)划分的延迟的级的数量(即32行×440列＝14,080级)等于9.4毫秒。以这种方式，整个RAM 84(即，所有的32行和1760列)仅仅当产生37.6毫秒的最大延迟的时候被写入和读出。
虽然表1表示本发明的一个优选实施例，可以看出可以通过调整参数来产生与表1中所示的不同数量的延迟，所述参数如RAM 84的配置和/或大小、表示延迟选择信号的比特的数量和/或时钟信号的频率(SCLK)。
并串转换器88接收从RAM 84读出的延迟的32比特并行信号，并按照时钟信号(SCLK)计时以便将并行信号转换为1比特串行比特流(SDO)，所述1比特串行比特流被返回输出到音频处理电路70(见图1)。如上所述，音频处理电路70可以在音频延迟电路80向其时间延迟之前处理(如音量控制、高音控制、低音控制、音调控制和/或其他功能)音频比特流。如果如此，则音频处理电路70将延迟的音频比特流(SDO)转换为模拟格式，用于输出为左(L)和右(R)声道音频输出信号和进一步处理。
或者，如果音频比特流在延迟之前不被数字处理，则音频处理电路70对于延迟的音频比特流(SDO)执行这样的处理功能，然后将最终产生的音频比特流转换为模拟格式，用于输出为左(L)和右(R)声道音频输出信号和进一步处理。以这种方式，左(L)和右(R)声道音频输出信号可以正确地与从视频处理电路50(见图1)输出的对应视频信号同步。
参见图4，其中示出了用于执行本发明的示范步骤的流程图400。为了示范和说明，参考图1和图3的音频延迟电路80来说明图4的步骤。因此，图4的步骤仅仅是示范性的，并不打算以任何方式限定本发明。
在步骤401，音频延迟电路80的串并转换器82串行接收1比特的音频比特流(SDI)作为来自音频处理电路70的输入，并按照时钟信号(SLCK)计时以将输入的串行比特流(SDI)转换为32比特的并行信号。在步骤402，地址发生器86根据延迟选择信号的逻辑状态设置RAM 84的地址计数器极限。如上所述，可以以多个不同的方式来控制延迟选择信号的产生。同样如上所述，设置RAM 84的地址计数器极限控制32比特并行信号向其写入和从其读出的RAM 84的部分。因此，通过设置RAM 84的地址计数器极限，在写入/读出操作期间获得所期望的延迟。
下面，在步骤403，根据地址发生器86的地址计数器极限向RAM 84写入和从其读出32比特并行信号，以便产生所期望的延迟。例如，为了产生14.1毫秒的延迟，地址发生器86设置RAM 84的地址计数器极限，以便向仅仅RAM 84的1760列的660列(即第3/8)写入和从其读出32比特并行信号。类似地，为了产生37.6毫秒的延迟，地址发生器86设置RAM 84的地址计数器极限，以便向RAM 84的所有1760列写入和从其读出32比特并行信号。如上所述，以先进先出为基础向RAM 84写入和从其读出32比特并行信号。
然后，在步骤404，并串转换器88接收从RAM 84读出的延迟的32比特并行信号，并按照时钟信号(SCLK)计时以便将并行信号转换为1比特串行比特流(SDO)，所述1比特串行比特流被返回输出到音频处理电路70。
如在此所述，向音频比特流施加预定的延迟以在时间上相对于对应的视频比特流校准音频比特流。以这种方式，可以在最终产生的音频输出信号和对应的视频输出信号之间获得同步，因此避免了上述的在节目观看期间的“声象吻合”问题。但是，本发明的原理不限于这个实施例，一般可以应用到一个信号相对于另一个信号在时间上校准的情况。例如，本发明可以被用于在视频信号路径中引入延迟以补偿在对应的音频信号路径中的延迟。
本发明可以特别应用于各种音频/视频系统，其中具有或不具有显示装置。因此，在此使用的词组“音频/视频系统”打算包括各种类型的这样的系统和装置，其中包括但不限于包括显示装置的电视机或监控器，在此使用的词组“音频/视频系统”也打算包括这样的系统和装置，诸如机顶盒、录象机(VCR)、数字多用途光盘(DVD)播放机、视频游戏盒、个人视频录象机(PVR)或其他可能不包括显示装置的音频/视频系统。
虽然已经说明本发明具有优选的设计，在本发明的精神和范围中可以进一步修改本发明。因此本申请打算包括利用本发明的一般原理的本发明的各种变化形式、使用或适用。而且，本申请打算包括本发明所属的领域的公知或通常实践范围内的对本公开的偏离，并且这种偏离在所附的权利要求的限定范围内。

Claims (16)

1.一种音频/视频系统(100)，包括：
第一装置(50)，用于确定第一数字信号的第一延迟值，所述第一延迟由与所述第一装置相关的处理功能引入；
第二装置(80)，用于向第二数字信号施加可变的第二延迟以便在时间上将第二数字信号相对于第一数字信号校准，其中所述第二装置(80)包括可寻址存储器装置(84)，用于存储所述第二数字信号，和用于在先进先出的基础上输出第二数字信号以便向第二数字信号施加可变的第二延迟；以及地址发生装置(86)，用于存储延迟选择信号，并通过基于延迟选择信号的逻辑状态设置可寻址存储器装置(84)的地址计数器极限来控制可变的第二延迟。
2.按照权利要求1的音频/视频系统(100)，其中第一数字信号包括视频数据。
3.按照权利要求1的音频/视频系统(100)，其中第二数字信号包括音频数据。
4.按照权利要求1的音频/视频系统(100)，其中根据延迟选择信号来控制可变的第二延迟，所述延迟选择信号是由用户产生的。
5.按照权利要求1的音频/视频系统(100)，其中根据延迟选择信号来控制可变的第二延迟，所述延迟选择信号是响应于与第一和第二数字信号相关的输入信号源而产生的。
6.按照权利要求1的音频/视频系统(100)，其中根据延迟选择信号来控制可变的第二延迟，所述延迟选择信号是基于第一延迟的确定值生成的。
7.一种音频/视频系统(100)，包括：
视频电路(50)，用于确定数字视频信号的第一延迟值，所述第一延迟由与所述视频电路相关的处理功能引入；
音频电路(80)，用于向一个数字音频信号施加可变的第二延迟以便在时间上将所述数字音频信号相对于所述数字视频信号校准，其中所述音频电路(80)包括可寻址存储器装置(84)，用于存储所述数字音频信号，和用于在先进先出的基础上输出所述数字音频信号以便向所述数字音频信号施加可变的第二延迟；以及地址发生装置(86)，用于存储延迟选择信号，并通过基于延迟选择信号的逻辑状态设置可寻址存储器装置(84)的地址计数器极限来控制可变的第二延迟。
8.按照权利要求7的音频/视频系统(100)，其中根据延迟选择信号来控制可变的第二延迟，所述延迟选择信号是由用户产生的。
9.按照权利要求7的音频/视频系统(100)，其中根据延迟选择信号来控制可变的第二延迟，所述延迟选择信号是响应于与所述数字视频信号和所述数字音频信号相关的输入信号源而产生的。
10.按照权利要求7的音频/视频系统(100)，其中根据延迟选择信号来控制可变的第二延迟，所述延迟选择信号是基于第一延迟的确定值生成的。
11.一种用于将第二数字信号与第一延迟的数字信号同步的方法，包括步骤：
确定第一延迟数字信号的第一延迟值，所述第一延迟由处理第一数字信号而引入；
向第二数字信号施加可变的第二延迟以便使第二数字信号相对于第一数字信号同步，其中可变的第二延迟被通过以下步骤施加到第二数字信号：
生成延迟选择信号；
通过基于延迟选择信号的逻辑状态设置可寻址存储器装置(84)的地址计数器极限来控制可变的第二延迟；
在可寻址存储器装置(84)中存储所述第二数字信号；和
在先进先出的基础上从可寻址存储器装置(84)输出第二数字信号。
12.按照权利要求11的方法，其中第一数字信号包括视频数据。
13.按照权利要求11的方法，其中第二数字信号包括音频数据。
14.按照权利要求11的方法，其中根据延迟选择信号来控制可变的第二延迟，所述延迟选择信号是由用户产生的。
15.按照权利要求11的方法，其中根据延迟选择信号来控制可变的第二延迟，所述延迟选择信号是响应于与第一和第二数字信号相关的输入信号源而产生的。
16.按照权利要求11的方法，其中根据延迟选择信号来控制可变的第二延迟，所述延迟选择信号是基于第一延迟的确定值生成的。
CNB031034322A 2002-01-31 2003-01-30 提供可变延迟的音频/视频系统 Expired - Lifetime CN100347664C (zh)

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