CN100362663C - 相同集成电路上两种存储器类型的集成 - Google Patents

相同集成电路上两种存储器类型的集成 Download PDF

Info

Publication number
CN100362663C
CN100362663C CNB028101995A CN02810199A CN100362663C CN 100362663 C CN100362663 C CN 100362663C CN B028101995 A CNB028101995 A CN B028101995A CN 02810199 A CN02810199 A CN 02810199A CN 100362663 C CN100362663 C CN 100362663C
Authority
CN
China
Prior art keywords
dielectric layer
dielectric
memory
semiconductor substrate
thin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB028101995A
Other languages
English (en)
Other versions
CN1509501A (zh
Inventor
罗伯特·E·琼斯
布鲁斯·E·怀特
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP USA Inc
Original Assignee
Freescale Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Freescale Semiconductor Inc filed Critical Freescale Semiconductor Inc
Publication of CN1509501A publication Critical patent/CN1509501A/zh
Application granted granted Critical
Publication of CN100362663C publication Critical patent/CN100362663C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/02—Structural aspects of erasable programmable read-only memories
    • G11C2216/06—Floating gate cells in which the floating gate consists of multiple isolated silicon islands, e.g. nanocrystals
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/981—Utilizing varying dielectric thickness

Abstract

非易失存储器(NVM)和动态纳米晶体(DNM)集成在一个半导体衬底上。具有嵌入的纳米晶体或分立存储元件的控制栅极和控制电介质形成在隧道电介质的不同厚度上，以形成两个存储器。源和漏区形成在与隧道电介质相邻的半导体衬底内。使用了多种方法通过增加最少的处理步骤形成了薄隧道氧化物和厚隧道氧化物。

Description

相同集成电路上两种存储器类型的集成
技术领域
本发明涉及存储器，特别涉及利用了两种不同种类存储器的集成电路。
背景技术
许多集成电路具有执行多种不同功能以获得特定目的的能力。就此而言常见的有具有板上存储器的微型计算机。就此经常需要存在一种关断电源时非易失的存储器，当再次供电时已编程的一些内容仍然存在。这在包括便携和汽车领域的多种应用中同样需要。除此之外，期望非易失的存储器同时也是高速的存储器。通常，这两个要求相互冲突是由于制造非常适用于该目的的存储器类型是不同的。现有一种非易失存储器，具有将保持已编程到存储器内的内容保持很长时间，例如10年的能力。然而，就写入的能力而言，NVM较慢。如DRAM等较快的其它种类存储器不是非易的。DRAM由于它的小尺寸非常有利。对于一些专有应用，需要SRAM，是由于它们很快，但它们占有了集成电路上大量的空间。就功能性而言，希望在相同的器件上具有DRAM和NVM。对于需要非常快速度的专有应用，同样需要SRAM。在相同的集成电路上具有DRAM和非易失存储器的一个困难之处在于DRAM所需要的处理很难适用于非易失存储器。DRAM包括为主要部件的电容器。该电容器需要与NVM所涉及的完全不同的处理。结果，在相同的器件上同时具有DRAM和NVM非常不经济。
不经济的原因在于将DRAM的性能添加到NVM工艺中增加了很多掩模步骤。除了需要非易失存储器和DRAM的工艺之外，还需要用于逻辑器件的工艺。用于DRAM和非易失存储器的处理在标准的逻辑处理中增加了相当多的掩模步骤。对NVM添加的基本上所有的步骤都与对DRAM添加的步骤不同。所以，DRAM和非易失存储器的组合增加了很多附加步骤以致处理成本和保持高成品率的难度增加，因此很不经济。
由此，可以看出需要降低在相同的集成电路中具有非易失存储器和高速、高密度存储器的成本。
发明内容
根据本发明的一个方面，提供了一种半导体器件，其包括：第一存储器晶体管，特征为用作第一类型的第一存储器单元，包括：第一电介质；以及第一多个分立的存储元件；和第二存储器晶体管，特征为用作不同于第一类型的第二类型的第二存储器单元，包括：第二电介质，其比第一电介质厚；和第二多个分立的存储元件。
根据本发明的另一个方面，提供了一种半导体器件的制备方法，所述半导体器件具有第一类型的第一存储器器件和具有不同于第一类型的第二类型的第二存储器器件，包括：提供半导体衬底；在半导体衬底的第一部分上形成薄电介质层；在半导体衬底的第二部分上形成厚电介质层，其中厚电介质层厚于薄电介质层；以及在至少一部分薄电介质层上形成用于第一存储器器件的第一多个分立的存储元件和在至少一部分厚电介质层上形成用于第二存储器器件的第二多个分立的存储元件。
根据本发明的再一个方面，提供了一种半导体器件，包括：具有用于第一类型的第一存储器单元的第一部分和用于不同于第一类型的第二类型的第二存储器单元的第二部分的半导体衬底；半导体衬底第一部分上的第一电介质层；在第一电介质层上和在第二电介质层的第一部分内的第一多个纳米晶体，其中，第二电介质层厚于第一电介质层，并且第二电介质层的第一部分在第一电介质层上；在第二电介质层的第一部分上的第一电极；在半导体衬底的第二部分上的第三电介质层，其中，第三电介质层比第一电介质层厚，并且比第二电介质层薄；在第三电介质层上和在第二电介质层的第二部分内的第二多个纳米晶体，其中第二电介质层的第二部分在第三电介质层上；和在第电介质层的第二部分上的第二电极。
附图说明
本发明借助例子进行说明，但不局限于附图，其中类似的参考数字表示类似的元件，其中：
图1-9示出了根据本发明的一个实施例的集成电路的顺序剖面图。
技术人员应该理解为简化和清楚示出了图中的各元件，并且没有按比例画出。例如，图中的一些元件的尺寸相对于其它的元件进行了放大，以帮助理解本发明的各实施例。
具体实施方式
通过利用操作类似于DRAM的一些类型的非易失存储器的特性可以实现在相同的集成电路上的高密度高速存储器和非易失存储器(NVM)。这要采用具有通常的NVM操作和保持特性并且需要的处理改动最小的NVM，以获得两种类型的存储器。由此，获得两种类型存储器需要的附加处理量很小。高速、高密度存储器使用衬底和存储元件之间厚度很薄的隧道(tunnel)电介质。存储元件为具有很薄隧道电介质的纳米晶体，获得了高速操作。
图1所示的为具有非易失存储器(NVM)区12和动态随机纳米晶体存储器(DNM)区14的集成电路10。集成电路10包括衬底16和在此级上处理的电介质18。电介质18优选为厚度约30-35埃的氧化硅。这是很高质量生长的氧化物。衬底优选为硅，但也可以为其它半导体材料。此外，下面的衬底16可以为称为绝缘体上硅(SOI)的衬底中通常使用的绝缘层。电介质18也可以是其它材料，可以是选自高k电介质中的一种，例如氧化铪。电介质18是一种为作为在电介质上的电荷存储元件工作的许多纳米晶体和衬底16之间低泄露而选择材料。
图2所示的为NVM区12上构图的光致抗蚀剂层20。构图的光致抗蚀剂20存在于NVM区12上，但DNM区14上没有，DNM区14上的部分电介质18被除去。除去光致抗蚀剂20并且电介质层生长在DNM区14上以形成电介质22。选择电介质22的厚度和材料以便高速传送电荷到电介质顶上存在的存储元件和从其获取电荷。电介质22优选厚度约15埃的生长的氧化物。然而，该材料可以是为了高速传送电荷需要的特性而选择的其它材料。当电介质22为生长的氧化物时，电介质层18的厚度也增加，以致它的厚度约35-40埃。电介质22的生长速率比电介质18的额外增厚的快，是由于电介质18已具有反应材料必须穿越的厚度。当电介质22与电介质18不同时，构图光致抗蚀剂20之前，电介质18生长到它的全部厚度。之后，形成电介质22，电介质18没有增加。作为备选，电介质18可以是初始形成的材料和其上形成电介质22其间形成的材料的组合物。
还有其它的方法获得电介质18和22的相对厚度。通过生长氧化物之前将氮注入到区域14内而不是区域12内，由此电介质22生长得比电介质18慢很多，可以获得较薄的电介质22。结果是电介质22比电介质18薄。类似地，在生长氧化物之前，氟可以注入到区域12内而不是区域14内，由此电介质18生长得比电介质22快。结果也是电介质22比电介质18薄。
图4为在电介质18和22上形成纳米晶体之后的集成电路10。纳米晶体24高度约50埃，形状为半球形。此时，这些纳米晶体的垂直尺寸没有按比例画出。在实际中，电介质18的厚度基本与纳米晶体24的高度相同。然而，在水平尺寸中，为了能够最终示出具有多个纳米晶体的晶体管，在图中有意减小了尺寸。
形成纳米晶体24之后，电介质26形成在纳米晶体24上，如图5所示。此外，栅极导体28形成在电介质26上。栅电极28的厚度没有按比例画出。它的厚度在1500埃的数量级。电介质26的厚度约100埃。电介质26优选包括氧化物、氮化物和氧化物(ONO)的组合层。也可以有其它的选择。希望它为很低泄露、高质量膜，在导体28和衬底16之间具有足够高程度的耦合。然而，不希望电荷穿过电介质26。
蚀刻导体28、电介质26和电介质18和22以及纳米晶体24形成栅电极30和32。栅极结构30包括由部分电介质18形成的隧道电介质19、隧道电介质19上的纳米晶体24、由部分电介质26形成的控制电介质27、以及由部分导体28形成的控制栅极。类似地，栅极结构32包括由部分电介质22形成的隧道电介质23、隧道电介质23上的纳米晶体24、由部分电介质26形成的控制电介质29、以及由部分导体28形成的控制栅极。通过将导体28向下蚀刻到电介质26开始该蚀刻工艺。此后，根据需要的栅极图形，有几种可以使用的技术除去剩余的电介质26、纳米晶体24、电介质18以及电介质22。一种方式是蚀刻掉几乎所有的电介质26以至少露出纳米晶体24，然后蚀刻纳米晶体24，之后完成电介质18和22的蚀刻。另一方案是蚀刻电介质26到至少部分露出纳米晶体的点处，然后氧化纳米晶体。氧化纳米晶体之后，使用有效除去电介质18以及除去氧化的纳米晶体的蚀刻材料继续进行蚀刻。在优选情况中，电介质18和电介质22都是氧化物，由此蚀刻剂在蚀刻氧化的纳米晶体和电介质18时都很有效。蚀刻材料在氧化物和硅之间具有高度选择性。附图中可显示出很难获得这种精度的蚀刻深度，实际上，由于图中没有按比例画出，纳米晶体比图6中显示的高得多。由此，不需要精确的蚀刻深度以露出纳米晶体。
图7所示的是形成源/漏扩展区。使用栅结构30作为掩模注入源/漏扩展区34和36。类似地，使用栅结构32作为掩模注入源/漏扩展区38和40。在本例中，在相同的步骤中掺杂和注入NVM区12和DNM区14。它们可以在不同的步骤中注入，这需要附加的掩模步骤。所以当它们一起注入时，区域34-40将为相同的导电类型。通常，可以为N型，但也可以为P型。在备选的实施例中，NVM区12可以为N沟道，DNM区14可以为P沟道。此时，区域34和36可以为N型，区域38和40可以为P型。区域38和40可以在与区域34和36不同的时间注入。类似地，作为另一方案，NVM区12可以为P沟道，DNM区14可以为N沟道。在每种情况中，区域34-40的掺杂为较轻的掺杂。
随后如图8所示，在栅电极30的周围形成侧壁间隔层42和44在栅电极32的周围形成侧壁区46和48。使用侧壁间隔层42-48作为掩模用于源/漏区50-56随后较重的注入。此外，在区域34-40为相同导电类型的一个实施例中，同时进行使用侧壁间隔层42-48作为掩模的区域注入。该结果导致在衬底16中形成区域50，52，54和56。区域50，52，54和56的掺杂比区域34，36，38和40的掺杂级别重。如果DNM区14中的晶体管类型与NVM区12中的晶体管类型不同，那么可以在和区域50和52不同的时间形成区域54和56。在区域14的注入期间可以掩模(mask off)区域12。类似地，在区域12的注入期间可以掩模区域14。
注入区50-56之后，将是包括退火以激活区域30-40和50-56重注入的掺杂剂的实际附加处理。图9中示出了为区域12中为非易失存储器单元的一个晶体管和区域14中为动态纳米晶体存储区中一个晶体管的所得结构。图中显示出区域34-40扩散到栅结构30和栅结构32下面的区域内。控制栅极31和33为相同的厚度。图中示出它们为不同的厚度，但附图的目的为显示最终的高度在两个晶体管栅极结构之间实质相同，并示出了栅电极31和33之下的相对电介质厚度。由于附图中的例子没有按比例画出，因此相对于源/漏间隔，隧道电介质23的厚度在图中放大了许多，但对于剖面图中示出的晶体管来说是平常的。
图1-9中介绍的该工艺是制备使用纳米晶体的NVM和高速及高密度的存储器很有效的工艺。对于制备NVM的要求，这可以仅使用一个附加掩模来实现。采用用于DNM的较薄隧道电介质，写速度与那些DRAM相当。采用很薄的隧道电介质，泄露较高，由此不考虑DNM作为非易失存储器。然而，它的泄露速率远低于DRAM的。由此，DNM需要刷新，但不在DRAM的频率附近进行。例如，如果不刷新，DRAM将丢失毫秒数量级的电荷，而DNM将花费几小时或甚至几天的数量级丢失它的电荷。DNM的密度实际比DRAM高。DRAM需要一个晶体管和一个电容器，而DNM提供了单个晶体管叠层中的存储能力。由此与仅具有非易失存储器或高速高密度存储器之一相比，可以最小的附加成本(如果有的话)获得仅在一个集成电路上具有非易失存储器和高速、高密度存储器的需要结果。
在以上说明书中，参考了具体实施例介绍了本发明。然而，本领域中的普通技术人员应该理解可以进行多种修改和变化同时不脱离下面的权利要求书中阐述的本发明的范围。因此，说明书和附图为示例性的，而不是限定性的，并且所有这些修改都意在包含在本发明的范围内。
针对具体实施例介绍了益处、其它优点及解决方案。然而，益处、其它优点及解决方案以及产生任何益处、优点或方案或变得更明确的任何元件并不是任何或所有权利要求的关键、需要或必要特征或要素。正如这里使用的，术语“包括”、“包含”或它的任何变化意在覆盖不排除的内涵，由此包括一列要素的工艺、方法、产品或装置不仅仅包含这些要素，而且也包含没有列出或固有的这种工艺、方法、产品或装置的其它要素。

Claims (13)

1.一种半导体器件，其包括：
第一存储器晶体管，特征为用作第一类型的第一存储器单元，包括：
第一电介质；以及
第一多个分立的存储元件；和
第二存储器晶体管，特征为用作不同于第一类型的第二类型的第二存储器单元，包括：
第二电介质，其比第一电介质厚；和
第二多个分立的存储元件。
2.根据权利要求1的半导体器件，其中，第一电介质和第二电介质为隧道电介质。
3.根据权利要求1的半导体器件，其中，第二存储器晶体管的特征为非易失存储器晶体管。
4.根据权利要求1的半导体器件，其中，第一存储器晶体管的特征为动态纳米存储器。
5.根据权利要求1的半导体器件，其中，第一和第二多个分立的存储元件为纳米晶体。
6.根据权利要求1的半导体器件，其中
第一存储器晶体管还包括：
第一控制电介质，其位于第一多个分立的存储元件上；
第一控制栅极，其位于该第一控制电介质上；
第一源区以及第一漏区，该第一源区以及第一漏区是通过利用所述第一控制栅极作为掩膜的注入而形成的；以及
第二存储器晶体管还包括：
第二控制电介质，其位于第二多个分立的存储元件上；
第二控制栅极，其位于该第二控制电介质上；
第二源区以及第二漏区，该第二源区以及第二漏区是通过利用所述第二控制栅极作为掩膜的注入而形成的。
7.一种半导体器件的制备方法，所述半导体器件具有第一类型的第一存储器器件和具有不同于第一类型的第二类型的第二存储器器件，包括：
提供半导体衬底；
在半导体衬底的第一部分上形成薄电介质层，并且在半导体衬底的第二部分上形成厚电介质层，其中厚电介质层厚于薄电介质层；以及
在至少一部分薄电介质层上形成用于第一存储器器件的第一多个分立的存储元件和在至少一部分厚电介质层上形成用于第二存储器器件的第二多个分立的存储元件。
8.根据权利要求7的方法，其中，通过生长形成薄电介质层和厚电介质层。
9.根据权利要求7的方法，其中形成薄电介质层包括：
形成第一电介质层；
构图光致抗蚀剂层露出第一电介质层的第一部分并掩模第一电介质层的第二部分；
除去第一电介质层的第一部分，以露出一部分半导体衬底；
除去光致抗蚀剂层；以及
在除去光致抗蚀剂层之后，在半导体衬底一部分上形成薄电介质层。
10.根据权利要求9的方法，其中，通过生长形成薄电介质层。
11.根据权利要求7的方法，还包括：
形成构图的光致抗蚀剂层露出半导体衬底的第一部分；
将氮注入到半导体衬底的第一部分内；
除去构图的光致抗蚀剂层；
在半导体衬底的第一部分上生长薄电介质层；
在生长薄电介质层的同时，在半导体衬底的第二部分上生长厚电介质层。
12.根据权利要求7的方法，还包括：
在多个分立的存储元件上形成控制电介质；
在控制电介质上形成控制栅；
形成与薄电介质层相邻的第一源区和第一漏区；以及
形成与厚电介质层相邻的第二源区和第二漏区。
13.一种半导体器件，包括：
具有用于第一类型的第一存储器单元的第一部分和用于不同于第一类型的第二类型的第二存储器单元的第二部分(12)的半导体衬底(16)；
半导体衬底第一部分(14)上的第一电介质层(23)；
在第一电介质层(23)上和在第二电介质层(26)的第一部分(29)内的第一多个纳米晶体(24)，其中，第二电介质层(26)厚于第一电介质层(23)，并且第二电介质层(26)的第一部分(29)在第一电介质层(23)上；
在第二电介质层的第一部分(29)上的第一电极(33)；
在半导体衬底的第二部分(12)上的第三电介质层(19)，其中，第三电介质层(19)比第一电介质层厚(23)，并且比第二电介质层(26)薄；
在第三电介质层(19)上和在第二电介质层(26)的第二部分(27)内的第二多个纳米晶体(24)，其中第二电介质层的第二部分(27)在第三电介质层上(19)；和
在第二电介质层(26)的第二部分(27)上的第二电极(31)。
CNB028101995A 2001-06-15 2002-05-07 相同集成电路上两种存储器类型的集成 Expired - Fee Related CN100362663C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/881,332 US6531731B2 (en) 2001-06-15 2001-06-15 Integration of two memory types on the same integrated circuit
US09/881,332 2001-06-15

Publications (2)

Publication Number Publication Date
CN1509501A CN1509501A (zh) 2004-06-30
CN100362663C true CN100362663C (zh) 2008-01-16

Family

ID=25378257

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB028101995A Expired - Fee Related CN100362663C (zh) 2001-06-15 2002-05-07 相同集成电路上两种存储器类型的集成

Country Status (8)

Country Link
US (2) US6531731B2 (zh)
EP (1) EP1402577A2 (zh)
JP (1) JP2005520318A (zh)
KR (1) KR20040007728A (zh)
CN (1) CN100362663C (zh)
AU (1) AU2002259157A1 (zh)
TW (1) TW541664B (zh)
WO (1) WO2002103800A2 (zh)

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4257055B2 (ja) * 2001-11-15 2009-04-22 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
US7005697B2 (en) 2002-06-21 2006-02-28 Micron Technology, Inc. Method of forming a non-volatile electron storage memory and the resulting device
JP2004152924A (ja) * 2002-10-30 2004-05-27 Renesas Technology Corp 半導体記憶素子および半導体装置
US6900097B2 (en) * 2003-05-12 2005-05-31 United Microelectronics Corp. Method for forming single-level electrically erasable and programmable read only memory operated in environment with high/low-voltage
US7550800B2 (en) * 2003-06-06 2009-06-23 Chih-Hsin Wang Method and apparatus transporting charges in semiconductor device and semiconductor memory device
US7613041B2 (en) * 2003-06-06 2009-11-03 Chih-Hsin Wang Methods for operating semiconductor device and semiconductor memory device
US7759719B2 (en) * 2004-07-01 2010-07-20 Chih-Hsin Wang Electrically alterable memory cell
DE10326805B4 (de) * 2003-06-13 2007-02-15 Infineon Technologies Ag Herstellungsverfahren für nichtflüchtige Speicherzellen
DE10336876B4 (de) * 2003-08-11 2006-08-24 Infineon Technologies Ag Speicherzelle mit Nanokristallen oder Nanodots und Verfahren zu deren Herstellung
TWI276206B (en) * 2003-11-25 2007-03-11 Promos Technologies Inc Method for fabricating flash memory device and structure thereof
KR100526480B1 (ko) * 2003-12-31 2005-11-08 동부아남반도체 주식회사 양자점을 이용한 비휘발성 메모리 제조 방법
US6964902B2 (en) * 2004-02-26 2005-11-15 Freescale Semiconductor, Inc. Method for removing nanoclusters from selected regions
JP4942950B2 (ja) * 2004-05-28 2012-05-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7504663B2 (en) * 2004-05-28 2009-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with a floating gate electrode that includes a plurality of particles
US20080203464A1 (en) * 2004-07-01 2008-08-28 Chih-Hsin Wang Electrically alterable non-volatile memory and array
US7160775B2 (en) * 2004-08-06 2007-01-09 Freescale Semiconductor, Inc. Method of discharging a semiconductor device
US7158410B2 (en) * 2004-08-27 2007-01-02 Micron Technology, Inc. Integrated DRAM-NVRAM multi-level memory
US20060054963A1 (en) * 2004-09-10 2006-03-16 Qian Rong A Non-volatile and non-uniform trapped-charge memory cell structure and method of fabrication
US7183180B2 (en) * 2004-10-13 2007-02-27 Atmel Corporation Method for simultaneous fabrication of a nanocrystal and non-nanocrystal device
CN100355060C (zh) * 2004-10-28 2007-12-12 茂德科技股份有限公司 非挥发性存储器的制造方法
KR20060095819A (ko) * 2005-02-28 2006-09-04 삼성전자주식회사 금속 질화물을 트랩 사이트로 이용한 메모리 소자를 그 제조 방법
US7173304B2 (en) * 2005-06-06 2007-02-06 Micron Technology, Inc. Method of manufacturing devices comprising conductive nano-dots, and devices comprising same
US7411244B2 (en) 2005-06-28 2008-08-12 Chih-Hsin Wang Low power electrically alterable nonvolatile memory cells and arrays
US7364969B2 (en) * 2005-07-01 2008-04-29 Freescale Semiconductor, Inc. Semiconductor fabrication process for integrating formation of embedded nonvolatile storage device with formation of multiple transistor device types
US20070085130A1 (en) * 2005-10-19 2007-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Tungsten-containing nanocrystal, an array thereof, a memory comprising such an array, and methods of making and operating the foregoing
US20070120186A1 (en) * 2005-11-29 2007-05-31 Synopsys, Inc. Engineered barrier layer and gate gap for transistors with negative differential resistance
KR100690925B1 (ko) * 2005-12-01 2007-03-09 삼성전자주식회사 나노 크리스탈 비휘발성 반도체 집적 회로 장치 및 그 제조방법
US7341914B2 (en) * 2006-03-15 2008-03-11 Freescale Semiconductor, Inc. Method for forming a non-volatile memory and a peripheral device on a semiconductor substrate
US7427549B2 (en) * 2006-03-31 2008-09-23 Freescale Semiconductor, Inc. Method of separating a structure in a semiconductor device
KR100735534B1 (ko) * 2006-04-04 2007-07-04 삼성전자주식회사 나노 크리스탈 비휘발성 반도체 집적 회로 장치 및 그 제조방법
US8927370B2 (en) * 2006-07-24 2015-01-06 Macronix International Co., Ltd. Method for fabricating memory
US7517747B2 (en) * 2006-09-08 2009-04-14 Freescale Semiconductor, Inc. Nanocrystal non-volatile memory cell and method therefor
US20080121967A1 (en) * 2006-09-08 2008-05-29 Ramachandran Muralidhar Nanocrystal non-volatile memory cell and method therefor
US7846793B2 (en) * 2007-10-03 2010-12-07 Applied Materials, Inc. Plasma surface treatment for SI and metal nanocrystal nucleation
US8072023B1 (en) 2007-11-12 2011-12-06 Marvell International Ltd. Isolation for non-volatile memory cell array
US8120088B1 (en) 2007-12-07 2012-02-21 Marvell International Ltd. Non-volatile memory cell and array
CN102509732B (zh) * 2011-12-29 2014-06-25 中国科学院上海微系统与信息技术研究所 微控制器用低功耗嵌入式相变存储器及其相变存储材料与制备方法
US8679912B2 (en) * 2012-01-31 2014-03-25 Freescale Semiconductor, Inc. Semiconductor device having different non-volatile memories having nanocrystals of differing densities and method therefor
JP6326379B2 (ja) * 2012-03-08 2018-05-16 ディー−ウェイブ システムズ，インコーポレイテッド 超伝導集積回路の製作のためのシステムおよび方法
US9159406B2 (en) * 2012-11-02 2015-10-13 Sandisk Technologies Inc. Single-level cell endurance improvement with pre-defined blocks
US8896067B2 (en) * 2013-01-08 2014-11-25 International Business Machines Corporation Method of forming finFET of variable channel width
US9929007B2 (en) * 2014-12-26 2018-03-27 Taiwan Semiconductor Manufacturing Co., Ltd. e-Flash Si dot nitrogen passivation for trap reduction
JP5993479B1 (ja) * 2015-03-27 2016-09-14 株式会社フローディア 不揮発性ｓｒａｍメモリセル、および不揮発性半導体記憶装置
EP3577700B1 (en) 2017-02-01 2022-03-30 D-Wave Systems Inc. Systems and methods for fabrication of superconducting integrated circuits
US20200152851A1 (en) 2018-11-13 2020-05-14 D-Wave Systems Inc. Systems and methods for fabricating superconducting integrated circuits

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5330920A (en) * 1993-06-15 1994-07-19 Digital Equipment Corporation Method of controlling gate oxide thickness in the fabrication of semiconductor devices
US5576226A (en) * 1994-04-21 1996-11-19 Lg Semicon Co., Ltd. Method of fabricating memory device using a halogen implant
US5714766A (en) * 1995-09-29 1998-02-03 International Business Machines Corporation Nano-structure memory device
CN1195425A (zh) * 1995-08-28 1998-10-07 西门子公司 制造一种eeprom－半导体结构的方法
JPH11238809A (ja) * 1998-02-07 1999-08-31 United Integrated Circuits Corp 双電圧ｍｏｓ型トランジスタの製造方法
US6140181A (en) * 1997-11-13 2000-10-31 Micron Technology, Inc. Memory using insulator traps

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2927599A1 (de) * 1979-07-07 1981-01-15 Itt Ind Gmbh Deutsche Integrierbarer isolierschicht-feldeffekttransistor
US5793081A (en) * 1994-03-25 1998-08-11 Nippon Steel Corporation Nonvolatile semiconductor storage device and method of manufacturing
JP3238576B2 (ja) * 1994-08-19 2001-12-17 株式会社東芝 不揮発性半導体記憶装置
US5894146A (en) * 1995-02-28 1999-04-13 Sgs-Thomson Microelectronics, S.R.L. EEPROM memory cells matrix with double polysilicon level and relating manufacturing process
JPH1092957A (ja) * 1996-09-19 1998-04-10 Toshiba Corp 半導体装置の製造方法
US5852306A (en) * 1997-01-29 1998-12-22 Micron Technology, Inc. Flash memory with nanocrystalline silicon film floating gate
US6060743A (en) * 1997-05-21 2000-05-09 Kabushiki Kaisha Toshiba Semiconductor memory device having multilayer group IV nanocrystal quantum dot floating gate and method of manufacturing the same
US6146948A (en) * 1997-06-03 2000-11-14 Motorola Inc. Method for manufacturing a thin oxide for use in semiconductor integrated circuits
JP3586072B2 (ja) * 1997-07-10 2004-11-10 株式会社東芝 不揮発性半導体記憶装置
JP3495889B2 (ja) * 1997-10-03 2004-02-09 シャープ株式会社 半導体記憶素子
US6083791A (en) * 1997-12-15 2000-07-04 National Semiconductor Corporation Self-aligned stacked gate etch process for fabricating a two-transistor EEPROM cell
JP2000269361A (ja) * 1999-03-15 2000-09-29 Nec Corp 不揮発性半導体記憶装置およびその製造方法
US6235586B1 (en) * 1999-07-13 2001-05-22 Advanced Micro Devices, Inc. Thin floating gate and conductive select gate in situ doped amorphous silicon material for NAND type flash memory device applications
KR100350055B1 (ko) * 1999-12-24 2002-08-24 삼성전자 주식회사 다중 게이트 절연막을 갖는 반도체소자 및 그 제조방법
JP2001237324A (ja) * 2000-02-22 2001-08-31 Nec Corp 半導体装置の製造方法
US6320784B1 (en) * 2000-03-14 2001-11-20 Motorola, Inc. Memory cell and method for programming thereof
US6413819B1 (en) * 2000-06-16 2002-07-02 Motorola, Inc. Memory device and method for using prefabricated isolated storage elements

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5330920A (en) * 1993-06-15 1994-07-19 Digital Equipment Corporation Method of controlling gate oxide thickness in the fabrication of semiconductor devices
US5576226A (en) * 1994-04-21 1996-11-19 Lg Semicon Co., Ltd. Method of fabricating memory device using a halogen implant
CN1195425A (zh) * 1995-08-28 1998-10-07 西门子公司 制造一种eeprom－半导体结构的方法
US5714766A (en) * 1995-09-29 1998-02-03 International Business Machines Corporation Nano-structure memory device
US6140181A (en) * 1997-11-13 2000-10-31 Micron Technology, Inc. Memory using insulator traps
JPH11238809A (ja) * 1998-02-07 1999-08-31 United Integrated Circuits Corp 双電圧ｍｏｓ型トランジスタの製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
VOLATILE AND NON-VOLATILE MEMORIES IN SILICON WITH NANO-CRYSTALSTORAGE. TIWARIS ET AL.ELECTRON DEVICES MEETING,ISBN:0-7803-2700-4. 1995 *

Also Published As

Publication number Publication date
US20020190343A1 (en) 2002-12-19
US20030132500A1 (en) 2003-07-17
CN1509501A (zh) 2004-06-30
EP1402577A2 (en) 2004-03-31
TW541664B (en) 2003-07-11
WO2002103800A3 (en) 2003-06-05
US6531731B2 (en) 2003-03-11
AU2002259157A1 (en) 2003-01-02
JP2005520318A (ja) 2005-07-07
WO2002103800A2 (en) 2002-12-27
KR20040007728A (ko) 2004-01-24
US6790727B2 (en) 2004-09-14

Similar Documents

Publication Publication Date Title
CN100362663C (zh) 相同集成电路上两种存储器类型的集成
US6207507B1 (en) Multi-level flash memory using triple well process and method of making
CN100511648C (zh) 用于形成半导体器件的方法
KR100295000B1 (ko) 반도체소자및그제조방법
KR100310800B1 (ko) 다이나믹 랜덤 액세스 메모리 디바이스 및 그의 제조 방법
KR100518157B1 (ko) 트렌치 dram셀 제조방법
US7402873B2 (en) Semiconductor integrated circuit device having deposited layer for gate insulation
US6767789B1 (en) Method for interconnection between transfer devices and storage capacitors in memory cells and device formed thereby
KR910010167B1 (ko) 스택 캐패시터 dram셀 및 그의 제조방법
US5446299A (en) Semiconductor random access memory cell on silicon-on-insulator with dual control gates
DE19930748C2 (de) Verfahren zur Herstellung von EEPROM- und DRAM-Grabenspeicherzellbereichen auf einem Chip
KR0167467B1 (ko) 이중 채널을 갖는 soi 상의 트렌치 eeprom 구조와 이의 제조방법
EP0302204B1 (en) Vertical trench transistor/capacitor memory cell structure and fabrication method therefor
EP0971414A1 (de) Grabenkondensator mit Isolationskragen und vergrabenen Kontakt und entsprechendes Herstellungsverfahren
EP0987754A2 (de) Herstellungsverfahren für einen Grabenkondensator mit einem Isolationskragen
JPH0586072B2 (zh)
JP2001044390A (ja) 結晶軸と位置合わせされた垂直側壁デバイスおよびその製造方法
US6054730A (en) Semiconductor device
US5156993A (en) Fabricating a memory cell with an improved capacitor
KR910007111B1 (ko) 반도체기억장치의 제조방법
US6737314B2 (en) Semiconductor device manufacturing method and semiconductor device
EP0016520B1 (en) Semiconductor memory device
EP0977266A1 (de) Grabenkondensator mit Isolationskragen und entsprechendes Herstellungsverfahren
JPS59110154A (ja) 半導体メモリセル
KR950001154B1 (ko) 수직구조 엘디디 모스전계효과 트랜지스터의 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: FREESCALE SEMICONDUCTOR INC.

Free format text: FORMER OWNER: MOTOROLA, INC.

Effective date: 20041231

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20041231

Address after: texas

Applicant after: Fisical Semiconductor Inc.

Address before: Illinois

Applicant before: Motorola Inc.

C14 Grant of patent or utility model
GR01 Patent grant
CP01 Change in the name or title of a patent holder
CP01 Change in the name or title of a patent holder

Address after: texas

Patentee after: NXP America Co Ltd

Address before: texas

Patentee before: Fisical Semiconductor Inc.

CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20080116

Termination date: 20190507