CN100363917C - 用于计算机系统中的辅助命令总线的方法和设备 - Google Patents

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Abstract

根据本发明各方面的电子系统包括具有存储单元特定命令接口和通用命令接口的存储器。该存储器通过主命令总线和辅助命令总线与该系统中的其他组件通信，该主命令总线配置为传送地址特定命令，该辅助命令总线配置为传送通用命令。可由该存储器同时在各接口接收命令。

Description

用于计算机系统中的辅助命令总线的方法和设备
技术领域
本发明涉及集成电路和半导体系统，并更具体地，涉及存取数据。
背景技术
许多电子系统使用存储器来存储信息。存储器装置包括与该系统的其他元件通信的接口。普通接口提供几个输入和输出端，其包括各种总线连接以适于多位并行传送。具体说，存储器装置典型包括命令总线和地址总线，用于将命令和地址信息从控制器传输到该存储器装置。
例如，许多现有的DRAM装置包括命令/地址总线，该总线具有三个命令信号，一般是行地址选通(RAS)、列地址选通(CAS)、和允许写入(WE)，以及几个地址信号，包括行/列地址(A[X:0])、存储体地址(BA[1:0])、和片选(CS)。命令信号解码产生的几个命令，例如ACTIVE ROW(激活行)、COLUMNSELECT with WRITE/READ(具有写/读的列选择)、PRECHARGE ROW(行预充电)、PRECHARGE ALL(全部预充电)、AUTO REFRESH(自动刷新)、SELFREFRESH(自我刷新)、WAKE(唤醒)、LOAD MODE(载入模式)、和LOADEXTENDED MODE(载入扩展模式)。
某些存取处理使命令/地址总线饱和，限制了存储器装置的吞吐量/带宽。例如，参考图示了简化存储器存取处理的图9，如果该寻址模式指示所有页丢失，则数据向/从该存储器装置的每一脉冲传送操作900需要对行地址911的一个ACTIVATE(激活)命令910和与该列地址数据913对应的一个READ(读)或WRITE(写)命令912。通过存储体选择总线924来传送存储体选择数据。然后宣称(assert)所选存储体915的PRECHARGE(预充电)命令914以关闭所选存储体。然而如果该脉冲尺寸不允许三个命令的时间，则降低了数据传送率。常见的例子是脉冲尺寸为4个数据总线传送916A-D，其中数据总线920以命令/地址总线922的速率的两倍运行。这是简化的图示例子，存储器存取通常利用对各个存储体的交叉存取命令来优化存储器系统的操作，但其用于图示说明每一数据总线脉冲传送操作900提供两个命令/地址时隙910、912。然而因为需要三个命令来实现传送，所以数据总线效率可降低到其容量的三分之二。
发明内容
根据本发明各方面的电子系统包括具有存储单元特定(location-specific)命令接口和通用命令接口的存储器。该存储器通过主命令总线和辅助命令总线与该系统中的其他组件通信，该主命令总线配置为传送地址特定命令，该辅助命令总线配置为传送通用命令。可由该存储器同时在各接口接收命令。例如可在通用命令接口上接收PRECHARGE命令，而在该存储单元特定接口上接收存储器存取。
本发明提供了一种电子系统(100)，包括：处理器(102)；具有多于一个存储单元(210A，210B)的存储器(104)；和将该处理器连接到该存储器的总线(106)，其中该总线包括：主控制总线(226)，配置为传送地址特定命令，其中所述地址特定命令与特定存储单元相关；和辅助控制总线(228)，配置为传送通用命令，其中所述通用命令为非地址特定命令。
本发明还提供了一种具有接口的存储器，其中该接口包括：配置为接收通用命令的通用命令接口，并且其中该通用命令为非地址特定命令；以及存储单元特定命令接口，配置为接收存储单元特定命令。
本发明还提供了一种存储器系统(104)，包括：存储器控制器(212)；和与该存储器控制器通信的上述存储器。
本发明还提供了一种电子系统(100)，包括：处理器(102)；和与该处理器相连的存储器系统(104)，该存储器系统包括：与该处理器相连的存储器控制器(212)；和上述的存储器，与该存储器控制器(212)相连，其中存储器接口还包括：地址总线连接(324)，用于接收地址信号；主命令总线连接(326)，被配置来连接到主控制总线(226)，该主控制总线(226)还包括：主命令总线(410)，用于接收与该地址信号指定的存储单元相关的第一命令信号；和主存储体选择总线(414)，用于接收第一存储体选择信号，该第一存储体选择信号指定与该第一命令信号对应的第一存储体；并且所述存储器接口还包括：辅助命令总线连接(328)，被配置来连接到辅助控制总线(228)，该辅助控制总线(228)还包括：辅助命令总线(416)，用于接收第二命令信号，其中该第二命令信号对应于通用命令；和辅助存储体选择总线(420)，用于接收第二存储体信号，该第二存储体信号指定与该第二命令信号对应的第二存储体。
本发明还提供了一种存取存储器的方法，包括：在第一时隙，请求激活所述存储器的存储单元的第一行；在第二时隙，请求存取第一行中的存储单元；在第三时隙，请求激活所述存储器的存储单元的第二行并请求关闭所述存储器的存储单元的第一行；提供在处理器和所述存储器之间的主控制总线(226)，其中在该主控制总线上发生对激活所述存储器的存储单元的第二行的请求；和提供在所述处理器和所述存储器之间的辅助控制总线(228)，其中在该辅助控制总线上发生对关闭所述存储器的存储单元的第一行的请求。
本发明还提供了一种存取电子系统(100)中的存储器的方法，包括：存取存储器(104)中的特定存储单元，其中该存储器包括多于一个存储单元(210A、210B)，并且其中经由配置为传送地址特定命令的主控制总线(226)存取该特定存储单元；经由辅助控制总线(228)对存储器执行通用命令，其中通用命令为非地址特定命令；并且其中所述存取和执行步骤在配置为便于处理器(102)和存储器之间的通信的总线(106)上发生，并且其中该总线包括：主控制总线(226)和辅助控制总线(228)。
附图说明
当结合以下不按比例的附图考虑时，通过参考详细描述和权利要求，可得出对本发明的更全面的理解。在以下附图中，所有附图中相同的附图标记表示相同的元件。
图1是根据本发明各方面的电子系统的方框图；
图2是存储器接口和总线系统的方框图；
图3是主控制总线和辅助控制总线的方框图；
图4是连续存储器存取的时序图；
图5是主控制总线和辅助控制总线的替换实施例的方框图；
图6是主控制总线和辅助控制总线的另一替换实施例；
图7是提供二级(secondary)命令指示符的时序图；
图8是提供三级(tertiary)命令指示符的时序图；和
图9是简化的说明性的现有技术存储器存取的时序图。
为了简单和清楚而图解了图中的元件，其并不必按比例绘制。例如，图中的一些元件的尺寸相对于其他元件可能被夸大，以有助于改善对本发明实施例的理解。
具体实施方式
可根据功能块组件和各种处理步骤而描述本发明。可由配置为执行特定功能的任何数目的硬件和软件组件来实现这样的功能块。例如，本发明可采用在一个或多个处理器或其他控制设备的控制下执行多种功能的各种组件，如存储器元件、接口元件、逻辑元件、总线、插件连接等等。另外，可结合任何数目的存储系统和数据传输介质及协议来实践本发明，并且所述系统仅为本发明的示例应用。而且，本发明可采用用于数据传输、信号发送、数据处理、总线控制等任何数目的传统技术。
参考图1，根据本发明各方面的电子系统100可包括处理器102和存储器系统104。本电子系统100包括利用存储器的系统，例如个人计算机系统。然而该电子系统100可包括任何合适的电子系统，如通信系统、计算系统、娱乐系统、控制系统、便携式电子装置、音频组件、工具、或工厂控制系统，并且各种组件可根据具体系统和环境而不同。该处理器102一般控制电子系统100的操作，并可包括任何合适的处理器或控制器，例如Intel、Motorola、或Advanced Micro Devices微处理器。在一些应用中，可由其他装置如逻辑电路或ASIC替换处理器102，或将其完全省略。
存储器系统104包括用于存储数据的存储系统。该存储器系统104可包括任何合适的存储器系统，用于存储数据并在存储器系统104和处理器102或另一组件之间传送数据。在本实施例中，该存储器系统104包括一个或多个存储器模块210A、B、存储器控制器212、和总线系统106。存储器控制器212控制对存储器模块210的存取，包括向和从其传送数据，并且也可执行其它功能和操作。存储器控制器212可包括任何合适的存储器控制器来控制对存储器模块210的存取。在一些实施例中，存储器控制器212可被省略和/或由其他系统组件执行其功能。
存储器模块210可包括用于存储数据的任何系统，例如ROM、SRAM、DRAM、SDRAM、或任何其他合适的存储系统。在本实施例中，存储器模块210包括来自Micron的双数据速率同步动态随机存取存储器(DDR SDRAM)模块例如，每一存储器模块210合适地包括内部配置为DRAM的四个存储体的高速CMOS SDRAM。然而存储器模块210完全可以包括任何适当的存储器或配置，例如单独的存储器芯片、多组件装置、或另一类型的存储装置。存储器模块210通过任何合适的接口与该电子系统100的其余部分对接，例如包括管脚、焊接、导电连接、光耦合、或其他任何合适耦合的多种连接。
总线系统106连接存储器系统104的多个组件。包括总线系统106的存储器系统104可利用任何合适信号，包括光或电信号。总线系统106可包括任何合适的传送信息的介质，例如多个电线、光纤、或其他通信介质。在本实施例中，介质包括诸如串行总线或多位总线的电子总线，其上可附有存储器系统104和其他组件。
可以以任何合适的方式并通过任何合适的组件来控制与存储器系统104的通信，例如利用处理器102、存储器控制器212、或其他电路或系统来控制通信  在本实施例中，由存储器控制器212合适地控制与存储器模块210的通信
总线106和相连的组件可利用任何适当的通信技术和/或协议来通信。例如，所述组件可利用所选传统协议通过总线106通信，例如用于MicronSDRAM的说明书中描述的协议。总线106也可合适地配置为与存储器模块210通信。例如，参考图2，每一存储器模块210包括具有数据总线连接320、地址总线连接324、主命令总线连接326、和辅助命令总线连接328的接口250。总线106可相应地配置为便于通信，例如包括数据总线220、地址总线224、主控制总线226、和辅助控制总线228。
存储器接口250和总线106提供用于向和从存储器模块210传送信息的一个或多个介质。每一总线组件220、224、226、228一般传送所选类型的信息，即地址总线224上的地址选择信息、数据总线220上的数据、以及主控制总线226和辅助控制总线228上的命令信号。而且，每一总线可合适地配置为传送相关信息。例如，每一总线可配置为处理所选数目的比特。
更具体说，本实施例的数据总线接口320包括例如4、8、或16位的多位连接，用于向和从该数据总线220传送信息。本实施例的地址总线接口324包括13位的连接，用于连同其它信息一道，接收行和列地址信息，以从所选存储体的存储器阵列210中选择一个存储单元。数据总线220和地址总线224合适地配置为通过对应接口320、324与存储器模块210对接。
主控制总线226和辅助控制总线228上的信号定义了命令，并且还识别对其施加命令的芯片和/或存储体。这些命令可为用于存储器模块210的操作的任何命令集。在本实施例中，使用辅助控制总线228来提供第一所选命令子集，并使用主控制总线226来提供第二所选命令子集，或可替换地，提供整个命令集。例如，辅助控制总线228可用于通用命令，即与大块存储单元(如整个模块或整个存储体)相关的命令。主控制总线226处理存储单元特定命令，即与存储器模块210中的特定单独存储单元或存储单元组相关的命令，以及各种实施例中的其他命令。可以任何合适的方式，例如通过地址总线224上的信号，来表示与该存储单元特定命令相关的存储单元。由此，主控制总线226用于利用通常由地址总线224提供的行和/或列信息的命令，而辅助控制总线228用于不与行或列信息关联的命令，并由此不利用地址总线224。
可以以任何合适的方式在主控制总线226和辅助控制总线228之间划分命令信号；类似地，可以以任何合适的方式配置主控制总线226和辅助控制总线228以接纳命令信号。例如，在图3示出的一个实施例中，主控制总线226包括具有三个主命令比特(M-CMD)的主命令总线410，具有一个比特(M-CS)的主片选总线位412，和具有两个比特(M-BA)的主存储体选择总线414。合适地指定这三个主命令比特为行地址选通(RAS)、列地址选通(CAS)、和允许写入(WE)。在本实施例中，主存储体选择总线222包括用于定义要对其施加命令的存储体的两比特总线，并且该一比特主片选总线412识别对应操作的相关芯片。
类似地，可以以任何合适的方式配置辅助控制总线228以接纳相关命令集。例如，辅助控制总线228合适地包括辅助命令总线416(S-CMD)、辅助片选总线418(S-CS)、和辅助存储体选择总线416(S-BA)。在一个实施例中，辅助控制总线228仅辅助PRECHARGE操作。PRECHARGE操作可包括减活存储器中某一存储体或所有存储体的打开行的操作，尽管PRECHARGE操作可包括用于准备供存取的存储器或存储器部分或在存取之后将存储器恢复到所选状态的任何合适的处理。
在该专注于PRECHARGE的实施例中，辅助命令总线416是一比特信号，使得辅助命令比特的宣称(assertion)发信号到存储器模块210以执行由辅助片选总线418和辅助存储体选择总线420表示的存储体310A上的PRECHARGE命令。可替换地，因为PRECHARGE是仅有的由辅助控制总线228控制的命令，所以可完全省略辅助命令总线416，使得辅助片选总线作为PRECHARGE信号工作。辅助片选的激活引起对由辅助存储体选择总线420指定的存储体中专用芯片的PRECHARGE操作。
由此，可结合地址总线224利用主控制总线226来宣称ACTIVE(有源)和随后的READ或WRITE命令，以检索或存储数据。然后可与通过辅助控制总线228对原始存储体310A上的PRECHARGE命令的宣称同步地，通过另一存储体310B上的主控制总线226宣称下一个ACTIVE命令或其他命令。因此，无需利用主控制总线226来宣称PRECHARGE命令，由此减轻了主控制总线226的拥塞并趋向于改善存储器模块210的性能。
更具体地，根据本发明各方面的电子系统100和方法可利用主控制总线226来激活行和选择列用于存储器存取操作，并利用辅助控制总线228来关闭存储器的存储体。例如，参考图4，可通过识别主存储体选择总线414上的相关存储体、主片选总线412上的相关芯片、和地址总线224上的相关存储器行，并在第一时间T1提供主命令总线410上的ACTIVE信号，执行初始存储器存取。基本上同时，辅助控制总线228接收NOP(空操作指令)命令以避免在辅助控制总线228上登记任何不必要的命令。
在初始存储器存取之后，可在不同存储体的第二存储单元初始化第二存储器存取操作。因此，可在主片选总线412、主存储体选择总线414、和地址总线224上识别第二存储单元，并且可在时间T3和T4通过主命令总线410成功地提供ACTIVE和READ或WRITE命令。同时，辅助控制总线228可将PRECHARGE命令提供到先前存取的存储体，以关闭来自前一存储器存取操作的仍有源(still-active)的行。例如，在时间T3在辅助存储体选择总线420和辅助片选总线416上分别识别先前存取的存储体和芯片。在辅助命令总线416上提供PRECHARGE命令，以初始化对先前存取的存储体的预充电，同时经由主控制总线226存取第二存储体。
可以以任何合适的方式由主控制总线226和辅助控制总线228分配和/或共享命令集。例如，可共享该命令使得通过主控制总线226宣称需要所有地址总线224的命令，并且可通过辅助控制总线228或主控制总线226宣称所有不需要地址总线224的命令。由此，提供命令的装置，例如存储器控制器212，可根据任何所选择的标准来选择要向其提供命令的控制总线226、228。可替换地，可将命令限制为在主控制总线226或辅助控制总线228上宣称，或可分配这些命令使得一个命令集仅在主控制总线226上宣称，第二个集合仅在辅助控制总线228上宣称，而第三个集合在任一总线226、228上宣称。
类似地，可以以任何合适的方式配置存储器模块接口250、主控制总线226、和辅助控制总线228，以便于宣称所分配或共享的命令。在可在主控制总线226或辅助控制总线228上宣称所有不需要地址总线224的命令的实施例中，用足够的比特来合适地配置各控制总线226、228以接纳相关的命令集。例如，参考图5，存储器模块210可接纳九个命令，三个命令需要地址总线224(例如ACTIVE、READ和WRITE)，而六个命令不需要(例如DESELECT(取消选定)、NO OPERATION(无操作)、BURST TERMINATE(脉冲结束)、PRECHARGE、AUTO REFRESH、和LOAD MODE REGISTER(载入模式注册))。为了接纳所有这九个命令，用四个命令比特来配置主控制总线226。类似地，用三个命令比特来合适地配置辅助控制总线228，以容纳不使用地址总线224的六个命令。
在替换实施例中，可通过重新配置该命令集以及主和辅助命令总线226、228及接口250而减少管脚数目。例如，可分配这些命令，使得仅在辅助控制总线228上宣称不需要地址总线224的命令。由此，在本实施例中，如图6所示，可配置该主控制总线226以仅处理仅需要两个命令比特的三个命令(ACTIVE、READ和WRITE)。
在另一实施例中，可通过封装各种命令而减少辅助控制总线228需要的比特数目。封装包括为单个命令如较低优先权的命令发送连续信号。例如，参考图7，可用两个辅助命令比特416以及辅助片选418和辅助存储体选择比特420来配置辅助控制总线228。辅助命令比特416可接收四个主命令之一。三个命令是可合适地执行的命令，例如PRECHARGE、AUTO REFRESH、和NOP。第四个命令可以是二级命令指示符620，在该实施例中表示为EXTEND1(扩展1)。EXTEND1指定例如在下一循环中跟随的二级命令622。由此，如果发送EXTEND1，则下一循环包含二级命令622。二级命令可包括任何合适的命令，例如SELF REFRESH、WAKE、或LOAD MODE。在本实施例中，二级命令包括优先权低于主命令的命令。然而，可根据任何期望的标准而选择主和二级命令集。
而且，参考图8，二级命令622可通过宣称三级命令指示符724(EXTEND2)而表示在例如下一循环中跟随的另一命令。然后可在下一循环中宣称三级命令726。如果期望，可利用其他的辅命令指示符来提供其他命令性能。由此，可添加许多低优先权的命令而无需添加其他命令比特。
应该理解这里示出和描述的细节用于举例说明本发明及其最佳模式，而不意欲以任何方式限制本发明的范围。事实上，为了简明，这里可不详细描述传统信号处理、数据传输、和系统的其他功能方面(和系统的单独操作组件的组件)。而且，这里包含的各图中示出的连接线意欲呈现各元件之间的示例功能关系和/或物理耦接。应注意在实际通信系统中可呈现许多替换或附加功能关系或物理连接。
以上已参考优选实施例描述了本发明。但是，已阅读了该公开的本领域普通技术人员将认识到可对该优选实施例进行改变和修饰，而不脱离本发明的范围。这些和其他改变或修饰意欲包括在由本发明所附权利要求表达的范围之内。

Claims (30)

1.一种电子系统(100)，包括：
处理器(102)；
具有多于一个存储单元(210A，210B)的存储器(104)；和
将该处理器连接到该存储器的总线(106)，其中该总线包括：
主控制总线(226)，配置为传送地址特定命令，其中所述地址特定命令与特定存储单元相关；和
辅助控制总线(228)，配置为传送通用命令，其中所述通用命令为非地址特定命令。
2.根据权利要求1的电子系统，其中该总线包括用于传输数据的数据总线(220)。
3.根据权利要求1或2的电子系统，其中该总线包括：地址总线(224)，用于识别该地址特定命令的第一存储单元。
4.根据权利要求3的电子系统，其中通用命令与该第一存储单元不相关。
5.根据权利要求1的电子系统，其中通用命令是预充电命令。
6.根据权利要求5的电子系统，其中辅助控制总线(228)包括单比特总线。
7.根据权利要求1的电子系统，其中：该主控制总线(226)传送存储单元特定命令；并且该辅助控制总线(228)仅传送通用命令，并且其中所述通用命令是与多于一个存储单元相关的命令。
8.根据权利要求1的电子系统，其中：该通用命令是二级命令指示符；并且该辅助控制总线(228)传送该通用命令之后的二级命令(622)。
9.一种具有接口的存储器，其中该接口包括：
配置为接收通用命令的通用命令接口，并且其中该通用命令为非地址特定命令；以及
存储单元特定命令接口，配置为接收存储单元特定命令。
10.根据权利要求9的存储器，其中该通用命令接口配置为接收预充电命令。
11.根据权利要求9的存储器，其中该存储单元特定命令接口配置为接收存储单元特定命令和通用命令。
12.根据权利要求9的存储器，其中该存储器包括多于一个存储体，并且该接口还包括配置为接收该通用命令的存储体地址信息的辅助存储体选择接口。
13.根据权利要求9的存储器，还包括专用于接收预充电命令的单比特预充电输入端，并且其中该通用命令是与存储单元的存储体相关的命令。
14.根据权利要求13的存储器，其中该存储器包括多于一个存储体，还包括配置为接收该预充电命令的存储体地址信息的辅助存储体选择接口。
15.一种存储器系统(104)，包括：存储器控制器(212)；和与该存储器控制器通信的根据权利要求9的存储器。
16.根据权利要求15的存储器系统(104)，其中该通用命令是预充电命令。
17.根据权利要求15的存储器系统(104)，其中：该通用命令是二级命令指示符。
18.一种电子系统(100)，包括：
处理器(102)；和
与该处理器相连的存储器系统(104)，该存储器系统包括：
与该处理器相连的存储器控制器(212)；和
根据权利要求9的存储器，与该存储器控制器(212)相连，其中存储
器接口还包括：
地址总线连接(324)，用于接收地址信号；
主命令总线连接(326)，被配置来连接到主控制总线(226)，该主控制总线(226)还包括：
主命令总线(410)，用于接收与该地址信号指定的存储单元相关的第一命令信号；和主存储体选择总线(414)，用于接收第一存储体选择信号，该第一存储体选择信号指定与该第一命令信号对应的第一存储体；并且
所述存储器接口还包括：辅助命令总线连接(328)，被配置来连接到辅助控制总线(228)，该辅助控制总线(228)还包括：
辅助命令总线(416)，用于接收第二命令信号，其中该第二命令信号对应于通用命令；和辅助存储体选择总线(420)，用于接收第二存储体信号，该第二存储体信号指定与该第二命令信号对应的第二存储体。
19.根据权利要求18的电子系统，其中通用命令是预充电命令，并且其中通用命令接口配置为接收预充电命令。
20.根据权利要求18的电子系统，其中辅助命令总线(416)包括单比特总线。
21.根据权利要求18的电子系统，其中所述存储单元特定命令接口配置为接收存储单元特定命令和通用命令。
22.根据权利要求18的电子系统，其中通用命令接口还包括专用于接收预充电命令的单比特预充电输入端。
23.一种存取存储器的方法，包括：在第一时隙，请求激活所述存储器的存储单元的第一行；在第二时隙，请求存取第一行中的存储单元；在第三时隙，请求激活所述存储器的存储单元的第二行并请求关闭所述存储器的存储单元的第一行；提供在处理器和所述存储器之间的主控制总线(226)，其中在该主控制总线上发生对激活所述存储器的存储单元的第二行的请求；和提供在所述处理器和所述存储器之间的辅助控制总线(228)，其中在该辅助控制总线上发生对关闭所述存储器的存储单元的第一行的请求。
24.一种存取电子系统(100)中的存储器的方法，包括：
存取存储器(104)中的特定存储单元，其中该存储器包括多于一个存储单元(210A、210B)，并且其中经由配置为传送地址特定命令的主控制总线(226)存取该特定存储单元；
经由辅助控制总线(228)对存储器执行通用命令，其中通用命令为非地址特定命令；并且
其中所述存取和执行步骤在配置为便于处理器(102)和存储器之间的通信的总线(106)上发生，并且其中该总线包括：主控制总线(226)和辅助控制总线(228)。
25.根据权利要求24的方法，其中所述存取步骤还包括通过地址总线(224)发送存储器地址信号。
26.根据权利要求24的方法，其中在对存储器上其它位置的存储块执行独立的通用命令的同一循环期间存取所述存储器的特定地址。
27.根据权利要求24的方法，其中通用命令是预充电命令。
28.根据权利要求24的方法，其中辅助控制总线(228)包括单比特总线。
29.根据权利要求24的方法，其中主控制总线(226)传送地址特定命令，辅助控制总线(228)仅传送通用命令，并且其中所述通用命令是与多于一个存储单元相关的命令。
30.根据权利要求24的方法，其中所述存取步骤还包括在第一循环期间激活第一个特定存储单元的步骤，并且其中所述存取步骤还包括在第二循环期间激活位于与第一个特定存储单元不同的存储器的存储体中的第二个特定存储单元的步骤，并且其中所述执行步骤还包括在第二循环期间关闭包括第一个特定存储单元的存储单元的存储体的步骤。
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6798711B2 (en) * 2002-03-19 2004-09-28 Micron Technology, Inc. Memory with address management
US8250295B2 (en) 2004-01-05 2012-08-21 Smart Modular Technologies, Inc. Multi-rank memory module that emulates a memory module having a different number of ranks
US7916574B1 (en) 2004-03-05 2011-03-29 Netlist, Inc. Circuit providing load isolation and memory domain translation for memory module
US7532537B2 (en) 2004-03-05 2009-05-12 Netlist, Inc. Memory module with a circuit providing load isolation and memory domain translation
US7289386B2 (en) 2004-03-05 2007-10-30 Netlist, Inc. Memory module decoder
US7454586B2 (en) * 2005-03-30 2008-11-18 Intel Corporation Memory device commands
TWI254960B (en) * 2005-07-01 2006-05-11 Chunghwa Picture Tubes Ltd Plasma display device
US7966446B2 (en) * 2005-09-12 2011-06-21 Samsung Electronics Co., Ltd. Memory system and method having point-to-point link
US8045416B2 (en) 2008-03-05 2011-10-25 Micron Technology, Inc. Method and memory device providing reduced quantity of interconnections
US8154901B1 (en) 2008-04-14 2012-04-10 Netlist, Inc. Circuit providing load isolation and noise reduction
US9128632B2 (en) 2009-07-16 2015-09-08 Netlist, Inc. Memory module with distributed data buffers and method of operation
AU2010201718B2 (en) * 2010-04-29 2012-08-23 Canon Kabushiki Kaisha Method, system and apparatus for identifying a cache line
US20120272013A1 (en) * 2011-04-25 2012-10-25 Ming-Shi Liou Data access system with at least multiple configurable chip select signals transmitted to different memory ranks and related data access method thereof
US9176670B2 (en) * 2011-04-26 2015-11-03 Taejin Info Tech Co., Ltd. System architecture based on asymmetric raid storage
US20120278527A1 (en) * 2011-04-26 2012-11-01 Byungcheol Cho System architecture based on hybrid raid storage
US8719523B2 (en) * 2011-10-03 2014-05-06 International Business Machines Corporation Maintaining multiple target copies
US10324841B2 (en) 2013-07-27 2019-06-18 Netlist, Inc. Memory module with local synchronization
KR20200126678A (ko) 2019-04-30 2020-11-09 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
US11404097B2 (en) 2018-12-11 2022-08-02 SK Hynix Inc. Memory system and operating method of the memory system
KR20200124045A (ko) 2019-04-23 2020-11-02 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
US11139010B2 (en) 2018-12-11 2021-10-05 SK Hynix Inc. Memory system and operating method of the memory system
KR20200126666A (ko) * 2019-04-30 2020-11-09 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
KR20200137548A (ko) 2019-05-30 2020-12-09 에스케이하이닉스 주식회사 메모리 장치 및 이의 테스트 동작 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5319753A (en) * 1992-09-29 1994-06-07 Zilog, Inc. Queued interrupt mechanism with supplementary command/status/message information
US5369651A (en) * 1992-06-30 1994-11-29 Intel Corporation Multiplexed byte enable bus for partial word writes to ECC protected memory
US5392446A (en) * 1990-02-28 1995-02-21 Hughes Aircraft Company Multiple cluster signal processor architecture
US5748551A (en) * 1995-12-29 1998-05-05 Micron Technology, Inc. Memory device with multiple internal banks and staggered command execution
US6079001A (en) * 1994-08-31 2000-06-20 Motorola Inc. Method for accessing memory using overlapping accesses and early synchronous data transfer control

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US1173773A (en) * 1913-04-05 1916-02-29 Cook Frank B Co Telephony.
US4426644A (en) * 1980-09-12 1984-01-17 Siemens Ag Method and apparatus for generating three coordinate signals x, y, z for an x, y, z display device
US5721860A (en) * 1994-05-24 1998-02-24 Intel Corporation Memory controller for independently supporting synchronous and asynchronous DRAM memories
US5600605A (en) 1995-06-07 1997-02-04 Micron Technology, Inc. Auto-activate on synchronous dynamic random access memory
JPH0973776A (ja) * 1995-09-07 1997-03-18 Mitsubishi Electric Corp 同期型半導体記憶装置
JPH09311812A (ja) * 1996-05-24 1997-12-02 Oki Electric Ind Co Ltd マイクロコンピュータ
US6230235B1 (en) * 1996-08-08 2001-05-08 Apache Systems, Inc. Address lookup DRAM aging
US6067255A (en) * 1997-07-03 2000-05-23 Samsung Electronics Co., Ltd. Merged memory and logic (MML) integrated circuits including independent memory bank signals and methods
US6260127B1 (en) * 1998-07-13 2001-07-10 Compaq Computer Corporation Method and apparatus for supporting heterogeneous memory in computer systems
FI982374A (fi) * 1998-11-02 2000-06-21 Nokia Mobile Phones Ltd Muistiliityntä
US6449679B2 (en) * 1999-02-26 2002-09-10 Micron Technology, Inc. RAM controller interface device for RAM compatibility (memory translator hub)
JP2000268564A (ja) 1999-03-16 2000-09-29 Nec Eng Ltd シンクロナスｄｒａｍ
JP4034923B2 (ja) * 1999-05-07 2008-01-16 富士通株式会社 半導体記憶装置の動作制御方法および半導体記憶装置
JP3871853B2 (ja) * 2000-05-26 2007-01-24 株式会社ルネサステクノロジ 半導体装置及びその動作方法
US6549991B1 (en) * 2000-08-31 2003-04-15 Silicon Integrated Systems Corp. Pipelined SDRAM memory controller to optimize bus utilization
US6553449B1 (en) 2000-09-29 2003-04-22 Intel Corporation System and method for providing concurrent row and column commands
JP2002108691A (ja) * 2000-09-29 2002-04-12 Mitsubishi Electric Corp 半導体記憶装置および半導体記憶装置の制御方法
US6732305B2 (en) * 2000-10-05 2004-05-04 United Memories, Inc. Test interface for verification of high speed embedded synchronous dynamic random access memory (SDRAM) circuitry
US6676028B2 (en) * 2001-04-23 2004-01-13 Howard Jacobson Electrical resistance foot warmer for use with a motor vehicle
JP2004213337A (ja) * 2002-12-27 2004-07-29 Nec Computertechno Ltd 半導体記憶装置及び実装型半導体装置
US7558933B2 (en) * 2003-12-24 2009-07-07 Ati Technologies Inc. Synchronous dynamic random access memory interface and method

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5392446A (en) * 1990-02-28 1995-02-21 Hughes Aircraft Company Multiple cluster signal processor architecture
US5369651A (en) * 1992-06-30 1994-11-29 Intel Corporation Multiplexed byte enable bus for partial word writes to ECC protected memory
US5319753A (en) * 1992-09-29 1994-06-07 Zilog, Inc. Queued interrupt mechanism with supplementary command/status/message information
US6079001A (en) * 1994-08-31 2000-06-20 Motorola Inc. Method for accessing memory using overlapping accesses and early synchronous data transfer control
US5748551A (en) * 1995-12-29 1998-05-05 Micron Technology, Inc. Memory device with multiple internal banks and staggered command execution

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Publication number Publication date
CN1630858A (zh) 2005-06-22
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TWI241519B (en) 2005-10-11

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