CN100372109C - 晶片级封装及其制造方法以及由其制造半导体器件的方法 - Google Patents

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Abstract

晶片级封装，电路形成区域包括提供有测试芯片端子和非测试芯片端子的半导体芯片；至少一个外部连接端子，至少一个再分布导电条；至少一个测试构件，以及绝缘材料。再分布导电条的第一端连接到一个测试芯片端子，第二端延伸到与其中一个芯片端子偏移的位置。测试构件提供在电路形成区域的外部区域中，再分布导电条的第二端连接到至少一个测试构件。

Description

晶片级封装及其制造方法以及由其制造半导体器件的方法
技术领域
本发明通常涉及晶片级封装及其制造方法以及由这种晶片级封装制造半导体器件的方法。本发明特别涉及由初始测试(PT)和最终测试(FT)测试的改进的晶片级封装、晶片级封装的制造方法、以及使用这种晶片级封装制造半导体器件的方法。
背景技术
近来，需要一种更有效的半导体器件的制造和测试乒艺。为此，在切为分立的半导体器件之前，对未切割的半导体器件进行全测试(包括PT和FT)。如下所述，对半导体晶片切割为分立的半导体器件并且单独地测试每个半导体器件的现有技术来说，全测试有几个优点。
优点包括良好的处理效率、可以共享某种设备以及减少空间。如果晶片的尺寸相同，那么可以共享处理设备。此外，可以节约空间，否则当在如托盘等容器中盛装分立的半导体器件(大规模集成电路(LSI)芯片)时，该空间将被占用为储存区域和/或安装区域。
为了较高密度地安装，对KGD(优质管芯)和实际芯片尺寸封装(尺寸与半导体芯片相同的封装)的需要增加。然而，对于与KGD或实际芯片尺寸封装不对应的现有技术的半导体器件的封装结构，封装的面积大于半导体芯片的面积。因此，在封装之前的某一刻，半导体晶片必须被个别化。由此，对于现有技术的封装结构，整个工艺，也就是从制造工艺到测试工艺，不能在半导体晶片上进行。
然而，对于KGD或实际芯片尺寸的封装，由于最后的封装外形对应于半导体芯片的面积，整个工艺可以在半导体晶片上进行。因此，可以得到以上介绍的优点。
近来，人们对为从制造工艺到测试工艺的整个工艺可以在半导体晶片上进行的封装结构的晶片级封装越来越感兴趣。晶片级封装包括具有多个半导体芯片电路的半导体晶片、芯片端子、外部连接端子、连接芯片端子和外部连接端的再分布导电条、以及如密封树脂等的绝缘材料。提供绝缘材料以保护半导体芯片电路和重新分配导电条。也存在不带绝缘材料的结构。
晶片级封装可以有两种不同的外形。一种是晶片形(即，切割前)，另一种是分立的半导体器件形(即，切割为分立的半导体芯片电路之后)。
下面将参考测试工艺说明以上结构的晶片级封装。对于晶片级封装，与其它外形的半导体器件类似，制造工艺包括测试工艺。测试工艺通常包括初始测试(PT)和最终测试(FT)。
PT为提供绝缘材料之前进行的测试。PT是如互连导通测试等的通常测试，由此不包括半导体芯片电路自身的运行试验。由于PT在提供绝缘材料之前进行，因此可以使用提供在半导体芯片电路上的芯片端子进行PT。
PT特别有利于现有技术半导体器件的封装结构(以下称做常规封装)，不适合于KGD或实际芯片尺寸封装。在常规封装的制造工艺中，PT之后为切割工艺(即，划片工艺)，将半导体晶片个别化为半导体器件。然后，仅对在PT中确定为良好的那些半导体器件提供绝缘材料并进行FT。换句话说，不对在PT中确定为坏的那些半导体器件提供绝缘材料，也不进行FT。由此，可以提高制造效率。
提供绝缘材料之后进行FT。FT为包括半导体芯片电路的运行试验在内的总测试。由于FT在提供绝缘材料之后进行，因此仅能使用从绝缘材料中露出的外部连接端子进行FT。换句话说，用户通常使用的端子之外的端子(例如芯片端子)没有露出。因此，在FT中不能使用密封在绝缘材料中的芯片端子。
因此，在现有技术中，通过首先在提供绝缘材料之前使用还没有被绝缘材料覆盖的芯片端子进行PT测试晶片级封装。PT之后，提供绝缘材料，然后使用从绝缘材料中露出的外部连接端子进行FT。
在现有技术的测试工艺中，进行PT的目的是通过避免在坏半导体器件上提供绝缘材料并由此避免在其上进行的FT来提高制造效率。相反，采用晶片级封装，对包括坏半导体器件电路的所有半导体器件电路提供绝缘材料并进行FT，由此在FT之前不需要进行PT。
此外，如上所述，通过使用从制造工艺到测试工艺的半导体晶片，晶片级封装可用于简化制造工艺。为进一步简化制造工艺，在现有技术中为两个单独测试的PT和FT可以集合为一个测试工艺。
当PT和FT结合为一个测试工艺时，可以在提供绝缘材料之前(即，在现有技术中进行PT时)或提供绝缘材料之后(即，在现有技术中进行FT时)进行集成测试工艺。当在提供绝缘材料之前进行集成测试工艺时，不可能在检测出半导体芯片电路中产生的任何失效的同时又提供绝缘材料。由此，测试步骤应在半导体器件的制造工艺中较后的步骤中进行。
相反，当提供绝缘材料之后进行集成测试工艺时，仅有从绝缘材料中露出的外部连接端子可以连接到测试设备(例如，半导体测试器)。也就是说，芯片端子包括不用做外部连接端子，但可以用于测试半导体芯片电路的端子(下文称做测试芯片端子)。不足的是测试芯片端子将被绝缘材料覆盖，由此不能在提供绝缘材料之后进行使用测试芯片端子的测试。
为了避免所述不足，测试端子可以提供在半导体芯片电路的区域中，端子从绝缘材料中露出并连接到以上介绍的测试芯片端子。由此，采用所述测试端子，可以在提供绝缘材料之后进行包括PT和FT的所有测试(全测试)。
然而，在测试工艺之后的测试端子将不再使用，由此变为封装不需要的端子。提供在半导体芯片电路形成区域上的所述测试端子由于测试端子占据的面积导致半导体芯片电路形成区域的尺寸增加。因此，不能满足半导体器件小型化的要求。
此外，当测试端子提供在与操作半导体芯片使用的外部连接端子相邻的位置处时，测试端子也会错误地安装在安装板上。此时，会发生误操作。因此，提供绝缘材料之后，测试端子不应留在封装上。
此外，PT可以省略(也就是说，所有的测试可以在FT中进行)，但如上所述，不是所有的测试芯片端子都可以在FT中使用。因此，不能进行仅在PT中进行的测试。例如，如果RAM和逻辑电路以混合方式安装，那么不能进行RAM的单个测试。同时，近来，由于对半导体器件高可靠性的要求，因此不能仅为简化制造工艺的缘故省略PT。
由于以上介绍的原因，在现有技术中PT和FT还不能结合在一起。先进行PT，然后提供绝缘材料。最后进行FT。因此，存在晶片级封装的制造工艺复杂由此制造效率降低且制造成本增加的问题。
发明内容
因此，本发明的通常目的是提供一种能解决上述问题的晶片级封装及其制造方法以及由这种晶片级封装制造半导体器件的方法。
本发明的另一个更具体的目的是提供一种能提高制造效率并减少制造成本的晶片级封装及其制造方法以及由这种晶片级封装制造半导体器件的方法。
为了达到以上目的，根据本发明，晶片级封装包括：
具有至少一个半导体芯片电路形成区域的半导体晶片，每个半导体芯片电路形成区域包括半导体芯片电路和多个芯片端子，芯片端子包括至少一个测试芯片端子和至少一个非测试芯片端子；
至少一个电连接到至少一个非测试芯片端子的外部连接端子；
至少一个提供在半导体晶片上的再分布导电条，再分布导电条的第一端连接到其中一个测试芯片端子，再分布导电条的第二端延伸到与其中一个芯片端子偏移的位置；
至少一个提供在半导体芯片电路形成区域的外部区域中的测试构件，再分布导电条的第二端连接到至少一个测试构件；以及
绝缘材料，覆盖至少再分布导电条、至少一个外部连接端子以及至少一个测试构件从绝缘材料中露出。
采用以上介绍的晶片级封装，即使提供测试构件，半导体芯片电路形成区域也不会变大。因此，与测试构件提供在半导体芯片电路形成区域的结构相比，每个个别化的半导体器件的尺寸很小。
此外，测试构件提供在半导体芯片电路形成区域的外部区域中，分离为半导体器件时外部区域将被除去。因此，即使测试构件提供在晶片级封装上，也不会改变个别化的半导体器件的运行条件。
为了达到以上目的，公开了一种大规模集成电路晶片级半导体器件，特征在于包括：
具有大规模集成电路芯片电路形成区域的大规模集成电路半导体晶片；
提供在所述大规模集成电路芯片电路形成区域的外部区域中的至少一个测试构件；以及
提供在所述大规模集成电路半导体晶片上、并连接至少一个测试构件和提供在一个大规模集成电路芯片电路形成区域中的测试端子的线，所述线采用再分布工艺来形成。
本发明的另一目的是提供一种以上介绍的晶片级封装较容易的制造方法。为了达到以上目的，制造晶片级封装的方法包括以下步骤：
a)制备具有至少一个半导体芯片电路形成区域的半导体晶片，每个半导体芯片电路形成区域提供有半导体芯片电路和多个芯片端子，至少一个芯片端子为测试芯片端子，并且至少一个为非测试芯片端子；
b)提供包括在半导体晶片上有通孔的绝缘膜和形成在绝缘膜上的导电膜在内的再分布层，膜形成为具有预定图形的再分布导电条；
c)在再分布层上提供外部连接端子和至少一个测试构件，至少一个测试构件提供在至少一个半导体芯片电路形成区域的外部区域，并借助至少一个再分布导电条连接到测试芯片端子；
d)使用至少一个测试构件测试至少一个半导体芯片电路；以及
e)以外部连接端子和至少一个测试构件的上部分从密封树脂中露出的方式，在再分布层上提供密封树脂。
采用以上介绍的方法，可以同时提供外部连接端子和测试构件。此外，PT和FT可以同时进行。由此，可以简化封装制造工艺和测试工艺。
本发明的再一目的是提供一种使用以上介绍的晶片级封装制造至少一个半导体器件的较容易的方法。
为了达到以上介绍的目的，半导体器件制造方法包括以下步骤：
a)制造如上所述的晶片级封装，
b)借助所述至少一个测试构件，测试提供在至少一个半导体芯片电路形成区域中的至少一个半导体芯片电路；以及
c)步骤b)之后，沿外部区域切割晶片级封装，由此制造至少一个分立的半导体器件。
采用以上介绍的方法，可以同时提供外部连接端子和测试构件。此外可以同时进行PT和FT。由此，可以简化封装制造工艺和测试工艺。
此外，当分离半导体器件时，测试构件将被除去，由此不会改变个别化的半导体器件的操作条件。
本发明的又一目的是提供一种根据本发明的方法制造的半导体器件。
为了达到以上的目的，提供一种大规模集成电路半导体器件，特征在于包括：
大规模集成电路半导体芯片；
提供到所述大规模集成电路半导体芯片上的测试端子和至少一个非测试端子；以及
连接到测试端子并延伸到电路形成区域外的线，所述线采用再分布工艺来形成。
附图说明
当结合附图阅读时，从下面详细的说明中，本发明的其它目的和特征将变得很显然。
图1示出了本发明第一实施例的晶片级封装的连接状态图。
图2示出了沿线I-I截取的本发明第一实施例的晶片级封装的部分剖面图。
图3示出了本发明第一实施例的晶片级封装的平面图。
图4示出了本发明第二实施例的晶片级封装的部分剖面图。
图5示出了本发明第三实施例的晶片级封装的连接状态图。
图6示出了本发明第四实施例的晶片级封装的连接状态图。
图7示出了本发明第五实施例的晶片级封装的连接状态图。
图8示出了本发明第六实施例的晶片级封装的连接状态图。
图9示出了本发明第七实施例的晶片级封装的连接状态图。
图10示出了本发明第八实施例的晶片级封装的连接状态图。
图11示出了本发明第九实施例的晶片级封装的连接状态图。
图12示出了本发明第十实施例的晶片级封装的连接状态图。
图13示出了本发明第十一实施例的晶片级封装的连接状态图。
图14示出了本发明第十二实施例的晶片级封装的连接状态图。
图15示出了本发明第十三实施例的晶片级封装的连接状态图。
图16为使用本发明一个实施例的晶片级封装制造半导体器件的方法流程图。
图17A到17D示出了使用本发明一个实施例的晶片级封装制造半导体器件的一个封装制造工艺的剖面图。
图18示出了使用本发明一个实施例的晶片级封装制造半导体器件的方法测试工艺的剖面图。
图19示出了使用本发明一个实施例的晶片级封装制造半导器件的方法切割工艺的剖面图。
图20示出了本发明第十四实施例的部分剖面图。
具体实施方式
下面参考附图介绍本发明的原理和实施例。
图1到3为本发明第一实施例的晶片级封装10A的图。图1示出了晶片级封装10A的连接状态图，图2示出了晶片级封装10A的连接状态图，图3示出了晶片级封装10A的连接状态图。
晶片级封装10A可以用做未切割晶片，或可以切割为具有各半导体芯片电路的分立半导体器件40(图19中示出)。
如图2所示，晶片级封装10A包括提供有外部连接端子14、再分布导电条15、测试端子16以及绝缘层17(绝缘材料)的半导体晶片11.
半导体晶片11例如为提供有多个半导体芯片电路形成区域12的硅衬底(下文称做电路区域)。电路区域12提供有半导体芯片电路并且多个芯片端子13形成其上。芯片端子13连接到半导体芯片电路。由此，当信号和电源提供到芯片端子13时，半导体芯片电路将运行。
此外，多个芯片端子13可以根据它们的功能分为两组。第一组包括直接影响半导体芯片电路操作的芯片端子，另一组包括仅用于测试半导体芯片电路的芯片端子。在以下说明中，后一组中的芯片端子(即，测试半导体芯片电路使用的芯片端子)将称做测试芯片端子13A。除测试芯片端子13A以外的芯片端子将称做非测试芯片端子13B。
外部连接端子14为将晶片级封装10A或分立的半导体芯片40安装在安装板(未示出)上使用的端子。在本实施例中，外部连接端子14直接提供在非测试芯片端13B上，没有提供在测试芯片端子13A上。因此，在本实施例中，外部连接端子14提供在对应于非测试芯片端子13B的位置处。将外部连接端子14提供为从半导体晶片11的上表面突出预定的量。通过如溅射、淀积和金属电镀等的技术提供外部连接端子14。
再分布导电条15由导电层制成，并在半导体晶片11的上表面上形成预定的图形。再分布导电条15的一端连接到芯片端子13(13A)，而再分布导电条15的另一端连接到测试端子16。在剖面图中，再分布导电条15看起来延伸到外部连接端子14，然而，从图1中可以看出，实际上，外部连接端子14没有连接到再分布导电条15。由此，通过在半导体晶片11上提供再分布导电条15，芯片端子13可以延伸到半导体晶片11上的需要位置。然后，在需要的位置处形成外部连接端子14或测试端子16。
由此，通过提供再分布导电条15，在端子的布局中可以有更大的自由度。也就是说，采用再分布导电条15，各端子13不仅可以延伸到电路区域12内的位置，也可以延伸到电路区域12外的位置。下文中，电路区域12外的区域称做外部区域18。
在本实施例中，如上所述，外部连接端子14直接形成在非测试芯片端子13B上。因此，再分布导电条15仅由测试芯片端子13A延伸出。此外，虽然没有示出，绝缘膜提供在电路区域12的上部分，再分布导电条15形成在绝缘膜上。因此，即使再分布导电条15形成在电路区域12上，再分布导电条15和半导体芯片电路也不会短路。
测试端子16用于测试形成在电路区域12内的半导体芯片电路。形成测试端子16，从而从半导体晶片11的上表面突出预定的量。按与外部连接端子14相同的方式，通过如溅射、淀积和金属电镀等的技术提供测试端子16。
此外，如图2所示，构形测试端子16使突起的高度和形状与外部连接端子14相同。借助以上介绍的再分布导电条15，测试端子16连接到提供在电路区域12内的测试芯片端子13A。因此，测试端子16为仅测试晶片级封装10A使用的端子。
绝缘层17由具有预定厚度的例如SiO2等的绝缘制成。绝缘层17保护提供在电路区域12内的半导体芯片电路、芯片端子13以及再分布导电条15。在本实施例中，绝缘层17提供在半导体晶片11的整个表面上，同时以上介绍的外部连接端子14和测试端子16由绝缘层17露出(或突出)。
因此，即使在半导体晶片11上提供绝缘层17之后，外部连接端子14和测试端子16也可以获得与半导体芯片的电连接。
现在，介绍以上所述结构的晶片级封装10A的测试端子16的位置。如上所述，测试端子16借助再分布导电条15连接到测试芯片端子13A。此外，再分布导电条15不仅延伸到电路区域12内的位置也延伸到外部区域18的位置。
本实施例的特征在于，再分布导电条15从电路区域12延伸到外部区域18，测试端子16提供在外部区域18内。此外，当晶片级封装10A用做分立半导体器件40时，在晶片级封装10A上进行切割(划线)工艺。测试端子16提供在要划线(即，划线区域)的位置上。在图3中，划线区域由虚线表示。
对于本实施例的晶片级封装10A，每个测试芯片端子13A借助再分布导电条15从电路区域12延伸到外部区域18。然后，在外部区域18延伸出的端部，再分布导电条15提供有从绝缘层17露出的测试端子16。由此，即使在提供绝缘层17之后，也可以使用测试端子16。
由此，由于可以使用外部连接端子14和测试端子16进行测试，在提供绝缘层17之前进行的PT，和在提供绝缘层17之后进行的FT现在可以同时进行。因此，采用同时的全测试，测试工艺(制造工艺)可以简化，制造成本可以降低。
此外，通过提供再分布导电条15，测试端子16提供在外部区域18内(电路区域12外)。由此，即使提供测试端子16也不会增加电路区域12的面积。因此，可以减少分立半导体器件40的尺寸。
此外，提供测试端子16的外部区域18为使晶片级封装10A个别化为半导体器件40时要除去的区域。因此，当分离半导体器件40时，测试端子16和外部区域18一起除去，不留在半导体器件40上。因此，即使测试端子16提供在晶片级封装10A上，也不会改变个别化的半导体器件40的操作条件。
此外，在以上介绍的实施例中，测试端子16提供在划线区域中(见图3)。然而，测试端子16不仅可以提供在划线区域内的位置，也可以在划线区域之外的外部区域18中的其它区域中(例如，半导体晶片11的周边位置)。
下面介绍本发明的第二实施例。
图4示出了本发明第二实施例的晶片级封装10B的剖面图。在图4中，与图1到3中示出的第一实施例的晶片级封装10A相同的部件用相同的参考数字表示，并省略了详细的介绍。这也适用于参考图5到20介绍的每个实施例。
在第二实施例的晶片级封装10B中，半导体晶片11提供有再分布层19。再分布层19提供有外部连接端子14、测试端子16以及密封树脂22(绝缘材料)。
再分布层19包括再分布导电条15、绝缘膜20以及通孔21。绝缘膜20由例如SiO2等的绝缘材料制成，并提供有具有预定图形的再分布导电条15。此外，绝缘膜20提供有通孔21。芯片端子13提供在电路区域12中，再分布导电条15借助通孔21电连接。
密封树脂22可以是环氧型树脂，可以例如通过模塑等形成在半导体晶片11的整个表面上。此外，以上介绍的外部连接端子14和测试端子16穿过所述密封树脂22并向上突出，由此与外部部件电连接。此外，外部连接端子14借助通孔21连接到电路区域12中的芯片端子13，但为简化起见所述结构没有在图中示出。
以上结构的晶片级封装10B可以获得与第一实施例晶片级封装10A相同的效果。此外，在本实施例中，密封树脂22由通常用做树脂封装材料的环氧型树脂制成。因此，可以安全地保护半导体晶片11(半导体芯片电路、再分布导电条15等)，由此提高了晶片级封装10B的可靠性。此外，密封树脂22可以不必由环氧型树脂制成，也可以由如聚酰亚胺等的其它树脂制成。
下面介绍本发明的第三实施例。
图5示出了本发明的第三实施例的晶片级封装10C的连接状态图。参考图1到3介绍的第一实施例的晶片级封装10A涉及外部连接端子14直接形成在非测试芯片端子13B上。相反，本实施例的特征在于提供有电路区域12内的内部再分布导电条23，由此非测试芯片端子13B和外部连接端子14提供在相互偏移的位置。
由此，外部连接端子14的位置不需要对应于非测试芯片端子13B的位置。此外，由于非测试芯片端子13B和外部连接端子14提供在相互偏移的位置，由此可以更大自由度地设计电路区域12内的半导体芯片电路的电路结构。
下面介绍本发明的第四实施例。
图6示出了本发明的第四实施例的晶片级封装10D的连接状态图。本实施例晶片级封装10D的特征在于熔丝24提供在延伸到外部区域18的其中一个再分布导电条15的中间位置处。熔丝24防止测试芯片端子13A和测试端子16之间过大的电源。其中一个测试芯片端子13A为电源端子，测试端子16连接到电源线42。
例如，当在晶片级封装上进行老化试验时，通常很难不受每个半导体芯片电路的制约提供电源线。在本实施例中，通过共享多个半导体芯片电路之间的电源线42，可以减少成本地进行老化试验。
然而，当共享多个半导体芯片电路之间的电源线42时，如果半导体芯片有不良的DC特性(电源短路)，那么存在烧坏其它半导体芯片电路的危险。通过提供熔丝24，即使由于存在坏的半导体芯片电路造成过大的电源，熔丝24将断开，由此可以防止其它正常半导体芯片电路不受损坏。
此外，由于熔丝24提供在外部区域18中，由此当分离为半导体器件40时被除去，熔丝24不会留在半导体器件40上。因此，即使提供熔丝24，也不会改变半导体器件40的运行条件。
下面介绍本发明的第五实施例。
图7示出了本发明第五实施例的晶片级封装10E的连接状态图。本实施例晶片级封装10E的特征在于用形成于外部区域18中的公用线25连接提供给多个电路区域12的每一个的测试端子16。
采用这种结构，通过将测试信号提供到其中一个测试端子16，借助公用线25测试信号可以同时提供到多个测试端子16。因此，可以减少互连的数量。此外，与各信号提供到每个测试端子16的结构相比，提高了测试效率。
此外，公用线25提供在外部区域18中，由此当分立为半导体器件40时被除去。因此，即使公用线25提供在晶片级封装10E上，也不会改变半导体器件40的运行条件。
下面介绍本发明的第六实施例。
图8示出了本发明第六实施例的晶片级封装10F的连接状态图。本实施例晶片级封装10F的特征在于通过接合线26连接提供在半导体晶片11上的多个半导体芯片电路的非测试芯片端子13B。具体地，在图8所示的实施例中，通过接合线26连接提供在电路区域12A中的芯片端子13C和提供在电路区域12B中的芯片端子13D。
一些非测试芯片端子13B将用于提高测试效率，并减少互连的数量。由此在测试期间所述非测试芯片端子13B可以保持连接。由此，通过接合线26连接所述非测试芯片端子13B(13C，13D)，可以提高测试效率，并减少互连的数量。
此外，接合线26提供在外部区域18中，由此当分离为半导体器件40时被除去。因此，即使接合线26提供在晶片级封装10F上，也不会改变半导体器件40的运行条件。
下面介绍本发明的第七实施例。
图9示出了本发明第七实施例的晶片级封装10G的连接状态图。本实施例晶片级封装10G的特征在于公用线25提供在外部区域18中，再分布导电条15连接到这些公用线25。此外，测试焊盘27提供在部分公用线25上。提供测试焊盘27从绝缘层17中(或密封树脂22)露出。
采用以上介绍的结构，借助公用线25连接对应于多个电路区域12的多个再分布导电条15。由此通过向测试焊盘27提供测试信号，借助公用线25测试信号可以同时提供到多个半导体芯片电路。因此，可以减少互连的数量。此外，由于不需要提供用于每个半导体芯片端子的测试端子16，因此可以简化晶片级封装10G的结构和制造工艺。
下面介绍本发明的第八实施例。
图10示出了本发明第八实施例的晶片级封装10H的连接状态图。本实施例晶片级封装10H的特征在于具有不同功能的多个单元28、29提供在电路区域12中。此外，再分布导电条15从单元28、29的每个或多个组合中延伸到外部区域18。在设置在外部区域18的端部，再分布导电条15提供有测试端子16。
具体地，在本实施例中，电路区域12提供有逻辑部分(LOGIC)28和随机存取存储器部分(RAM)29。LOGIC 28和RAM 29通过内部连接30连接。此外，LOGIC 28提供有外部连接端子14连接其上的芯片端子(未示出)。具有如DRAM和LOGIC等不同性质或功能的单元的混合结构的半导体器件称做系统LSI器件。近来，作为较高密度和较高性能半导体器件的结果，使用了越来越多的系统LSI器件。然而，很难分别地测试提供在系统LSI器件中的单元。
这是由于这些单元通过相同电路区域12中的内部连接30互连，由此存在不能由外部连接端子14直接存取的单元。例如，在本实施例的结构中，通过内部连接30连接LOGIC 28和RAM 29，外部连接端子14作为到LOGIC 28的存取端子。由此，RAM 29不能通过外部连接端子14直接存取。
现在总体上介绍系统LSI器件。LOGIC 28借助内部连接30存取RAM 29，由此获取RAM29中的处理数据。然后，如此得到的数据从外部连接端子14输出。因此，采用现有技术的系统LSI结构，不能直接存取RAM29。换句话说，在现有技术中不能单独地测试RAM 29。
然而，采用本实施例的结构，可以单独地测试RAM29.再分布导电条15离开RAM 29延伸到外部区域18，测试端子16提供在再分布导电条15上。由此，能测试为不能直接连接到外部连接端子14的单元的RAM29。
因此，由于现在可以测试RAM 29，因此可以提高测试的可靠性。此外，当将晶片级封装10H切割成分立的半导体器件40时将除去再分布导电条15和测试端子16。因此，不会改变半导体器件40的运行条件。
下面介绍本发明的第九实施例。
图11示出了本发明第九实施例的晶片级封装10I的连接状态图。本实施例晶片级封装10I包括老化测试电路32(内建自测试：BIST)。再分布导电条15从BIST 32延伸到外部区域18。测试端子16提供在外部区域18中的再分布导电条15上。
BIST 32在主电路部分31上进行测试。由此可以仅读出测试芯片端子13A的测试结果。然而，作为BIST 32的输入/输出端的测试芯片端子13A仅用在PT(或不能用在FT)中，因为晶片封装之后，测试芯片端子13A不能留做外部连接端子。
相反，采用本实施例，作为晶片封装之后BIST32的输入/输出端的测试芯片端子13A借助测试端子16和再分布导电条15存取。由此，可以在FT中进行使用BIST32的测试。由此，PT不再象过去那样是必需的，由此可以仅进行FT不进行PT地进行测试(全测试)。
下面介绍本发明的第十实施例。
图12示出了本发明第十实施例的晶片级封装10J的连接状态图。本实施例晶片级封装10J的特征在于专门用于老化试验32A的电路(下文称做BI电路32A)提供在外部区域18中。
具体地，再分布导电条15由电路区域12中的测试芯片端子13A提供到外部区域18。再分布导电条15连接到BI电路32A。如上所述，BI电路32A和再分布导电条15提供在外部区域18中。此外，测试端子16可以直接提供在BI电路32A上。
现在介绍对晶片级封装和标准晶片(这里晶片级封装和标准晶片称做晶片)进行全测试。在现有技术中，通常不在将晶片分立为半导体器件之前进行对晶片的全测试。原因之一是很难在未切割的半导体晶片上进行老化试验。换句话说，采用目前可利用的触点，很难接触提供在晶片上每个半导体芯片端子上的全部多个端子(外部连接端子14和测试端子16)。也是由于在晶片上提供有几万个端子，由此端子间距很窄。
为了减小所述问题，进行尝试将BI电路32A引入电路区域12，然后接触几个端子(接触老化电路的老化端子)。然而，采用将BI电路32A引入在电路区域12内的现有技术的晶片级封装，老化端子将和外部连接端子14一起留在半导体器件40中，由此产生和以上相同的问题。
然而，对于本实施例的结构，再分布导电条15从BI电路32A延伸到外部区域18。作为老化端子的测试端子16提供在外部区域中的再分布导电条15上，由此可以借助测试端子16存取BI电路32A。由此，提供绝缘层17(密封树脂22)之后可以形成BI电路32A。
因此，可以在晶片级封装10I上进行老化试验，由此试验的可靠性增加。此外，当分离为半导体器件40时将除去测试端子16，不会改变半导体器件40的运行条件。
下面介绍本发明的第十一实施例。
图13示出了本发明第十一实施例的晶片级封装10K的平面图。本实施例晶片级封装10K的特征在于在半导体晶片11的外部区域18中提供测试历史记录部分33(测试历史存储)。
借助提供在外部区域18中专门用于记录的再分布导电条15，测试历史记录部分33连接到半导体晶片11上的所有半导体芯片电路。此外，测试历史记录部分33还提供有存取端子34(输入/输出端子)。
存取端子34从在半导体晶片11上形成的绝缘层17(密封树脂22)中向上突出，由此提供绝缘层17(密封树脂22)之后可以存取测试历史记录部分33。通过存取测试历史记录部分33，可以存储/取回如测试历史和坏半导体芯片电路的位置等测试数据。
对于提供有绝缘层17或密封树脂22的晶片级封装10K，整个半导体晶片11由树脂(在许多情况中为黑树脂)覆盖。由此，很难进行直观检查。此外，由于半导体芯片电路提供在高密度的半导体晶片11上，因此很难印上字母或编码表示晶片级封装10K周边部分上的大量测试历史信息。
然而，对于测试历史记录部分33，可以容易地写入/读出大量的测试历史信息。由此，可以提高测试的效率和准确性。此外，由于测试历史记录部分33提供在外部区域18，当分离为半导体器件40时将被除去。由此，不会改变半导体器件40的运行条件。
下面介绍本发明的第十二实施例。
图14示出了本发明第十二实施例的晶片级封装10L的连接状态图。本实施例晶片级封装10L提供有测试半导体晶片11上外部区域18上半导体芯片电路的测试支撑元件36。此外，借助公用线25，连接到提供在电路区域12中的测试芯片元件13A的再分布导电条15与测试支撑元件36连接。
测试支撑元件36可以是如测试LSI电路或电阻等的电子元件。采用测试支撑元件36，可以提高晶片级测试的效率。此外，由于测试芯片端子13A和测试支撑元件36之间的距离缩短，因此进行高频测试时很有利。
此外，由于测试支撑元件36和公用线25提供在外部区域中，当分离为半导体器件40时将被除去。由此，不会改变半导体器件40的运行条件。
下面介绍本发明的第十三实施例。
图15示出了本发明第十三实施例的晶片级封装10M的连接状态图。本实施例晶片级封装10M的特征在于测试端子16和虚拟端子38提供在具有预定规则的识别区域37，由此可以识别。
识别区域37提供在半导体晶片11的外部区域18中，借助再分布导电条15，测试端子16连接到对应的电路区域12。此外，虚拟端子38不连接到再分布导电条15，但与测试端子16形状相同，并从绝缘层17(密封树脂22)中露出。
如上所述，很难直观检查带有绝缘层17或密封树脂22的晶片级封装10K。然而，测试端子16和虚拟端子38以指示半导体晶片11的特性(例如，索引标记、型号编码、产品批号)的预定的规则排列，并从绝缘层17(密封树脂22)中露出。因此可以通过观察测试端子16和虚拟端子38的位置可以识别半导体晶片11，由此可以对不适合直观检查的晶片级封装10M进行标识工艺。
此外，当分离为半导体器件40时除去有识别功能的测试端子16和虚拟端子38。因此，不会改变半导体器件40的运行条件。此外，如果通过观察测试端子16的位置就可以识别，那么不总是需要提供虚拟端子38。
下面介绍本发明的第十四实施例。
图20示出了本发明第十四实施例的晶片级封装10N的剖面图。在晶片级封装10AA到10M中，在再分布导电条15上提供绝缘层17或密封树脂22，然而晶片级封装10N不提供绝缘材料(绝缘层17、密封树脂22等)。注意绝缘膜提供在半导体芯片电路和再分布导电条15之间。
然而，对于所述介绍的结构，再分布导电条15总是露在外面，由此测试端子16可以形成在从电路12露出的再分布导电条15上。由此，制造晶片级封装10N之后可以测试每个半导体芯片电路。
然而，如上所述，优选用户不使用的端子不提供在电路区域12中。由此，代替测试端子16，能够连接到测试接触41的平坦连接焊盘可以提供在电路区域12中(参见图18)。然而，为了正确连接测试接触，连接焊盘必须有某个面积。然后，对于这种结构，电路区域12的面积将变得太大。
相反，对于本实施例的晶片级封装10N，测试期间使用的芯片端子13借助再分布导电条15延伸到电路区域12外的位置，同时提供在再分布导电条15上的测试端子16由此延伸出。因此，即使提供测试端子，电路区域12也不会变得太大。因此，与测试端子提供在电路区域12中的结构相比，电路区域12可以有效地使用，由此当分离时，每个半导体器件40变得很小。
此外，测试端子16提供在分离为半导体器件40时要除去的位置，由此测试端子16不会留在分立的半导体器件40上。因此，即使测试端子16提供在晶片级封装10N上，也不会改变半导体器件40的运行条件。
下面介绍使用本发明一个实施例的晶片级封装制造半导体器件的方法(下文称做半导体器件的制造方法)。
下面参考图16到19介绍半导体器件的制造方法。图16示出了半导体器件制造方法的流程图，图17A到19示出了半导体器件制造方法的详细图。
如图16所示，本实施例的半导体器件的制造方法包括封装制造工艺(步骤1)、测试工艺(步骤2)以及切割工艺(步骤3)。
在封装制造工艺(步骤1)中，制造了图4示出的第二实施例的晶片级封装10B。在测试工艺(步骤2)中，借助测试端子16和外部连接端子14，可以测试半导体芯片电路提供在晶片级封装10B。在切割工艺(步骤3)中，切割晶片级封装10B的外部区域18(划线区域)，由此制造分立的半导体器件40。下面详细地介绍每个工艺。
图17A到17D示出了制造晶片级封装10B的封装制造工艺(步骤1)的图。为了制造晶片级封装10B，首先如图17A所示，制备提供有电路区域12的半导体晶片11。
然后，如图17B所示，具有预定厚度的绝缘膜20(SiO2膜)提供在半导体晶片11上。此外，使用光刻技术，在绝缘膜20中形成小孔。然后，通过电镀(或通过如淀积和淀积等的其它薄膜形成技术)在绝缘膜20上形成导电膜。此外，通过腐蚀形成具有预定图形的再分布导电条15。
当提供导电材料时，一些导电材料将引入到以上介绍的小孔中，由此形成通孔21。此外，通孔21的下端电连接到提供在电路区域中的芯片端子13(13A)，上端电连接到再分布导电条15。由此，再分布层19形成在半导体晶片11上。
然后，如上所述提供再分布层19之后，形成如图17C所示的外部连接端子14和测试端子16。如上所述，同时形成外部连接端子14和测试端子16，因为它们的形状相同。因此，根据同时形成外部连接端子14和测试端子16的情况介绍本实施例。
具体地，使用在对应于外部连接端子14和测试端子16的位置处有开口的掩模，通过电镀(或通过如淀积和淀积等的其它薄膜形成技术)生长外部连接端子14和测试端子16。可以通过控制电镀时间调节端子14、16的高度，由此，在本实施例中，由于同时形成外部连接端子14和测试端子16，与在分别的步骤中形成端子14、16的结构相比，可以简化制造工艺。
在本实施例中，外部连接端子14直接形成在提供在半导体芯片电路上的芯片端子13B上，测试端子16形成在再分布导电条15上。此外，测试端子16形成在电路区域12外的位置处，即外部区域18中。
按以上介绍的方式形成外部连接端子14和测试端子16之后，半导体晶片11安装在模具(未示出)中，进行树脂模塑工艺。由此，如图17D所示，密封树脂22形成在半导体晶片11上。如上所述，密封树脂22可以由环氧型树脂制成。
当形成密封树脂22时，进行模塑工艺，由此外部连接端子14和测试端子16的预定上部分从密封树脂22中露出。因此，即使已提供了密封树脂22(绝缘材料)，也可以借助外部连接端子14和测试端子16存取半导体芯片电路。
由此，通过进行以上介绍的工艺，制造晶片级封装10B。
封装制造工艺(步骤1)之后为测试工艺(步骤2)。图18示出了测试工艺。
在测试工艺中，连接到半导体器件测试器(未示出)的测试接触器41与从密封树脂22中露出的外部连接端子14和测试端子16接触。然后，同时进行现有技术中在分别步骤中进行的PT和FT。
也就是说，在本实施例中，已提供密封树脂22(绝缘材料)之后，可以使用连接到测试芯片端子13A的测试端子16。因此，可以使用外部连接端子14和测试端子16进行测试。由此，在现有技术中提供密封树脂22之前进行的PT和提供密封树脂22之后进行的FT(即，全测试)可以同时进行。因此，外部连接端子14提供的间距比在晶片上进行的PT提供的大。因此，在测试期间可以减小连接到外部连接端子14的接触器的准确性。由此，更容易进行接触。
在图18示出的实施例中，连接到外部连接端子14和测试端子16的接触器显示为探针型接触器，但也可以使用薄膜接触器。
当和图13所示的第十一实施例的晶片级封装10K中一样提供测试历史记录部分33时，由以上介绍的测试得到的信息存储在测试历史记录部分33中。
此外，当晶片级封装10B用做未切割半导体晶片时，省略了以后将介绍的切割工艺(步骤3)，晶片级封装10B安装在安装板上。
以上介绍的封装制造工艺(步骤1)和测试工艺(步骤2)之后接切割工艺(步骤3)。如图19所示，在切割工艺中，借助划片机39切割和除去外部区域18。由此形成分立的半导体器件40。
划片机39的切割位置(划线)在图3中的虚线显示的外部区域18。此外，使用划片机39的切割工艺之后，从上面看到的半导体器件40的尺寸基本与电路区域12的尺寸相同。也就是说，如此制造的半导体器件40为实际芯片尺寸封装。
由于划片机39沿外部区域18和本实施例中的部件切割区域切割，因此切割工艺期间除去提供在外部区域18中的再分布导电条15和测试端子16。根据本实施例的结构，与提供分别的工艺除去部件15、16的结构相比，制造工艺得到简化。
此外，由于再分布导电条15和测试端子16将不留在分立的半导体器件40上，因此可以减小半导体器件40的尺寸。再分布导电条15和测试端子16的存在不会改变半导体器件40的运行条件。
现已介绍了晶片级封装10B的本实施例的制造方法。然而，也可以使用大体相同的制造方法制造第一和第三到十三实施例的晶片级封装10A、10C到10M，并且可以获得相同的效果。
此外，对于每个实施例的晶片级封装10A、10C到10M，提供在外部区域18上的部件将在切割工艺中除去。因此，所述部件的存在不会改变半导体器件40的运行条件。
此外，本发明不限于这些实施例，可以不脱离本发明的范围进行修改和变形。
本申请基于1998年12月28日申请的日本优选权申请No.10-374804，其整个内容在这里作为参考引入。

Claims (21)

1.一种晶片级封装(10A，10B，10C，10D，10E，10F，10G，10H，10I，10J，10K，10L，10M，10N)，特征在于包括：
具有至少一个半导体芯片电路形成区域(12)的半导体晶片(11)，每个半导体芯片电路形成区域(12)包括半导体芯片电路和多个芯片端子(13)，所述芯片端子(13)包括至少一个测试芯片端子(13A)和至少一个非测试芯片端子(13B)；
至少一个电连接到所述至少一个非测试芯片端子(13B)的外部连接端子(14)；
至少一个提供在所述半导体晶片(11)上的再分布导电条(15)，所述再分布导电条(15)的第一端连接到其中一个所述测试芯片端子(13A)，所述再分布导电条(15)的第二端延伸到与所述一个所述芯片端子(13)偏移的位置；
至少一个提供在所述半导体芯片电路形成区域(12)的外部区域(18)中的测试构件，所述再分布导电条(15)的所述第二端连接到所述至少一个测试构件；以及
绝缘材料(17，19，20)，覆盖至少所述再分布导电条(15)，所述至少一个外部连接端子(14)以及所述至少一个测试构件从所述绝缘材料(17，19，20)中露出。
2.根据权利要求1的晶片级封装(10B，10C，10D，10E，10F，10G，10H，10I，10J，10K，10L，10M，10N)，还包括提供在所述绝缘材料(17，19，20)上的密封树脂(22)，使所述外部连接端子(14)和所述至少一个测试构件的上部分从所述密封树脂(22)中露出。
3.根据权利要求1的晶片级封装(10A，10B，10C，10D，10E，10F，10G，10H，10I，10J，10K，10L，10M，10N)，特征在于所述至少一个外部连接端子(14)提供在所述半导体芯片电路形成区域(12)内并与所述至少一个非测试芯片端子(13B)偏移的位置处，以此方式使所述至少一个外部连接端子(14)和所述至少一个非测试端子通过内部的再分布导电条(15)电连接。
4.根据权利要求1的晶片级封装(10D)，特征在于还包括提供在所述外部区域(18)中、并在所述测试芯片端子(13A)与所述至少一个测试构件之间的过量电源保护元件。
5.根据权利要求1的晶片级封装(10A，10B，10C，10D，10E，10F，10G，10H，10I，10J，10M，10N)，特征在于所述至少一个测试构件包括至少一个分别对应于所述至少一个半导体芯片电路形成区域(12)的测试端子(16)，所述测试端子提供在所述外部区域(18)中。
6.根据权利要求1的晶片级封装(10E)，特征在于所述至少一个测试构件包括多个分别对应于多个所述半导体芯片电路形成区域(12)的测试端子(16)、和至少一个连接所述测试端子(16)的公用线(25)，所述测试端子(16)和所述公用线(25)提供在所述外部区域(18)中。
7.根据权利要求1的晶片级封装(10E，10G，10L)，还包括提供在所述外部区域(18)中的至少一个公用线(25)，多个所述再分布导电条(15)从连接到所述公用线(25)的多个所述半导体芯片电路形成区域(12)中延伸出，
特征在于所述至少一个测试构件包括提供在部分所述公用线(25)上并从所述绝缘材料(17，19，20)中露出的测试焊盘(27)。
8.根据权利要求1的晶片级封装(10H)，特征在于还包括具有不同功能并提供在所述半导体芯片电路形成区域(12)中的多个单元(28，29)，所述至少一个再分布导电条(15)的第一端连接所述单元(28，29)的一个或其组合，所述至少一个再分布导电条(15)的第二端连接到所述至少一个测试构件。
9.根据权利要求1的晶片级封装(10I)，特征在于还包括在所述半导体芯片电路形成区域(12)中引入的测试用电路，所述至少一个再分布导电条(15)的第一端连接到所述测试用电路，所述至少一个再分布导电条(15)的第二端连接到所述至少一个测试构件。
10.根据权利要求1的晶片级封装(10J)，还包括提供在所述外部区域(18)中的测试用电路，
特征在于所述至少一个测试构件提供在测试用电路上或从测试用电路延伸出的再分布导电条(15)上。
11.根据权利要求1的晶片级封装(10K)，特征在于还包括：
测试历史记录部分(33)，提供在所述外部区域(18)中并连接到多个所述再分布导电条(15)的所述第二端；以及
从所测试历史记录部分写入/读出的输入/输出端(34)，所述输入/输出端(34)从所述绝缘材料(17，19，20)露出。
12.根据权利要求1的晶片级封装(10L)，还包括所述外部区域(18)中的公用线(25)，多个所述再分布导电条(15)从连接到所述公用线(25)的多个所述半导体芯片电路形成区域(12)伸出，
特征在于所述至少一个测试构件包括提供在部分所述公用线(25)上的测试支撑元件(36)，用于测试所述半导体芯片电路。
13.根据权利要求1的晶片级封装(10M)，特征在于所述至少一个测试构件包括以所述半导体晶片(11)可以从所述测试端子的所述位置识别出的方式用预定的规则提供的多个测试端子(16)。
14.一种晶片级封装(10A，10B，10C，10D，10E，10F，10G，10H，10I，10J，10K，10L，10M，10N)的制造方法，特征在于包括以下步骤：
a)制备具有至少一个半导体芯片电路形成区域(12)的半导体晶片(11)，每个半导体芯片电路形成区域(12)提供有半导体芯片电路和多个芯片端子(13)，至少一个所述芯片端子(13)为测试芯片端子(13A)，并且至少一个为非测试芯片端子(13B)；
b)提供包括在半导体晶片(11)上有通孔的绝缘膜(19，20)和形成在所述绝缘膜(19，20)上的导电膜在内的再分布层，所述绝缘膜(19，20)形成为具有预定图形的再分布导电条(15)；
c)在所述再分布层上提供外部连接端子(14)和至少一个测试构件，所述至少一个测试构件提供在所述至少一个半导体芯片电路形成区域(12)的外部区域(18)，并借助至少一个所述再分布导电条(15)连接到所述测试芯片端子(13A)；
d)使用所述至少一个测试构件测试所述至少一个半导体芯片电路。
15.根据权利要求14的晶片级封装(10B，10C，10D，10E，10F，10G，10H，10I，10J，10K，10L，10M，10N)的制造方法，特征在于还包括步骤：
e)以所述外部连接端子(14)和所述至少一个测试构件的上部分从所述密封树脂(22)中露出的方式，在所述再分布层上提供密封树脂(22)。
16.一种使用晶片级封装(10A，10B，10C，10D，10E，10F，10G，10H，10I，10J，10K，10L，10M，10N)制造半导体器件的方法，特征在于包括以下步骤：
a)制造晶片级封装(10A，10B，10C，10D，10E，10F，10G，10H，10I，10J，10K，10L，10M，10N)，该晶片级封装包括具有至少一个半导体芯片电路形成区域(12)的半导体晶片(11)，每个半导体芯片电路形成区域包括半导体芯片电路和多个芯片端子(13)，所述芯片端子(13)包括至少一个测试芯片端子(13A)和至少一个非测试芯片端子(13B)；
至少一个电连接到所述至少一个非测试芯片端子(13B)的外部连接端子(14)；
至少一个提供在所述半导体晶片(11)上的再分布导电条(15)，所述再分布导电条(15)的第一端连接到其中一个所述测试芯片端子(13A)，所述再分布导电条(15)的第二端延伸到与所述一个所述芯片端子(13)偏移的位置；以及
至少一个提供在所述半导体芯片电路形成区域(12)的外部区域(18)中的测试构件，所述再分布导电条(15)的所述第二端连接到所述至少一个测试构件，
b)使用所述至少一个测试构件，测试提供在所述至少一个半导体芯片电路形成区域(12)中的至少一个半导体芯片电路；以及
c)所述步骤b)之后，沿所述外部区域(18)切割所述晶片级封装，由此制造至少一个分立的半导体器件。
17.权利要求16的使用晶片级封装(10A，10B，10C，10D，10E，10F，10G，10H，10I，10J，10K，10L，10M，10N)制造半导体器件的方法，特征在于在所述步骤a)中，所述外部连接端子(14)和所述至少一个测试构件同时制造。
18.权利要求16的使用晶片级封装制造半导体器件的方法，特征在于在所述步骤c)中，同时除去提供在所述外部区域(18)中的结构。
19.权利要求18的使用晶片级封装制造半导体器件的方法，特征在于在所述步骤c)中，同时除去所述至少一个测试构件。
20.一种大规模集成电路晶片级半导体器件，特征在于包括：
具有大规模集成电路芯片电路形成区域(12)的大规模集成电路半导体晶片(11)；
提供在所述大规模集成电路芯片电路形成区域(12)的外部区域(18)中的至少一个测试构件；以及
提供在所述大规模集成电路半导体晶片(11)上、并连接至少一个测试构件和提供在一个大规模集成电路芯片电路形成区域(12)中的测试端子的再分布导电条(15)，所述再分布导电条(15)采用再分布工艺来形成。
21.一种大规模集成电路半导体器件，特征在于包括：
大规模集成电路半导体芯片；
提供到所述大规模集成电路半导体芯片上的测试端子(13A)和至少一个非测试端子(13B)；以及
连接到测试端子(13A)并延伸到电路形成区域(12)外的再分布导电条(15)，所述再分布导电条(15)采用再分布工艺来形成。
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TW (1) TW457611B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102800653A (zh) * 2011-05-27 2012-11-28 台湾积体电路制造股份有限公司 使用伪连接的中介层测试
CN110914964A (zh) * 2017-07-18 2020-03-24 浜松光子学株式会社 半导体晶圆

Families Citing this family (102)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6930219B2 (en) * 1999-09-07 2005-08-16 Abb Lummus Global Inc. Mesoporous material with active metals
US6348728B1 (en) * 2000-01-28 2002-02-19 Fujitsu Limited Semiconductor device having a plurality of semiconductor elements interconnected by a redistribution layer
JP2001308061A (ja) * 2000-04-25 2001-11-02 Nec Corp 半導体装置の製造方法
US6815803B1 (en) * 2000-06-16 2004-11-09 Infineon Technologies Ag Multiple chip semiconductor arrangement having electrical components in separating regions
US6730989B1 (en) 2000-06-16 2004-05-04 Infineon Technologies Ag Semiconductor package and method
JP3610887B2 (ja) * 2000-07-03 2005-01-19 富士通株式会社 ウエハレベル半導体装置の製造方法及び半導体装置
US6603323B1 (en) * 2000-07-10 2003-08-05 Formfactor, Inc. Closed-grid bus architecture for wafer interconnect structure
JP2002033361A (ja) 2000-07-17 2002-01-31 Mitsumi Electric Co Ltd 半導体ウェハ
TW525216B (en) 2000-12-11 2003-03-21 Semiconductor Energy Lab Semiconductor device, and manufacturing method thereof
JP3619773B2 (ja) * 2000-12-20 2005-02-16 株式会社ルネサステクノロジ 半導体装置の製造方法
SG111923A1 (en) * 2000-12-21 2005-06-29 Semiconductor Energy Lab Light emitting device and method of manufacturing the same
US6590225B2 (en) * 2001-01-19 2003-07-08 Texas Instruments Incorporated Die testing using top surface test pads
US7498196B2 (en) 2001-03-30 2009-03-03 Megica Corporation Structure and manufacturing method of chip scale package
JP2003068806A (ja) * 2001-08-29 2003-03-07 Hitachi Ltd 半導体装置及びその製造方法
DE10146176B4 (de) * 2001-09-19 2009-04-02 Qimonda Ag Verfahren zur Umverdrahtung von Pads bei einem Waferlevel-Package, Waferlevel-Package und Halbleiterchip
DE10157008B4 (de) 2001-11-21 2004-03-04 Infineon Technologies Ag Halbleiterbauteil mit einem Halbleiterplättchen
TW584950B (en) 2001-12-31 2004-04-21 Megic Corp Chip packaging structure and process thereof
TW544882B (en) 2001-12-31 2003-08-01 Megic Corp Chip package structure and process thereof
US6673698B1 (en) 2002-01-19 2004-01-06 Megic Corporation Thin film semiconductor package utilizing a glass substrate with composite polymer/metal interconnect layers
TW503496B (en) 2001-12-31 2002-09-21 Megic Corp Chip packaging structure and manufacturing process of the same
US6908791B2 (en) * 2002-04-29 2005-06-21 Texas Instruments Incorporated MEMS device wafer-level package
US7579681B2 (en) * 2002-06-11 2009-08-25 Micron Technology, Inc. Super high density module with integrated wafer level packages
SG107595A1 (en) * 2002-06-18 2004-12-29 Micron Technology Inc Semiconductor devices and semiconductor device components with peripherally located, castellated contacts, assembles and packages including such semiconductor devices or packages and associated methods
SG111069A1 (en) * 2002-06-18 2005-05-30 Micron Technology Inc Semiconductor devices including peripherally located bond pads, assemblies, packages, and methods
US6967348B2 (en) * 2002-06-20 2005-11-22 Micron Technology, Inc. Signal sharing circuit with microelectric die isolation features
US7026646B2 (en) * 2002-06-20 2006-04-11 Micron Technology, Inc. Isolation circuit
JP2004138391A (ja) * 2002-10-15 2004-05-13 Renesas Technology Corp 半導体装置の製造方法
US7265045B2 (en) * 2002-10-24 2007-09-04 Megica Corporation Method for fabricating thermal compliant semiconductor chip wiring structure for chip scale packaging
JP3808030B2 (ja) * 2002-11-28 2006-08-09 沖電気工業株式会社 半導体装置及びその製造方法
US7435990B2 (en) * 2003-01-15 2008-10-14 International Business Machines Corporation Arrangement for testing semiconductor chips while incorporated on a semiconductor wafer
JP4601910B2 (ja) * 2003-03-28 2010-12-22 パナソニック株式会社 半導体集積回路装置及び半導体集積回路装置の製造方法
JP3983205B2 (ja) 2003-07-08 2007-09-26 沖電気工業株式会社 半導体装置及びその製造方法
DE10343578B4 (de) * 2003-09-18 2007-01-18 Infineon Technologies Ag Umverdrahtungssubstratstreifen mit mehreren Halbleiterbauteilpositionen und Verfahren zu seiner Herstellung
US7345350B2 (en) 2003-09-23 2008-03-18 Micron Technology, Inc. Process and integration scheme for fabricating conductive components, through-vias and semiconductor components including conductive through-wafer vias
SG120123A1 (en) * 2003-09-30 2006-03-28 Micron Technology Inc Castellated chip-scale packages and methods for fabricating the same
JP4462903B2 (ja) * 2003-11-18 2010-05-12 パナソニック株式会社 半導体ウェハ
GB0329516D0 (en) * 2003-12-19 2004-01-28 Univ Kent Canterbury Integrated circuit with debug support interface
DE102004001956B4 (de) * 2004-01-13 2007-02-01 Infineon Technologies Ag Umverdrahtungssubstratstreifen mit mehreren Halbleiterbauteilpositionen
US7316063B2 (en) * 2004-01-12 2008-01-08 Micron Technology, Inc. Methods of fabricating substrates including at least one conductive via
DE102004020187B4 (de) * 2004-04-22 2006-07-13 Infineon Technologies Ag Umverdrahtungssubstratstreifen mit mehreren Halbleiterbauteilpositionen
JP4654598B2 (ja) * 2004-04-30 2011-03-23 ソニー株式会社 半導体装置およびその製造方法
US7061123B1 (en) * 2004-05-03 2006-06-13 National Semiconductor Corporation Wafer level ball grid array
US7808115B2 (en) * 2004-05-03 2010-10-05 Broadcom Corporation Test circuit under pad
KR100648260B1 (ko) * 2004-08-09 2006-11-23 삼성전자주식회사 자기 차폐 기능을 갖는 반도체 웨이퍼 및 그것의 테스트방법
FR2875623A1 (fr) * 2004-09-23 2006-03-24 St Microelectronics Sa Generation d'un identifiant d'un circuit integre
US7471098B2 (en) * 2004-10-28 2008-12-30 Seagate Technology Llc Testing device and method for an integrated circuit
JP2006140338A (ja) * 2004-11-12 2006-06-01 Matsushita Electric Ind Co Ltd 半導体装置
CN101151544B (zh) * 2005-03-28 2011-08-03 株式会社半导体能源研究所 半导体器件、其制造方法、及其测量方法
US20060258051A1 (en) * 2005-05-10 2006-11-16 Texas Instruments Incorporated Method and system for solder die attach
TWI251861B (en) * 2005-06-16 2006-03-21 Etron Technology Inc Re-entrant Routing method and circuit structure
JP2007034275A (ja) * 2005-06-21 2007-02-08 Canon Inc 電子部品およびその製造方法
JP4289335B2 (ja) 2005-08-10 2009-07-01 セイコーエプソン株式会社 電子部品、回路基板及び電子機器
KR100710185B1 (ko) * 2005-11-14 2007-04-20 동부일렉트로닉스 주식회사 반도체 소자의 검사장치
US7405585B2 (en) * 2006-02-14 2008-07-29 Taiwan Semiconductor Manufacturing Co., Ltd. Versatile semiconductor test structure array
US20070263472A1 (en) * 2006-05-11 2007-11-15 Anderson Brent A Process environment variation evaluation
US20080057677A1 (en) * 2006-09-06 2008-03-06 International Business Machines Corporation Chip location identification
US7707380B2 (en) * 2006-09-29 2010-04-27 Qimonda Ag Memories, method of storing data in memory and method of determining memory cell sector quality
JP4274576B2 (ja) * 2007-01-12 2009-06-10 エルピーダメモリ株式会社 半導体装置
JP5254569B2 (ja) * 2007-05-22 2013-08-07 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置のヒューズ溶断方法
US8106476B2 (en) * 2007-08-13 2012-01-31 Broadcom Corporation Semiconductor die with fuse window and a monitoring window over a structure which indicates fuse integrity
JP5071084B2 (ja) * 2007-12-10 2012-11-14 パナソニック株式会社 配線用基板とそれを用いた積層用半導体装置および積層型半導体モジュール
SG156550A1 (en) * 2008-05-06 2009-11-26 Gautham Viswanadam Wafer level integration module with interconnects
ATE542240T1 (de) * 2008-08-07 2012-02-15 St Microelectronics Srl Schaltung zur parallelversorgung mit strom während des prüfens mehrerer auf einem halbleiterwafer integrierter elektronischer anordnungen
WO2010032350A1 (ja) * 2008-09-17 2010-03-25 パナソニック株式会社 半導体装置及びその製造方法
US8022521B1 (en) * 2008-11-12 2011-09-20 Amkor Technology, Inc. Package failure prognostic structure and method
JP5697842B2 (ja) * 2008-11-18 2015-04-08 ラピスセミコンダクタ株式会社 半導体装置の製造方法及びこれに用いるｓｏｑ基板
US8093700B2 (en) * 2008-12-16 2012-01-10 Freescale Semiconductor, Inc. Packaging millimeter wave modules
CN102246605B (zh) * 2008-12-16 2013-08-07 株式会社村田制作所 电路模块
US20100264522A1 (en) * 2009-04-20 2010-10-21 Chien-Pin Chen Semiconductor device having at least one bump without overlapping specific pad or directly contacting specific pad
JP5478133B2 (ja) * 2009-07-03 2014-04-23 株式会社日本マイクロニクス 集積回路の試験に用いるテストチップ
KR101143398B1 (ko) * 2009-07-30 2012-05-22 에스케이하이닉스 주식회사 반도체 집적회로
EP2290686A3 (en) 2009-08-28 2011-04-20 STMicroelectronics S.r.l. Method to perform electrical testing and assembly of electronic devices
KR20110049067A (ko) * 2009-11-04 2011-05-12 삼성전자주식회사 패키지 기판, 패키지 기판을 갖는 반도체 패키지, 및 반도체 패키지의 제조 방법
JP5533063B2 (ja) 2010-03-15 2014-06-25 富士通セミコンダクター株式会社 半導体集積回路
US20120007211A1 (en) * 2010-07-06 2012-01-12 Aleksandar Aleksov In-street die-to-die interconnects
CN102891132A (zh) * 2011-07-22 2013-01-23 微创高科有限公司 一种电子设备
ITMI20111418A1 (it) 2011-07-28 2013-01-29 St Microelectronics Srl Architettura di testing di circuiti integrati su un wafer
CN102543960A (zh) * 2012-02-10 2012-07-04 上海宏力半导体制造有限公司 一种测试用集成电路
CN103377961A (zh) * 2012-04-25 2013-10-30 南亚科技股份有限公司 三维堆叠的随机存取存储器的测试与制造方法以及晶圆的测试方法
US20130299947A1 (en) * 2012-05-14 2013-11-14 Freescale Semiconductor, Inc. Passivated test structures to enable saw singulation of wafer
US8933448B2 (en) * 2012-07-27 2015-01-13 Infineon Technologies Ag Wafers and chips comprising test structures
US9099420B2 (en) * 2012-11-30 2015-08-04 Taiwan Semiconductor Manufacturing Company, Ltd. Test structures for post-passivation interconnect
US8901739B2 (en) 2012-12-05 2014-12-02 Infineon Technologies Ag Embedded chip package, a chip package, and a method for manufacturing an embedded chip package
KR101984831B1 (ko) 2013-01-31 2019-05-31 삼성전자 주식회사 반도체 패키지 및 그 제조 방법
CN103197227A (zh) * 2013-03-25 2013-07-10 西安华芯半导体有限公司 一种用于设计分析目的的晶圆测试方法
US10015916B1 (en) 2013-05-21 2018-07-03 Xilinx, Inc. Removal of electrostatic charges from an interposer via a ground pad thereof for die attach for formation of a stacked die
US9960227B2 (en) * 2013-09-11 2018-05-01 Xilinx, Inc. Removal of electrostatic charges from interposer for die attachment
CN105874584B (zh) * 2013-12-30 2020-01-17 塞勒林特有限责任公司 使用临时牺牲接合焊盘测试半导体晶片的方法
TWI665771B (zh) * 2014-10-31 2019-07-11 矽品精密工業股份有限公司 不著檢出測試方法及其所用之基板
CN105137317A (zh) * 2015-08-10 2015-12-09 华进半导体封装先导技术研发中心有限公司 快速测试晶圆电性用的转接板工艺和转接板结构
CN105329850B (zh) * 2015-10-21 2017-03-08 美新半导体（无锡）有限公司 圆片级芯片尺寸封装的测试方法
CN105575845B (zh) * 2016-02-04 2018-12-21 北京锐洁机器人科技有限公司 伸缩型晶圆扫描装置及晶圆扫描系统
US10261123B2 (en) * 2017-08-24 2019-04-16 Micron Technology, Inc. Semiconductor device structures for burn-in testing and methods thereof
KR102497570B1 (ko) 2018-01-18 2023-02-10 삼성전자주식회사 반도체 장치
CN109300799B (zh) * 2018-11-19 2024-02-02 北京燕东微电子科技有限公司 半导体结构、测试系统、测试方法及半导体结构的制作方法
CN109449098B (zh) * 2018-11-19 2023-12-26 北京燕东微电子科技有限公司 半导体结构、测试系统、测试方法及半导体结构的制造方法
KR102648090B1 (ko) * 2019-05-17 2024-03-18 삼성전자주식회사 배선기판 및 이를 포함하는 반도체 패키지
WO2021095252A1 (ja) 2019-11-15 2021-05-20 キオクシア株式会社 ストレージデバイスおよびストレージシステム
CN114624557A (zh) * 2020-12-11 2022-06-14 高端电子有限公司 半导体组件的测试方法
CN114646781A (zh) * 2020-12-21 2022-06-21 长鑫存储技术有限公司 测试机台及测试方法
US11892499B2 (en) 2020-12-21 2024-02-06 Changxin Memory Technologies, Inc. Testing machine and testing method
US20230298952A1 (en) * 2022-03-16 2023-09-21 Psemi Corporation Wafer fabrication process and devices with extended peripheral die area

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5952860A (ja) * 1982-09-20 1984-03-27 Mitsubishi Electric Corp 半導体集積回路装置
CN1249534A (zh) * 1998-09-29 2000-04-05 国际商业机器公司 在晶片阶段内测试集成电路的方法和系统

Family Cites Families (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US24118A (en) * 1859-05-24 Machine fob filing saws
US158326A (en) * 1874-12-29 Improvement in beer-faucets
DE3526485A1 (de) * 1985-07-24 1987-02-05 Heinz Krug Schaltungsanordnung zum pruefen integrierter schaltungseinheiten
JPS62219942A (ja) 1986-03-20 1987-09-28 Sharp Corp ウエハ−状態における半導体集積回路
EP0408586A1 (en) 1988-02-15 1991-01-23 TUTHILL, Roy Douglas Tool supports for shadow boards
JPH01215040A (ja) 1988-02-24 1989-08-29 Hitachi Ltd 半導体集積回路
JPH023948A (ja) 1988-06-20 1990-01-09 Mitsubishi Electric Corp 不揮発性メモリを有するｉｃのウエハテスト方法
JP2585799B2 (ja) * 1989-06-30 1997-02-26 株式会社東芝 半導体メモリ装置及びそのバーンイン方法
JPH03266446A (ja) 1990-03-15 1991-11-27 Nec Corp 半導体装置の製造方法
US5059899A (en) * 1990-08-16 1991-10-22 Micron Technology, Inc. Semiconductor dies and wafers and methods for making
US6828812B2 (en) * 1991-06-04 2004-12-07 Micron Technology, Inc. Test apparatus for testing semiconductor dice including substrate with penetration limiting contacts for making electrical connections
US5323051A (en) * 1991-12-16 1994-06-21 Motorola, Inc. Semiconductor wafer level package
JPH065677A (ja) 1992-06-18 1994-01-14 Nec Corp 半導体装置
US5442282A (en) * 1992-07-02 1995-08-15 Lsi Logic Corporation Testing and exercising individual, unsingulated dies on a wafer
JPH0669298A (ja) 1992-08-19 1994-03-11 Nec Yamaguchi Ltd 集積回路の製造方法
US5489538A (en) * 1992-08-21 1996-02-06 Lsi Logic Corporation Method of die burn-in
US5366906A (en) * 1992-10-16 1994-11-22 Martin Marietta Corporation Wafer level integration and testing
US5535101A (en) * 1992-11-03 1996-07-09 Motorola, Inc. Leadless integrated circuit package
US5342999A (en) * 1992-12-21 1994-08-30 Motorola, Inc. Apparatus for adapting semiconductor die pads and method therefor
US5654588A (en) * 1993-07-23 1997-08-05 Motorola Inc. Apparatus for performing wafer-level testing of integrated circuits where the wafer uses a segmented conductive top-layer bus structure
JPH07263508A (ja) 1994-03-25 1995-10-13 Kawasaki Steel Corp バーイン試験用回路を有するウエハーおよびバーイン試験方法
US5532174A (en) * 1994-04-22 1996-07-02 Lsi Logic Corporation Wafer level integrated circuit testing with a sacrificial metal layer
DE69432016T2 (de) * 1994-09-13 2004-01-08 Stmicroelectronics S.R.L., Agrate Brianza Verfahren zur Herstellung integrierter Schaltungen und erzeugte Halbleiterscheibe
TW396480B (en) * 1994-12-19 2000-07-01 Matsushita Electric Ind Co Ltd Semiconductor chip and semiconductor wafer with power pads used for probing test
JP3522426B2 (ja) 1994-12-19 2004-04-26 松下電器産業株式会社 プローブ試験用の電源パッドを有する半導体チップ及び半導体ウエハ
US6204074B1 (en) * 1995-01-09 2001-03-20 International Business Machines Corporation Chip design process for wire bond and flip-chip package
JPH0955411A (ja) 1995-08-17 1997-02-25 Fujitsu Ltd 半導体ウェハの試験方法および半導体ウェハ
US5808947A (en) * 1995-08-21 1998-09-15 Sgs-Thomson Microelectronics, Inc. Integrated circuit that supports and method for wafer-level testing
US6072236A (en) * 1996-03-07 2000-06-06 Micron Technology, Inc. Micromachined chip scale package
US5965933A (en) * 1996-05-28 1999-10-12 Young; William R. Semiconductor packaging apparatus
KR100231276B1 (ko) * 1996-06-21 1999-11-15 황인길 반도체패키지의 구조 및 제조방법
US6121065A (en) * 1997-09-26 2000-09-19 Institute Of Microelectronics Wafer scale burn-in testing
US6427222B1 (en) * 1997-09-30 2002-07-30 Jeng-Jye Shau Inter-dice wafer level signal transfer methods for integrated circuits
US6114878A (en) * 1998-02-13 2000-09-05 Micron Technology, Inc. Circuit for contact pad isolation
JPH11354721A (ja) * 1998-06-04 1999-12-24 Mitsubishi Electric Corp 半導体装置
JP2000021939A (ja) * 1998-06-29 2000-01-21 Mitsubishi Electric Corp 突起電極付半導体チップおよびその検査方法
US6008523A (en) * 1998-08-26 1999-12-28 Siemens Aktiengesellschaft Electrical fuses with tight pitches and method of fabrication in semiconductors
US6373143B1 (en) * 1998-09-24 2002-04-16 International Business Machines Corporation Integrated circuit having wirebond pads suitable for probing
US6436802B1 (en) * 1998-11-30 2002-08-20 Adoamtest Corp. Method of producing contact structure
US6043109A (en) * 1999-02-09 2000-03-28 United Microelectronics Corp. Method of fabricating wafer-level package
JP2001056346A (ja) * 1999-08-19 2001-02-27 Fujitsu Ltd プローブカード及び複数の半導体装置が形成されたウエハの試験方法
JP3711341B2 (ja) * 2001-04-27 2005-11-02 沖電気工業株式会社 半導体装置
US6744067B1 (en) * 2003-01-17 2004-06-01 Micron Technology, Inc. Wafer-level testing apparatus and method

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5952860A (ja) * 1982-09-20 1984-03-27 Mitsubishi Electric Corp 半導体集積回路装置
CN1249534A (zh) * 1998-09-29 2000-04-05 国际商业机器公司 在晶片阶段内测试集成电路的方法和系统

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102800653A (zh) * 2011-05-27 2012-11-28 台湾积体电路制造股份有限公司 使用伪连接的中介层测试
CN102800653B (zh) * 2011-05-27 2015-08-26 台湾积体电路制造股份有限公司 使用伪连接的中介层测试
CN110914964A (zh) * 2017-07-18 2020-03-24 浜松光子学株式会社 半导体晶圆

Also Published As

Publication number Publication date
JP2000196021A (ja) 2000-07-14
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US6762431B2 (en) 2004-07-13
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KR20000047931A (ko) 2000-07-25
CN1259767A (zh) 2000-07-12
TW457611B (en) 2001-10-01
US7399990B2 (en) 2008-07-15
US20080251788A1 (en) 2008-10-16
KR20060088081A (ko) 2006-08-03
EP1017094B1 (en) 2008-07-23
US7071487B2 (en) 2006-07-04
EP1017094A2 (en) 2000-07-05

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