CN100382332C - 半导体器件及其制造方法 - Google Patents

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Abstract

公开了一种半导体器件，包括衬底；在上述衬底上形成并且含有金属、Si、N和O的绝缘薄膜，含有大于金属-金属键与金属-硅键的总和的金属-N键的绝缘薄膜；以及形成在上述衬底薄膜上的电极。

Description

半导体器件及其制造方法
相关申请参考
本申请以2003年2月7日提出的在先日本专利申请No.2003-031466为基础，并要求其优先权，其全部内容在这里引作参考。
背景技术
1、技术领域
本发明涉及一种半导体器件及其制造方法，尤其是，涉及一种含有具有高介电常数绝缘薄膜的半导体器件及其制造方法。
2现有技术
目前，作为取代二氧化硅薄膜(SiO2薄膜)的下一代栅绝缘层，对于那些高介电常数薄膜例如含有硅酸铪薄膜(HfSiO薄膜)的金属硅酸盐薄膜的期望有所增加。由于硅酸铪薄膜的介电常数高于SiO2薄膜的介电常数，硅酸铪薄膜的等价氧化物厚度(EOT)能够被减少，同时保持足够的物理厚度从而抑制漏电流。
为了形成有效的薄栅绝缘层，希望薄膜的介电常数尽可能的高。这种介电薄膜可以通过增加薄膜中的铪的含量来获得。然而，报告指出过大量的铪引起薄膜的相位差和结晶，并增加漏电流。
为阻止结晶，推荐使用通过向HfSiO薄膜中添加N而形成的HfSiON薄膜(M.R.Visocay等人，Appli.Phys.Lett.，80，3183(2002))。根据提议，确定的是，当HfSiO薄膜和HfSiON薄膜在氮气环境中被热处理60秒时，HfSiO薄膜在1000℃时结晶，然而HfSiON薄膜甚至在1100℃的时候仍保持在空气中。
然而，作为我们的研究结果，我们已经发现由于在由通常的方法形成的薄膜中不存在Hf-N键，增加Hf和N两者的浓度是不容易的。
因此，通常的HfSiON薄膜中的Hf(Hf+Si)的比率(百分比)维持在大约至多44％。从而，还没有实现具有高介电常数以及能够抑制结晶和漏电流的HfSiON薄膜。
已经确定通过同轴溅射法形成的HfSiON薄膜含有量少于1％的Hf-N键。因此，不能获得含有大量Hf的HfSiON薄膜。
如所述，很难形成具有高介电常数、能够抑制结晶以及漏电流的HfSiON薄膜。
在这种情况下，本发明的目的在于提出一种具有由结合氮的金属硅酸盐形成的薄膜的半导体器件，其具有高介电常数、能够减少漏电流到比氧化物薄膜更低的漏电流，并可抑制结晶，还提出用于生产这种半导体器件的方法。
发明内容
根据本发明的一个方面，提供一种半导体器件，包括：
衬底；形成在上述衬底上并含有金属、Si、N和O的绝缘薄膜，绝缘薄膜含有大于金属-金属键与金属-硅键总和的金属-N键；以及形成在绝缘薄膜上的电极。
根据本发明的另一方面，提供了一种半导体器件，包括：衬底；形成在上述衬底上并含有金属、Si、N和O的绝缘薄膜，绝缘薄膜是非晶体并含有金属-N键；以及形成在绝缘薄膜上的电极。
根据本发明的另一方面，提供了一种用于制造半导体器件的方法，包括：用离轴溅射法在衬底上形成含有金属、Si、N和O的绝缘薄膜，绝缘薄膜含有大于金属-金属键与金属-硅键的总和的金属-N键；以及在绝缘薄膜上形成电极。
根据本发明的另一方面，提供了一种用于制造半导体器件的方法，包括：用离轴溅射法在衬底上形成具有非按化学计量成分含有金属和Si的氮化物薄膜；氧化氮化物薄膜以形成含有大于金属-金属键与金属-硅键的总和的金属-N键的绝缘薄膜；以及在绝缘薄膜上形成电极。
根据本发明的另一方面，提供了一种用于制造半导体器件的方法，包括：用离轴溅射法在衬底上形成具有非按化学计量成分含有金属和Si的氧化物薄膜；氮化氧化物薄膜以形成含有大于金属-金属键与金属-硅键的总和的金属-N键的绝缘薄膜；以及在绝缘薄膜上形成电极。
根据本发明的另一方面，提供了一种用于制造半导体器件的方法，包括：用离轴溅射法在衬底上形成具有非按化学计量成分含有金属和Si的金属硅化物薄膜；氧氮化金属硅化物薄膜以形成含有大于金属-金属键与金属-硅键的总和的金属-N键的绝缘薄膜；以及在绝缘薄膜上形成电极。
附图说明
图1是曲线图，示出根据本发明的一个实施例的X-射线光电子能谱分析法(XPS)测量结果，也就是，HfSiON薄膜的Hf4f能谱；
图2是曲线图，示出根据本发明的一个实施例的XPS测量结果，也就是，HfSiON薄膜的Si2p能谱；
图3是曲线图，示出HfSiON薄膜的等价氧化物厚度(EOT)和Jg之间的关系，其中Vg＝Vfb-1(V)；
图4是曲线图，示出HfSiON薄膜的氧原子百分比(Oat)和氮原子百分比(Nat)之间的关系；
图5是曲线图，示出HfSiON薄膜的带隙；
图6是曲线图，示出电压和漏电流之间的关系；
图7是曲线图，示出根据本发明的一个实施例的HfSiON薄膜的平面内X-射线衍射(XRD)图形；
图8是透射电子显微镜(TEM)图象，示出HfSiON薄膜在热处理之后的剖视图；
图9是TEM图象，示出另一HfSiON薄膜在热处理之后的横截面图；
图10是根据本发明的一个实施例的半导体器件的剖视图。
具体实施方式
将参照附图说明本发明的实施例。
作为深入研究的结果，本发明人发现当通常的HfSiON薄膜中的Hf和N的浓度仅仅由于下述原因而增长的时候，漏电流增大。
通常的HfSiON薄膜是含有Si-N键、Si-O键和Hf-O键的绝缘层。其组成由下式表示：
(HfO2)x(SiO2)y(Si3N4)1-x-y
其中0＜x＜1以及0＜y＜1
由于N仅结合Si，当N的浓度增加时，Si的浓度必然增加但是Hf的浓度减小。相反的，当Hf的浓度加的时候，N的浓度减少。试图增加HfSiON薄膜中的Hf和N两者的浓度，除了Si-N键、Si-O键和Hf-O键之外当然还要包括Hf-Hf键和Hf-Si键。然而，由于Hf-Hf键和Hf-Si键是金属键，当在通常的HfSiON薄膜中仅仅增加Hf和N的浓度的时候，会产生漏电流。
当在HfSiON薄膜中除了Si-N键、Si-O键和Hf-O键之外还存在Hf-N键的时候，薄膜的组成用下式表示：
((SiO2)1-x(Si3N4)x)1-z((HfO2)1-y(HfNα)y)z
其中，0＜x、y、z＜1，α＝4/3
在具有上述组成的HfSiON薄膜中，Hf和N的浓度可以增加。此外，已经发现Hf-N键，其不同于Hf-Hf键和Hf-Si键，如果薄膜中含有Hf-N键，不会增加漏电流。然而，为了达到Hf-N键的作用，存在的Hf-N键的数量要大于Hf-Hf键和Hf-Si键的总和。更理想的是例如Hf-Hf键和Hf-Si键这样的金属键实质上不存在。
结果，没有增加漏电流流量得情况下成功增长了Hf和N的浓度，并能够形成具有高介电常数的薄膜。
含有大量Hf-N键的HfSiON薄膜可以通过离轴溅射法形成。在通常的同轴溅射法中，溅射目标放置在面对衬底的位置，然而，在离轴溅射法中，溅射目标放置的位置不面对衬底，尤其是，放置在垂直于衬底的位置。利用这种放置，有可能阻止高速离子和中性原子从目标侵入到薄膜。
尤其是，在同轴溅射法中，高速粒子或者离子在薄膜形成期间以近乎直角的角度进入薄膜。在键还没有充分形成之前，发生下一步淀积。相反的，在离轴溅射法中，粒子或者离子没有进入薄膜。结果，氮离子扩散到薄膜表面不但和Si而且也和Hf形成键，从而获得Hf-N键。
由于离子的化学式和键状态受到薄膜形成机理的不同的影响，含有Hf-N键的HfSiON薄膜能够用离轴溅射法形成。
当用离轴溅射法形成HfSiON薄膜的时候，可以直接在衬底上形成HfSiON薄膜。更具体的描述，可以通过在Ar气体环境中溅射HfSixOyNz目标(含有数量为基于所有键总数的1％或者更多的Hf-N键)或者通过在含有Ar、N2和O2的气体环境中溅射HfSiOx目标(x＞1)来形成HfSiON薄膜。可选择的，HfSiON薄膜也可通过在预定的气体环境中，溅射选自Hf、HfOx、Hf3N4和HfNx(x＜2)中至少一个目标并结合选自Si、SiOx(x＜2)和SiNx(x＜4/3)中至少一个目标来形成。溅射的条件并不受限，只要是离轴溅射法就行。
当对HfSiON薄膜热处理的时候，理想的是预先在HfSiON薄膜上形成抗氧化剂薄膜。优选的是抗氧化薄膜恰巧在利用聚-Si、聚-Ge或者金属形成HfSiON薄膜之后连续形成在HfSiON薄膜上。当用HfSiON薄膜作为栅极绝缘层形成晶体管的时候，抗氧化薄膜能够被用作伪栅极，这样其可以在热处理之后移除。
HfSiON薄膜也可以用离轴溅射法通过淀积具有非按化学计量成分的氮化物(HfSiN)薄膜，紧跟着对其氧化来形成。具有非按化学计量成分的HfSiN薄膜能够通过高速加温退火(RTA)、在氧气环境的气压下脉冲退火、等离子氧化或者快速氧化来氧化。可选择的，HfSiON薄膜也可以用离轴溅射法通过淀积具有非按化学计量成分的HfSiO薄膜，紧跟着对其氮化来形成。可以通过高速加温氮化(RTN)、等离子氮化、基本氮化或者在N2环境中脉冲退火来实施氮化。此外，HfSiON薄膜可以用离轴溅射法通过淀积具有非按化学计量成分的HfSi薄膜，紧跟着对其进行氮氧化来形成。氮氧化过程可以通过在NO气体中的热处理来实施。
当形成非按化学计量的HfSiN薄膜的时候，可以使用由例如HfSix或者HfSiN形成的目标。可选择的，通过使用由Hf或者HfN形成的目标并结合由Si或者SiN形成的目标在预定的气体环境中可以实施溅射。
当形成非按化学计量的HfSiO薄膜的时候，可以使用由例如HfSix(x＜1)或者HfSixOy(x＜1并且y＜2)形成的目标，或者可选择的，使用由Hf或者HfOx制得的目标并结合由Si或者SiOx形成的目标作为溅射目标。
在两种情况任一种中，具有非按化学计量成分的薄膜需要通过溅射形成，目的是使得氧化工艺简化并且降低氧化温度从而抑制Si衬底的氧化。在形成HfSiON薄膜之后，在真空、O2、N2、H2或者H2/N2的气体环境当中，在450到1100摄氏度的温度下实施热处理，从而修复薄膜中的缺陷以增强薄膜密度。结果，可以抑制漏电流并且增加介电常数。
当形成具有非按化学计量的HfSi薄膜的时候，可以使用由HfSix(x＜1)形成的目标。可选择的，可以采用由Hf形成的目标结合由Si形成的目标实施溅射。
现在，将在下面解释用离轴溅射法在p-型Si(100)衬底上淀积HfSiN薄膜紧跟着氧化其以形成HfSiON薄膜的实施例。
对p-型Si(100)衬底实施采用SC2(HCl/H2O2/H2O)的常规洗涤工艺(标准清洁)之后、对其Hf处理。继而，用流动的纯净水清洗衬底、干燥并将其放入到离轴溅射装置之中。
在离轴溅射装置中，预先以和所使用的衬底成合适角度地设置Hf目标和Si目标。p-型Si(100)衬底进入到离轴溅射装置中，在Ar和N2气体环境中溅射Hf目标和Si目标从而获得具有非按化学计量的HfSiN薄膜。
这样所淀积的HfSiN薄膜暴露在气体之中，然后进入高速加温退火(RTA)装置，其中在氧气环境当中大气压下实施RTA，从而形成HfSiON薄膜。这样获得的HfSiON薄膜利用由Shimazu Group的Kratos Analytical所出售的AXIS-ULTRA通过X-射线光电子能谱分析法(XPS)测量。所得到的Hf4f能谱用实线在图1中示出。作为比较，HfSiO薄膜的Hf4f能谱用虚线表示。在图1的能谱中，虚线的大约为19.7eV和18.0eV的峰值显示出存在着Hf-O键。由于实线的峰值出现在虚线峰值的稍低能量侧的点上，证明在HfSiON薄膜中Hf-N键存在着。在大约13eV和15eV处没有峰值的事实明确地证明了在HfSiON薄膜中充分地不存在金属键(Hf-Si键和Hf-Hf键)。
由于XPS的检测极限是1％，发现Hf-N键的分子百分比浓度是1％或者更高。为了抑制HfSiON薄膜的结晶，Hf-N键的浓度必须为1％或者更多。
此外，卢瑟福反向散射能谱分析法(RBS)测量证明HfSiON薄膜中Hf/(Hf+Si)的比率是大约47％。由于形成了Hf-N键，含有相较于通常情况多很多的Hf。如所述，需要含有1原子％或者更多的Hf-N键、以及Hf/(Hf+Si)的比率是大约47％。由于Hf/(Hf+Si)的比率是大约47％，HfSiON薄膜具有15或者更大的介电常数。这是基于容量测量确定的。
图2中示出通过XPS测量获得的同样的整个HfSiON薄膜的Si2p能谱。在图2中，在大约103eV处的峰值显示了Si-O键的存在。在大约102eV处(在比103eV较低的能量侧)的峰值显示了Si-N键的存在。在大约98到100eV没有峰值。这个事实清楚的证明了完全没有金属键(Si-Si键和Hf-Si键)存在。
从图1和2的结果，证明在HfSiON薄膜中存在着Hf-O键、Si-O键、Si-N键和Hf-N键。RBS测量显示出N的含量是28.5原子％或者更多。通过XPS所测量的结果通常示出整个薄膜中每种键的含量。
每种键的那些能谱峰值可以根据薄膜中金属/(金属+Si)的比率改变，因此薄膜中每种键的结合能量的水平可以基于薄膜中金属/(金属+Si)比率以及具有金属/(金属+Si)比率的薄膜的Hf-O键和Si-O键的结合能量的水平测定。
能谱峰值也可通过能量分散X-射线荧光分光计(EDX)或者通过电子能量损耗能谱(EELS)测量。
图3的曲线图示出示出HfSiON薄膜的等价氧化物厚度(EOT)和漏电流容量Jg在Vg＝Vfb-1(V)之间的关系，其中Vg是栅极电压以及Vfb是平面带电压。曲线也示出基于前述结果SiO2薄膜和通常的HfSiON薄膜(如前面所述)的趋势线。
根据图3的曲线，当EOT减少的时候漏电流(Jg)有增加的趋势。漏电流(Jg)不少于4个数量级的低于SiO2的漏电流并且大约两个数量级的低于常规的HfSiON薄膜(Ref.)。认为这个是取决于常规的HfSiON薄膜(Ref.)的Hf/(Hf+Si)的比率低到大约40％。特别的，大约0.6nm厚(根据EOT)的HfSiON薄膜的漏电流相较于SiO2薄膜的漏电流以大约5个数量级地减少。
还没有确定通过同轴溅射法形成的常规HfSiON薄膜中存在Hf-N键。为证实这个，除了要在朝向衬底的位置设置Si和Hf目标之外用和上面所述相同的方式用同轴溅射法形成HfSiON薄膜。
将对这样获得的HfSiON薄膜进行XPS测量。结果，没有检测出Hf-N键，但是检测出了大量的金色属键、比如Hf-Hf键和Hf-Si键。此时，HfSiON薄膜中Hf/(Hf+Si)的比率为大约39％并且N的含量为大约25原子％。因为Hf/(Hf+Si)的比率为大约39％，HfSiON薄膜的介电常数保持为大约13。
如所述，在不具有Hf-N键的HfSiON薄膜中，由于大量金属键得存在产生了很大的漏电流，并且由于不充足的N含量而产生结晶。此外，由于充足的Hf的含量限制了介电常数。
由于本发明的实施例中的HfSiON薄膜没有大量含有金属键，但是含有着Hf-N键，相较于常规HfSiON薄膜其含有相当多的Hf和N。因此，使得增大介电常数、抑制结晶并减少漏电流。
图4的曲线示出HfSiON薄膜中氧原子百分比(Oat)和氮原子百分比(Nat)之间的关系。如图所示，尽管HfSiON薄膜在Hf/(Hf+Si)上是不同的，但是氧原子的比率和氮原子的比率大致是沿直线分布的。换言之，(Oat)和(Nat)满足用下面的方程式(1)表示的关系：
2(Oat)+3(Nat)＝4((Siat)+(Hfat)           ....(1)
其附带条件是(Oat)和(Nat)满足用下面的方程式(2)表示的关系：
(Oat)+(Nat)+(Siat)+(Hfat)＝100          ....(2)
假设(Hfat)为0，(Oat)和(Nat)所满足的关系将和具有化学配比成分的SiON薄膜中的相等。在SiON薄膜的情况下，Si具有相应于N(3个配位键)或者O(2个配位键)具有4个配位键。因此，如果Hfat为0，SiON薄膜满足由方程式(1)表示的条件。
因此，SiON能够当作用化学式(3)表示的伪-二元合金(S.V.Hattangady等人，J.Vac.Sci.Technol.A14，3017(1996))。
(SiO2)x(Si3N4)1-x                       ....(3)
由方程式(1)，认为根据本发明实施例的HfSiON薄膜与其中Hf部分地取代了Si的按化学配比的SiON薄膜相同。和SiON薄膜用公式(3)表示的伪-二元合金例子类似，HfSiON薄膜能够用如下面公式(4)所示的用伪-二元合金来表示：
((HfO2)x(SiO2)1-x)z((Hf3N4)y(Si3N4)1-y)1-z   ....(4)
其中0＜x、y、z＜1
在公式(4)中，x和y是表示O和N在优先结合Hf或者Si上的自由度的变量。
如果HfSiON薄膜用公式(4)表示，Hf-N键具有Hf3N4的短程有序的性质。这是要特别注意的一点。HfN是金属这是公知的。当HfN是金属的时候，Hf和N以1∶1的比率存在。然而，当HfN以Hf∶N＝3∶4的比率存在地时候，也就是说，Hf3N4不再是金属而是绝缘材料(B.O.Johnson等人，J.Mater.Res.1，442(1986)；P.Kroll，Phys.Rev.Lett.90，125，501(2003))。
假设根据本发明实施例的HfSiON薄膜含有Hf1N1合金，在图4中的Hf3N4的较低侧应该存在HfSiON薄膜。然而，实际上，HfSiON薄膜大致沿着用满足公式(4)的Hf3N4表示的线分布。由此情况，可说明HfSiON薄膜中所含有的Hf-N键是与Hf3N4相同的介质键。
进一步指出，仅仅由于Hf满足公式(4)，不能够说明Hf具有与Si相同的4个配位键。这是因为N和O的化学价也可以相应于Hf而改变。更特别的，如果Hf具有X个配位(X是4到8)，O和N分别被设定为X/2个配位键和3X/4个配位键，与公式(4)是没有差异的。
接下来，通过反射电子能量损耗分光镜检测HfSiON薄膜的带隙Eg。结果显示在图5中。由于Hf/(Hf+Si)的比率是80％，并且值(Nat)高至20到35％，在HfSiON薄膜中存在着大量的Hf-N键。当Hf-N键是金属键的时候，带隙大约为0。实际上，薄膜的带隙为大约3eV或者更多。因此，证明在根据本发明的实施例中的HfSiON薄膜中含有的Hf-N键不是金属键，而是介质键比如Hf3N4。
可以通过中间层将本发明实施例中的HfSiON薄膜形成在Si衬底上。当实质上形成的中间层非常薄以至于不能增加整个结构的实质厚度的时候，有可能增强晶体管的性能。此外，对于这种HfSiON薄膜在厚度方向上具有均衡的成分并不总是必要的。大量的Hf-N键可以存在在HfSiON薄膜地两个表面上。由于中间层能够被制造的很薄这种情况是很有利的。
采用由前面所述的离轴溅射法形成的HfSiON薄膜，形成由Au电极、HfSiON薄膜、和p-Si(100)组成的结构并且检测其电特性。漏电流和HfSiON薄膜电压的关系在图6中示出，其中曲线“a”示出含有52％的N量以及47％的Hf/(Hf+Si)比率的HfSiON薄膜。作为比较，图6中曲线“b”表示SiO2薄膜的漏电流和电压的关系。
HfSiON薄膜和SiO2薄膜以2nm的有效厚度形成。术语“有效厚度”指的是认为SiO2薄膜的介电常数为3.9时估计的HfSiON薄膜的导电厚度。从图6的曲线所示出的结果，发现流过HfSiON薄膜的电流在所有的电压值下低于SiO2薄膜的电流一到两个数量级。当对HfSiON薄膜施加5MV/cm的电场时，HfSiON薄膜的漏电流变得比SiO2薄膜的电流低两个数量级。
如上面已经解释过的，在不含有Hf-N键的常规HfSiON薄膜中，充分的提高其中Hf的浓度并且降低漏电流已经是不可能的。相反，在根据本发明实施例的HfSiON薄膜中，由于其所含有的Hf-N键大于金属键，可以提高Hf的浓度。因此，能够减少漏电流同时保持高介电常数。通过本发明第一次实现这个优点。
相似的，用平面内x-射线衍射(平面XRD)法检测由离轴溅射法形成的HfSiON薄膜的状态。结果在图7中示出。由于图7中所示出的XRD图形显示没有峰值。这个事实意味着没有发生结晶。由此，证明了HfSiON薄膜的结晶被抑制了。甚至在实施1000℃或者更高的温度下的热处理之后HfSiON薄膜依旧保持无定形状态并且没有结晶。
图8和9示出表示在热处理之后HfSiON薄膜的横截面的TEM图象。
在图8所示的HfSiON薄膜中，Hf/(Hf+Si)比率是55％并且(Nat)的值是38原子％。在薄膜上不提供抗氧化薄膜地对薄膜进行热处理。另一方面，在如图9所示的HfSiON薄膜中，Hf/(Hf+Si)比率是60％并且(Nat)的值是33原子％。在薄膜上提供抗氧化薄膜地对薄膜进行热处理。
图8示出结晶的HfSiON薄膜。观察在Si衬底和界面之间大约5nm厚的中间层。相反地，图9示出没有结晶的HfSiON薄膜。在Si衬底和HfSiON薄膜之间形成的中间层和HfSiON薄膜增加到1nm。
图10示出根据本发明的一个实施例的半导体器件的实施例的横截面，MOS晶体管。本发明的实施例的半导体器件不局限于MOS晶体管也可以是SOI和垂直晶体管。
在如图所示的MOS晶体管中，由硅热氧化物形成的绝缘区域60形成在p-型硅衬底50上，从而形成活性区。分别形成搀杂磷作为杂质的源/漏极扩散区70、80。指出衬底并不局限于整体硅。可以采用任何衬底只要其沟道区是由Si、Ge、SiGe或者混合物半导体形成的。
在被源极和漏极扩散区夹在中间的p-型硅衬底50的界面上，用上面提到的方法形成HfSiON的栅极绝缘薄膜90并且进一步的用CVD方法形成由多晶硅薄膜组成的栅极电极180。在栅极电极180，用CVD方法形成氮化硅薄膜110。在栅极电极180的侧壁上，设置有氮化硅薄膜120。栅极电极180可以由比如TiN、Au、Al、Pt或者Ag这些金属构成。
杂质经退火而激活以形成源极和漏极扩散区70和80。在比如N2、Ar、或者He的惰性气体环境中，或者在真空中实施退火。
尽管没有示出，但是栅极电极180和源极/漏极扩散区70和80彼此交迭。在这种情况下，在交迭区域，可以形成相较于HfSiON薄膜具有较低介电常数的比如SiO2、Si3N4或者SiON薄膜这样的薄膜。
在绝缘区60和氧化硅薄膜110上，设置了由氧化硅薄膜形成的层间绝缘薄膜130。在源极和漏极扩散区，经硅薄膜150形成用作配线的铝电极140。如下述形成这样的结构。遍布具有绝缘区60和氧化硅薄膜110的衬底50的整个界面形成氧化硅薄膜以形成中间绝缘薄膜130。随后，形成接触孔，然后用溅射法淀积铝薄膜，紧跟着形成图案。
如图10所示的MOS晶体管具有由含有多于金属键的Hf-N键的HfSiON薄膜形成的栅极绝缘薄膜90。由于这个原因，即使在实施1000℃或者更高温度工艺中，合成的MOS晶体管表现出良好的操作性同时将栅极绝缘薄膜的漏电流抑制到很低。
含有多于金属键的Hf-N键的HfSiON薄膜可以用作在栅极电极之间的绝缘薄膜、永久性存储器装置的隧道绝缘薄膜以及CMOS晶体管的栅极绝缘薄膜。在这些情况下，能够获得相同的效果。此外，当HfSiON薄膜用作电容器的电容绝缘薄膜，能够减少其中实质上的薄膜厚度同时抑制漏电流。
在前述中，通过给出HfSiON薄膜的实例的方式已经解释了含氮金属硅酸盐薄膜。然而，本发明并不局限于HfSiON薄膜。同样的讨论也适用ZrSiON薄膜并且能够获得相同的效果。此外，当用镧系元素、比如La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb或者Lu代替Hf的时候，能够得到具有相同效果的含氮金属硅酸盐薄膜。
如前述中所解释的，根据本发明，有可能提供一种具有绝缘薄膜的半导体器件，所述绝缘薄膜是由能够抑制薄膜结晶、具有充分高的介电常数、并且将漏电流减少到小于氧化物薄膜、由含氮金属硅酸盐薄膜形成的，并且进一步提供了制造半导体器件的方法。
本发明使得改进象MOS晶体管这样的半导体器件的可靠性以及带来相当的工业产值成为可能。
对于本领域的那些技术人员可以很容易的得出其它的优点以及变形。因此，在较宽范围内本发明并不是限定在这里所示出并描述过的具体细节以及典型实施例上。因此，在不脱离由所附的权利要求书所定义的大体发明观念和其等效物的精神和范围、能够得出多种变形。

Claims (19)

1.一种半导体器件，包括：
衬底；
绝缘薄膜，形成在上述衬底之上并由金属、Si、N和O组成，其中所述金属是选自由Zr、Hf和镧系金属所组成的组的至少一种金属，该绝缘薄膜由大于金属-金属键与金属-硅键的总和的金属-N键组成，所述金属-N键是介质键，其中绝缘薄膜中的金属-N键的含量是1原子％或者更多；以及
电极，形成在所述绝缘薄膜上。
2.根据权利要求1所述的半导体器件，其中绝缘薄膜中的金属含量是以金属和Si的总量为基础的47原子％或者更多。
3.根据权利要求1所述的半导体器件，其中金属是Hf，并且绝缘薄膜含有Si-O，Si-N、Hf-O和Hf-N键。
4.根据权利要求3所述的半导体器件，其中绝缘薄膜具有由下列公式所表示的组成：((SiO2)1-x(Si3N4)x)1-z((HfO2)1-y(HfNα)y)z
其中，0＜x、y、z＜1，α＝4/3。
5.根据权利要求1所述的半导体器件，其中衬底具有分开形成的杂质扩散区，并且绝缘薄膜是在杂质扩散区之间形成的栅极绝缘薄膜，电极是栅极电极。
6.一种半导体器件，包括：
衬底；
绝缘薄膜，形成在上述衬底之上并由金属、Si、N和O组成，其中所述金属是选自由Zr、Hf和镧系金属所组成的组的至少一种金属，该绝缘薄膜是非晶体并由金属-N键组成，所述金属-N键是介质键，其中绝缘薄膜中的金属-N键的含量是1原子％或者更多；以及
电极，形成在所述绝缘薄膜上。
7.根据权利要求6所述的半导体器件，其中金属是Hf，并且绝缘薄膜含有Si-O，Si-N、Hf-O和Hf-N键
8.根据权利要求7所述的半导体器件，其中绝缘薄膜具有由下列公式所表示的组成：((SiO2)1-x(Si3N4)x)1-z((HfO2)1-y(HfNα)y)z
其中，0＜x、y、z＜1，α＝4/3。
9.一种用于制造半导体器件的方法，包括：
用离轴溅射法在衬底上形成由金属、Si、N和O组成的绝缘薄膜，其中所述金属是选自由Zr、Hf和镧系金属所组成的组的至少一种金属，该绝缘薄膜由大于金属-金属键与金属-硅键的总和的金属-N键组成，所述金属-N键是介质键，其中绝缘薄膜中的金属-N键的含量是1原子％或者更多；以及
在所述绝缘薄膜上形成电极。
10.根据权利要求9所述的用于制造半导体器件的方法，进一步包括：
在形成电极之后，利用电极作为掩膜掺加杂质到衬底中，以形成杂质扩散区。
11.一种用于制造半导体器件的方法，包括：
用离轴溅射法在衬底上形成由金属和Si组成的具有非按化学计量成分的氮化物薄膜，其中所述金属是选自由Zr、Hf和镧系金属所组成的组的至少一种金属；
氧化所述氮化物薄膜以形成由大于金属-金属键与金属-硅键的总和的金属-N键组成的绝缘薄膜，所述金属-N键是介质键，其中绝缘薄膜中的金属-N键的含量是1原子％或者更多；
在450到1100℃的温度在真空、O2、N2、H2或H2/N2的环境中进行热处理，以及
在所述绝缘薄膜上形成电极。
12.根据权利要求11所述的用于制造半导体器件的方法，进一步包括：
在形成电极之后，利用电极作为掩膜掺加杂质到衬底中，以形成杂质扩散区。
13.一种用于制造半导体器件的方法，包括：
用离轴溅射法在衬底上形成由金属和Si组成的具有非按化学计量成分的氧化物薄膜，其中所述金属是选自由Zr、Hf和镧系金属所组成的组的至少一种金属；
氮化所述氧化物薄膜以形成由大于金属-金属键与金属-硅键的总和的金属-N键组成的绝缘薄膜，所述金属-N键是介质键，其中绝缘薄膜中的金属-N键的含量是1原子％或者更多；以及
在450到1100℃的温度在真空、O2、N2、H2或H2/N2的环境中进行热处理，以及
在所述绝缘薄膜上形成电极。
14.根据权利要求13所述的用于制造半导体器件的方法，进一步包括：
在形成电极之后，利用电极作为掩膜掺加杂质到衬底中，以形成杂质扩散区。
15.一种用于制造半导体器件的方法，包括：
用离轴溅射法在衬底上形成由金属和Si组成的具有非按化学计量成分的金属硅化物薄膜，其中所述金属是选自由Zr、Hf和镧系金属所组成的组的至少一种金属；
氧氮化所述金属硅化物薄膜以形成由大于金属-金属键与金属-硅键的总和的金属-N键组成的绝缘薄膜，所述金属-N键是介质键，其中绝缘薄膜中的金属-N键的含量是1原子％或者更多；
在450到1100℃的温度在真空、O2、N2、H2或H2/N2的环境中进行热处理，以及
在所述绝缘薄膜上形成电极。
16.根据权利要求15所述的用于制造半导体器件的方法，进一步包括：
在形成电极之后，利用电极作为掩膜掺加杂质到衬底中，以形成杂质扩散区。
17.一种半导体器件，包括：
包括沟道区的半导体衬底；
形成在所述半导体衬底的沟道区上的绝缘薄膜，该绝缘薄膜由金属、Si、N和O组成，其中所述金属是选自由Zr、Hf和镧系金属所组成的组的至少一种金属，该绝缘薄膜在金属-N键的键能量处具有能谱峰值，所述金属-N键是介质键，其中绝缘薄膜中的金属-N键的含量是1原子％或者更多；
在上述半导体衬底上形成的栅极电极；以及
一对将半导体衬底的沟道区夹在中间的源极/漏极区。
18.如权利要求17所述的半导体器件，其中绝缘薄膜在金属-金属键的键能量处没有能谱峰值。
19.如权利要求17所述的半导体器件，其中绝缘薄膜在金属-O键、Si-O键和Si-N键的键能量处具有其它的能谱峰值，并且绝缘薄膜在键能量处没有其它的能谱峰值(s)。
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3776889B2 (ja) * 2003-02-07 2006-05-17 株式会社東芝 半導体装置およびその製造方法
JP2006135084A (ja) * 2004-11-05 2006-05-25 Fujitsu Ltd 半導体装置およびその製造方法
KR100687903B1 (ko) 2004-12-30 2007-02-27 주식회사 하이닉스반도체 반도체 소자의 유전막 형성 방법
KR100623177B1 (ko) 2005-01-25 2006-09-13 삼성전자주식회사 높은 유전율을 갖는 유전체 구조물, 이의 제조 방법, 이를포함하는 불휘발성 반도체 메모리 장치 및 그 제조 방법
US7338894B2 (en) * 2005-01-26 2008-03-04 Freescale Semiconductor, Inc. Semiconductor device having nitridated oxide layer and method therefor
WO2006129637A1 (ja) * 2005-06-01 2006-12-07 Nec Corporation 半導体装置
US7341960B2 (en) * 2005-11-10 2008-03-11 National Sun Yat-Sen University Method for making a metal oxide semiconductor device
US20070102732A1 (en) * 2005-11-10 2007-05-10 Ming-Kwei Lee Metal oxide semiconductor device
JP2007243049A (ja) * 2006-03-10 2007-09-20 Tokyo Electron Ltd 半導体装置
JP4177857B2 (ja) * 2006-04-28 2008-11-05 株式会社東芝 半導体装置およびその製造方法
JP4282691B2 (ja) * 2006-06-07 2009-06-24 株式会社東芝 半導体装置
KR100814418B1 (ko) * 2006-10-12 2008-03-18 삼성전자주식회사 불휘발성 메모리 장치의 제조 방법
EP2063459A1 (en) * 2007-11-22 2009-05-27 Interuniversitair Microelektronica Centrum vzw Interpoly dielectric for a non-volatile memory device with a metal or p-type control gate
US8148275B2 (en) * 2007-12-27 2012-04-03 Canon Kabushiki Kaisha Method for forming dielectric films
JP5279312B2 (ja) 2008-03-28 2013-09-04 株式会社東芝 半導体装置、及び半導体装置の製造方法
JP5313547B2 (ja) * 2008-05-09 2013-10-09 東京エレクトロン株式会社 半導体装置の製造方法
US8298927B2 (en) * 2010-05-19 2012-10-30 Institute of Microelectronics, Chinese Academy of Sciences Method of adjusting metal gate work function of NMOS device
CN102162084B (zh) * 2011-03-08 2013-07-03 西安宇杰表面工程有限公司 一种模具用抗高温氧化纳米ZrOxN1-x薄膜及其制备工艺
CN110579494B (zh) * 2019-09-19 2021-12-17 长江存储科技有限责任公司 一种金属硅化物的表征方法
CN114460114B (zh) * 2022-04-13 2022-06-21 季华实验室 样品分析方法、装置、设备及存储介质

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5667650A (en) * 1995-02-14 1997-09-16 E. I. Du Pont De Nemours And Company High flow gas manifold for high rate, off-axis sputter deposition
US6077406A (en) * 1998-04-17 2000-06-20 Kabushiki Kaisha Toshiba Sputtering system
US6291867B1 (en) * 1997-07-24 2001-09-18 Texas Instruments Incorporated Zirconium and/or hafnium silicon-oxynitride gate dielectric
US6437392B1 (en) * 1999-12-08 2002-08-20 Agere Systems Optoelectronics Guardian Corp. Article comprising a dielectric material of ZR-Ge-Ti-O or Hf-Ge-Ti-O and method of making the same

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05251777A (ja) * 1991-12-13 1993-09-28 Sumitomo Electric Ind Ltd 超電導電界効果型素子およびその作製方法
US6063246A (en) * 1997-05-23 2000-05-16 University Of Houston Method for depositing a carbon film on a membrane
US6613695B2 (en) * 2000-11-24 2003-09-02 Asm America, Inc. Surface preparation prior to deposition
JP3792589B2 (ja) * 2001-03-29 2006-07-05 富士通株式会社 半導体装置の製造方法
JP4104834B2 (ja) * 2001-04-13 2008-06-18 株式会社東芝 Ｍｉｓ型電界効果トランジスタの製造方法
JP3571679B2 (ja) 2001-09-06 2004-09-29 日本電信電話株式会社 薄膜形成方法
US7535066B2 (en) * 2002-01-23 2009-05-19 Texas Instruments Incorporated Gate structure and method
JP3776889B2 (ja) * 2003-02-07 2006-05-17 株式会社東芝 半導体装置およびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5667650A (en) * 1995-02-14 1997-09-16 E. I. Du Pont De Nemours And Company High flow gas manifold for high rate, off-axis sputter deposition
US6291867B1 (en) * 1997-07-24 2001-09-18 Texas Instruments Incorporated Zirconium and/or hafnium silicon-oxynitride gate dielectric
US6077406A (en) * 1998-04-17 2000-06-20 Kabushiki Kaisha Toshiba Sputtering system
US6437392B1 (en) * 1999-12-08 2002-08-20 Agere Systems Optoelectronics Guardian Corp. Article comprising a dielectric material of ZR-Ge-Ti-O or Hf-Ge-Ti-O and method of making the same

Also Published As

Publication number Publication date
US7300838B2 (en) 2007-11-27
CN1551371A (zh) 2004-12-01
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KR100567712B1 (ko) 2006-04-05
JP3776889B2 (ja) 2006-05-17
US20040155353A1 (en) 2004-08-12
US7348644B2 (en) 2008-03-25
KR20040072051A (ko) 2004-08-16
JP2004241725A (ja) 2004-08-26
US20060186489A1 (en) 2006-08-24
US7053455B2 (en) 2006-05-30

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