CN100401348C

CN100401348C - 显示装置及其控制电路

Info

Publication number: CN100401348C
Application number: CNB2004100481417A
Authority: CN
Inventors: 松田诚司; 小林贡
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2001-05-29
Filing date: 2002-05-28
Publication date: 2008-07-09
Anticipated expiration: 2022-05-28
Also published as: CN1218568C; KR100500069B1; CN1555043A; CN1388706A; US20020180745A1; KR20020095082A; TW583437B; US7079165B2

Abstract

一种显示装置及其控制电路，是将DSP(2)所输出的数据予依像素数调整后，暂时保存于内存(6)。此时，对邻接于影像数据的二个数据，对应于数据的输入及显示器的抽样周期的时序偏差进行加权演算，作成新数据。因而，纵使影像数据与显示器(9)的像素数不同，亦可抑制影像数据的画质劣化于最小限而显示。

Description

显示装置及其控制电路

本申请是基于2002年5月28日提交的申请号为02121940.0、发明名称为“显示装置及其控制电路”的分案申请。

技术领域

本发明涉及输入数字影像数据的数字输入显示装置，尤其涉及与输入数字数据不同周期抽样的显示装置。

背景技术

随着数字静态摄影机(Digital Still Camera DSC)及数字视频摄影机(DVC)等的数字摄影装置的普及，作为该装置使用的显示器是采用小型液晶的显示装置(LCD)。而该显示器是被要求为一种小型构造且为高精细影像显示者。

图6为表示已有数字摄影装置构成的方块图。是由摄影部1、数字信号处理器(Digital Signal ProcessorDSP)2、存储媒体3、框内存4、编码器101、数字/模拟(D/A)、变换器102、模拟信号处理部(ASP)103、显示器9等构成。摄影部1是于内部具电荷耦合组件(CCD)，而由CCD对应于受光的景色输出数字影像数据。DSP2对数字信号施以伽马(gamma)修正等的预定处理，将处理后的数字影像数据输于各部。复将保存于存储媒体3及框内存4的数字影像数据读出后，输出于编码器101。存储媒体3是内装闪存的卡片或磁带，用于保存摄取的影像数据者。框内存4是为DSP2处理的数据予以暂时保存。编码器101是将数字影像数据变换为NTSC或PAL等规格化的影像格式。D/A变换器102是将数字数据变换为模拟数据后，输出模拟影像数据。ASP103是为使模拟影像数据适合于显示器9，而再度予以伽马修正，若该显示器9为LCD时，即为反转驱动而将信号予以反转，以将影像数据变换为最适电压信号输于显示器9。显示器9为LCD或EL显示装置，其为动态矩阵型时，内装有H扫描仪9a及V扫描仪9b，由DSP2对应于输出的摄影部1及存储媒体3的影像数据，将影像显示于显示部9c。

近年来的DSC及DVC的CCD，因可摄影像素的急速增加而将数百万像素配置成矩阵状，依预定规格予依摄取影像数据。唯因为对应数字摄影装置的小型化，表示该摄影像显示器9的像素数通常为十万个像素左右。复因摄取的影像数据，是知图2(a)所示，该RGB各色虽多以COLUMN方向并排配置为条状排列，而于显示器9是以较少像素数显示高精细影像，是如图2(b)所示，多采用将该RGB各色于个别邻接的行间，错开预定间距，配置成三角排列。

此时，因须将输入的影像数据对应于显示器的像素数，予以进行隔区抽样处理。唯于已有构成是将数字影像数据先变换为模拟信号后，由ASP103将模拟影像数据对应于显示器9的像素数，以预定时序予以抽样输出。

但，处理模拟信号的电路通常具有双极性晶体管，较由MOS晶体管构成的数字电路需要较长期间的电路设计。且于双极性晶体管的模拟电路，其消耗电力即较使用MOS晶体管的数字电路为大。

复于三角排列的显示器显示条状排列数据时，可由比较图2(a)及(b)而知，该奇数行显示虽得以维持不变，但是该偶数行的显示，因数据像素与显示像素的位置不同，而无法进行正确的显示。

发明内容

本发明是以提供一种不必使用ASP的DSC及DVC的显示装置为目的。

本发明也以提供一种于三角排列的显示器，得以良好的再现性显示条状排列数据的显示装置为目的。

发明是有关于：将以第1周期输入的具有第1像素数的输入数字影像数据，变换为以第2像素数在第2周期的输出数字影像数据的显示装置及控制电路，且是将预定的第1周期输入的具有第1像素数的输入数字影像数据，变换为第2像素数且为预定的第2周期的输出数字影像数据的显示装置控制电路中，具有：当上述第1像素数与上述第2像素数不同时，根据上述第1周期及上述第2周期的时序偏差，对于具有上述第1像素数的输入数字影像数据的邻接的两个数据进行加权，以作成新数据的像素数调整电路，存储由上述像素数调整电路所输出的新数据的内存，及

以上述第2周期由该内存读出输出数字影像数据的读出电路，而于上述内存具有上述输出数字影像数据的50个像素以下的容量为内存容量。

附图说明

图1表示有关本发明实施形态的数字摄影装置的构成方块图。

图2表示条状配列及三角配列的示意图。

图3表示影像数据及抽样的时序概念图。

图4表示有关本发明实施形态的像素数调整电路的方块图。

图5说明有关本发明实施形态的像素数调整电路动作的时序表。

图6表示已有数字摄影装置的方块图。

符号的说明

1摄影部 2 数字信号处理器(DSP)

3存储媒体 4 框内存

5像素数调整电路 6 内存

7数字信号处理器(DSP) 8 放大器

9显示器 9a H扫描仪

9b V扫描仪 9c 显示部

51闩锁电路 52 乘算器

53乘算器 54 加算器

55系数选择器 56 系数选择器

57选择器 58 时序控制器

59系数计算器 101 编码器

102数字/模拟(D/A变换器) 103 模拟信号处理部(ASP)

具体实施方式

图1为表示有关本发明实施形态的数字摄影装置的构成方块图。此装置是由摄影部1、数字信号处理器(DSP)2、存储媒体3、框内存4、像素数调整电路5、内存6、数字信号处理器(DSP)7、放大器8及显示器9构成。

摄影部1是于内部具备CCD，对应于景色输出数字影像数据。DSP2，是对数字信号施以伽马修正等的预定处理，将处理后的数字影像数据输于各部，亦将保存于存储媒体3及框内存4的数字影像数据予以读出后，输出于像素数调整电路5。存储媒体3是内装闪存的卡片或磁带，用于保存摄取的影像数据。框内存4是为DSP2处理的数据予以暂时保存。像素数调整电路5是如后述方式，以预定时序抽样数字影像数据，输出对应于显示器9像素数的数字影像数据。内存6为正反器(flip flop circuit)，或行内存(line memory)，可保持8位数据(1字符)10个字。DSP7是将由内存6读出的数据再度施加伽马修正为适合显示器9者。若显示器9为LCD时，即为反转驱动而将信号予以反转，以将影像数据变换为最适影像数据。复将数字数据变换为电位差1V的信号电压而输出。也就是说：是将8位影像数据，以D/A变换为0至1V模拟电压输出。放大器8是将1V的DSP7的输出放大为5V等适合于显示器9的像素电压。显示器9为LCD或EL显示装置等的显示装置，若为动态矩阵型时，内建有H扫描仪9a及V扫描仪9b，对应于DSP2输出的影像数据，将影像显示于显示部9c。

由摄影部1输出，而由DSP2处理的数字影像数据，是为例如QVGA规格，每行具有RGB各320像素的数据。像素配置是序图2(a)所示的条状排列。而于存储媒体3保存该规格数据。对此，显示器9的像素数为每行各为RGB186个像素，合计为558个像素。且如图2(b)所示，于其邻接行的同色像素间相互偏移1.5个像素的配置成为三角排列(Delta arrangement)。为此，若需将DSP2输出的数字影像数据显示于显示器9时，即须数字影像数据的320个像素数减少为约3/5的186个像素数。

QVGA的数字影像数据，是以频率6.25MHz，周期160ns发送。而557个像素的显示器即以频率11.04MHz周期271ns抽样。如上述，于信号发送频率，与抽样频率不同的状态下进行抽样作业，若抽样时序重叠于数字数据的变化点时，即无法获得正常的抽样，因而无法进行正常的显示器显示。因此，于本实施形态中，是于RGB各色配置像素数调整电路5及内存6。以下说明这些电路的动作：

像素数调整电路5是将5像素分数字影像数据作成3像素分数字影像数据予以输出的电路。而于内存6则暂时保存削减为3/5像素数的影像数据，且于显示器9的最适频率11.04MHz读出该数据。

兹就像素数调整电路5详述如下：

图3为说明影像数据及选择抽样像素数方法的概念图。影像数据是同步于数据时序予以输入，周期为1t＝160ns，对应于RGB各色的每一个1t，有8位料分别输于像素数调整电路的5a、5b、5c。而于像素数调整电路5输入5个像素的影像数据时，分别作成3个像素的影像数据，且抽样时序是因奇数行(ODD)与偶数行(EVEN)的时序不同，故特于上段表示奇数行时序而于下段表示偶数行时序。

首先，就作成减少像素数数据有关的第1方法说明如下：第1方法，是由5个像素的影像数据选择最适数据予以抽样为3个像素数据的隔区法。先由抽样时序决定应抽样的数据，若输入的影像数据为奇数行的B色时，该数据抽样时序，是以(1)的时序输入影像数据「1」的时，同时进行第1次抽样。然后即以5t/3的周期进行抽样作业。而奇数行的R色抽样时序即较B色抽样时序迟延1/3周期再开始其抽样作业。也就是说：R色抽样是于迟延5t/3×1/3＝5t/9后，开始进行第1次抽样，之后，即以5t/3的周期进行作业，奇数行的G色抽样时序即较B色抽样时序迟延2/3周期再开始。也就是说：G色抽样是于迟延5t/3×2/3＝10t/9后，开始抽样，之后，亦以5t/3的周期进行作业。唯因本实施形态的显示器9为三角形排列，而该偶数行各色的抽样时序是迟延奇数行各色抽样时序1.5像素(亦即迟延5t/6)进行抽样。

因此，该单.偶数行各色的应抽样数据如下：

奇数行 B色数据1、2、4

R色数据1、3、4

G色数据2、3、5

偶数行 B色数据1、3、5

R色数据2、4、5

G色数据1、2、4

如上述，选择抽样数据后，数据时钟由「H」转换为「L 」的时序时，予以抽样后，输出于内存6。又因数据时钟如图5所示，是于各数据中间点由「H」转换为「L」，因而，采用该数据时钟的5个上升边缘(edge)中的3个，即可如上述，选择5个数据中的3个数据存储于内存6。显示器9是将保存于内存6的数据，以显示器9特有周期依序读出，予以显示。如上，由内存6的暂时保存，使于数据的变化点进行抽样，即可防止显示的再现性下降。亦如上述，得对应于显示器9的抽样时序，使选择的数据为最适数据，即可抑制像质劣化而显示于显示器9。

特别于将条状排列的数据显示于三角形排列的显示器时，可使显示器9得以由内存6继续其单纯抽样，即可显示三角形排列的最适数据。如：仅以偶数行亦无需进行将抽样时序迟延1.5像素等特殊动作，因而，得使用一般的泛用显示器。

唯如上述，若将影像数据予以单纯的隔时，该被隔数据将完全丧失，而有损伤原来影像的时候。尤系于显示细纵线时，有于某行残留纵线画像，而于另一行中即间隔该画像，或发生纵线间断、轮廓混乱等所谓的「起毛」现像时。其次，就有关数据作成的第2方法说明于后：是将2个影像数据以所定比例加算为新影像数据的方法。

首先，说明奇数行B色的数据作成法。奇数行B色的第1个数据是以与原数据的数据1同一时序抽样，因而使用该数据1。而于5t/3后抽样的第2个数据，是位于由数据2输入之时(2)的2t/3后，且是于输入数据3之时序(3)之t/3前者。因此，该第2个数据是对应于该时序偏差，分别将加权指数乘于各数据，取其「和数」作成。指数是由时序的近方逐次加重，如于第2个数据，是加算数据2乘上1/3及数据3乘2/3的数据予以作成。同样，第3个数据是位于时序(4)之t/3后，时序(5)之2t/3前，因而，加算数据4之2/3倍及数据5之1/3倍予以作成。总之，奇数行B色数据是以数据1至5的5个数据为基，由：

数据1

1/3(数据2)+2/3(数据3)

2/3(数据4)+1/3(数据5)

等3个数据作成后，予以输出者。

其次，奇数行R色的第1个数据是较奇数行B色数据，分别迟延抽样周期的1/3(即，5t/9)。因此，第1个数据是迟延于时序(1)5t/9，第2个数据是迟延于时序(2)2t/9，第3个数据是迟延于时序(4)8t/9。对应于该迟延量进行加权，算出奇数行R色的数据为：

4/9(数据1)+5/9(数据2)

7/9(数据3)+2/9(数据4)

1/9(数据4)+8/9(数据5)而成。

同样，奇数行G色的第1个数据是较奇数行B色数据，分别迟延10t/9；第1个数据是迟延于时序(2)1t/9，第2个数据是迟延于时序(3)7t/9，第3个数据是迟延于时序(5)4t/9。因此，奇数行G色的数据是由：

8/9(数据2)+1/9(数据3)

2/9(数据3)+7/9(数据4)

5/9(数据5)+4/9(数据6)的3个数据所成。

而于时序(6)以后，亦同样重复该动作。

又于显示器9为条状排列时，可对较行进行上述动作，将影像数据为最适显示器9的像素数予以显示。

于显示器9为三角形排列时，因偶数行各色数据是较奇数行各色数据偏移1.5个像素。因而，抽样时序是迟延1.5个像素的5t/6。而偶数行的数据作成，亦与奇数行相同，设定与输入原影像数据的时序差为加权指数，予以算出(省略详细内容)。即可如上述，算出同样的计数。

偶数行B色数据为：

1/6(数据1)+5/6(数据2)

1/2(数据3)+1/2(数据4)

5/6(数据5)+1/6(数据6)

偶数行R色数据为：

11/18(数据2)+7/18(数据3)

17/18(数据4)+1/18(数据5)

5/18(数据5)+13/18(数据6)

偶数行G色数据为：

1/18(数据2)+17/18(数据3)

7/18(数据4)+11/18(数据5)

14/18(数据5)+4/18(数据6)

时序(6)以后，亦同样重复该动作。

如上述，由5个影像数据作成3个影像数据，是于该像素一作成最适数据，因而于像素数较少的显示器9显示影像时，亦得以抑成画质的劣化于最低限度。

又，对内存6的写入时序及读出时序，是同于上述状况。

上述的计数，虽系最适于抽样周期的值，唯对8位数据乘以上述计数，有使电路规模增大之虞。因此，特就作成的数据的第3方法说明于后：

第3方法是以上述计数为基，重新设定乘于8位数据的必要程度计数者。

因而，设定

奇数行B色数据为：

1.00(数据1)+0.00(数据2)

0.25(数据3)+0.75(数据4)

0.75(数据4)+0.25(数据5)

奇数行R色数据为：

0.50(数据2)+0.50(数据3)

0.75(数据4)+0.25(数据5)

0.25(数据5)+0.75(数据6)

奇数行G色数据为：

0.75(数据2)+0.25(数据3)

0.25(数据4)+0.75(数据5)

0.50(数据5)+0.50(数据6)

偶数行B色数据为：

0.25(数据1)+0.75(数据2)

0.25(数据3)+0.50(数据4)

0.75(数据5)+0.25(数据6)

偶数行R色数据为：

0.50(数据1)+0.50(数据2)

1.00(数据4)+0.00(数据5)

0.25(数据5)+0.75(数据6)

偶数行G色数据为：

0.00(数据2)+1.00(数据3)

0.50(数据4)+0.50(数据5)

0.75(数据5)+0.25(数据6)

也就是，将第2方法说明的各计数，设定为0.00、0.25、0.50、0.75、1.00等5个值的任何一个近值。上述4个计数与第2方法的比较结果，虽画像的再现性略有下降，唯因计算容易，可使像素数调整电路5得为较小规模。

再次，就进行上述动作的像素数调整电路5的具体例予以说明如下：

图4为表示本发明像素数调整电路5一例的方块图，是由，闩锁电路(latch circuit)51，乘算器52、53，加算器54，系数选择器55、56，选择器57，时序控制器58，系数计算器59等构成。

闩锁电路51是于输入QVGA的数字影像数据及数据时钟，且于数据时钟由「H」切换为「L」时，闩锁该时影像数据1像素者。将闩锁于闩锁电路51的影像数据输入乘算器52，亦将影像数据直接输入乘算器53。由乘算器52、53对各数据乘以预定系数后输出。而于加算器54算出由乘算器52及53输出值的两数据「和数」输于内存6。因于系数选择器55、56，具有收容分别对应于奇数行及偶数行系数的数据表，将预定系数予以选择后予以输出。而由选择器57选择系数选择器55或56任何一方输出再予以输出。时序控制器58系输出预定时序的写入控制信号WE，及水平同步信号HS，垂直同步信号VS者。写入控制信号WE输于内存6，由内存6对应于该信号进行数据写入动作。又因于系数选择器55、56已输入写入控制信号WE，在写入控制信号由「H」变为「L」时，由系数选择器55、56将输出切换为次一个值。又因于系数选择器55、56亦输有水平同步信号HS，由此，可复位于输出第1个系数的状态。而于选择器57输入水平同步信号HS，可对应于信号的输入，将系数选择器55或56予以切换。系数计算器59、是将该选择器选择的系数输于乘算器53者。

其次，就像素数调整电路5的动作予以说明如后：

图5为说明B色像素数调整电路动作的时序表。由上依序表示：输入数据，数据时钟，奇数行写入控制信号WE(ODD)，偶数行控制信号WE(EVEN)。如图1所示，该像素数调整电路5是分别配置于RGB各色。仅以对应B色的像素数调整电路5为代表予以说明之。于B色时，分别于奇数行系数选择器55保存(1，1/3，2/3)，而于偶数行系数选择器56即保存(1/6，1/2，5/6)等各3个数据，且对应于写入控制信号WE依序切换输出(如依上述第3的数据作成方法，系数将为上述5个数值其中之任一者)。

首先，说明奇数行的动作。于初期状态下，系数选择器55、56是由水平同步信号HS予依设定，分别输出第1个计数。即由系数选择器55选择系数「1」，而由偶数行系数选择器56选择系数「1/6」。且于选择器57，由垂直同步信号VS予以复位后，选择奇数行系数选择器55。于时序(1)使时钟由「L」切换为「H」，同时输入数据1。而于时钟由「H」切换为「L」的时序时，即以闩锁电路51将数据1予以闩锁。且将闩锁的数据1输于乘算器52，乘以系数「1」后予以输出。其次，在时序(2)，同步于时钟为「H」时，输入数据2，使写入控制信号WE为「H」。为由系数计算器59输出1-1＝0，可由乘算器53不管数据2的数值，而输出0数据，由加算器54将乘算器52、53的输出予以加算后，将第1个数据(＝数据1)写入于内存6。

又于时钟切换为「L」时，将数据2闩锁于闩锁电路51，若时钟同步于写入控制信号WE变换为「L」时，使系数选择器55、56的系数切换，由系数选择器55输出系数「1/3」。因而于系数计算器59输出「2/3」。于时序(3)输入数据3，而于写入控制信号WE切换为「H」时，系将闩锁于闩锁电路51的数据2，于乘算器52乘以系数「1/3」，亦于数据3由乘算器53乘上系数「2/3」送于加算器54加算。该值即以第2个数据写入内存6。且于写入控制信号WE为「L」时，将乘算器52、53予以切换，由系数选择器55输出系数「2/3」。

之后，由时钟切换为「L」，以闩锁数据3。在时序(4)时乘算器及加算器虽动作，唯因写入控制信号WE为「L」，于内存6未能写入时，时钟再切换为「L」，即由闩锁电路51将数据4予以闩锁。而于时序(5)，时钟及写入控制信号WE为「H」时，即于闩锁的数据4乘上系数「2/3」，亦于输入的数据5乘以系数「1/3」后，将该加算值写入内存6。

重复上述动作完成1行后，由水平同步信号HS的输入导至次行。偶数行的动作如下：

由水平同步信号HS切换为选择器57选择偶数行的系数选择器56。由水平同步信号HS使系数选择器55、56复位，且由系数选择器56选择系数「1/6」予以输出。

时序(1)时，输入数据1，且于时序(1’)将数据1闩锁。在时序(2)输入数据2，将写入控制信号WE为「H」。于闩锁的数据1乘上系数「1/6」，亦于数据2乘算系数「5/6」，加算后写入内存6。复于时序(2’)闩锁数据2，切换系数选择器55、56，由系数选择器56输出系数「1/2」。虽于时序(3)输入数据3，因写入控制信号WE为「L」，故无法进行内存6的写入。再于时序(3’)闩锁数据3。

在时序(4)输入数据4，写入控制信号WE为「H」。于被闩锁的数据3乘上系数「1/2」，亦于输入的数据4乘系数「1/2」，加算后写入内存6。时序(4’)时闩锁数据4，由于系数选择器55、56切换，由系数选择器56输出系数「5/6」。时序(5)输入数据5，时序(5’)时予以闩锁。而于时序(6)输入数据6，写入控制信号WE为「H」。故于被闩锁的数据5乘系数「5/6」，输入的数据6乘系数「1/6」加算后写入于内存6。

以下重复同样动作，于水平同步信号HS输入时，复为奇数行动作。

以上说明系就削减像素数为3/5的动作。该削减数系对影像信号的320个像素数，而于显示器的像素数为186个来说，变换比的3/5并不为正确数值。当然应以186/320的正确像素数变换比进行变换，较能作出高再现性显示。唯因变换比的分母愈大，愈使像素数变换电路的电路规模增大。因而于本实施形态中，是以显示「圆」的影像数据在本实施形态的显示装置显示时，由该「圆」的变换可变换为何种程度的椭圆，也就是以所谓的「真圆率」为决定变换比的基准。如以本实施形态的变换比3/5，即可获得真圆率99％以上。也就是说，圆的变形为纵横比1％以下。若须使用其它变换比时，该像素数的变换率应以「真圆率97％」以上，歪斜度为±3％以下，且应设定为小分母的单纯比率为宜。

上述是以影像数据为QVGA，显示器9的抽样时钟为11.04MHz，即是以NTSC规格为前题予以说明，因此将变换率设定于3/5。如显示器为PAL时，该抽样时钟应为10.97MHz，如须将该影像数据显示于上述显示器9时，可将输入影像数据的像素数削减为8/13，即可依上述同样的思考方法，算出加权系数予以实施。又于输入影像数据为27MHz的ITUR601规格，该显示器为NTSC规格时，可将像素数削减为6/11。此时，可将系数以上述同样方式处理即可容易导出。因于任何一种变换比，皆是考虑其真圆率予以设定者。像素数调整电路5是以形成控制显示器的半导体芯片为多，而该显示器及输入影像数据的规格，亦得以预先设定。因此，可于像素数调整电路5内部，将对应于预定规格的全部型样系数表予以多个配置，作成可由外部信号切换系数表的半导体芯片构造，即可使用同一半导体芯片对应于连接的显示器9及输入数据的各种制品，即较分别以制品作成像素数调整电路5，可降低成本。

当然地，不限定显示器9为三角形排列，该显示器为条状排列时，亦可应用本发明于显示画像数据的像素数与显示器像素数不同时。唯于条状排列时，得仅将上述奇数行动作于全部行上重复实施即可。若该显示画像数据的像素数与显示器像素数相同，将条状排列的画像数据显示于三角系排列的显示器时，若该偶数行的显示数据与奇数行错开1.5个像素即可利用本发明。

由于乘算器52、53，加算器54的动作时间，输出将有一定量的迟延。由该迟延造成写入数据的不安定时，可将写入控制信号WE的上升时序对应于该迟延量予以迟延即可。无须另行考虑。

其次，就内存6说明如下：

内存6可具有收容1行分数据的全部容量，唯因电路规模必将扩大。因此，于本实施形态的内存6，仅具可保存8位影像数据10个像素的容量。该内存6可为行内存，或10段正反器。内存6是将像素数调整电路5输出的画像数据依序予依保存者。且是于保存有5个像素数据时，对显示器9开始输出。向显示器9完成输出的内存6的地址，因无须保持上述数据，因而，于保存10像素后，得以随时依序填补。削减QVGA影像数据的像素数为3/5予以写入内存6时，该写入周期为平均267ns。而对显示器9的读出周期为271ns。因此，每一像素的内存6写入较读出快4ns。若显示器的像素数为557像素(RGB各色186个像素)时，在进行1行显示中，有4ns×186像素＝744ns的先行写入。该先行写入期间的写入内存像素数为约3个像素，因此，于10个像素的内存6中的第5像素开始读出，将有5像素剩余，不致于使对内存6的写入地址追上读出地址，而于未读出数据上重叠新数据的现象发生。

内存6的容量可设定为8个像素的容量，依上述考量，写入数据的读出可由第4个像素开始，即可完成动作。而且影像数据的规格，及显示器9的规格亦可如上述，得以考虑多个式。若能配置10个像素的内存，即可由上述数据规格及显示器规格的组合型样予以对应。上述状况是针对于内存写入速度快于对显示器读出速度时者。且于本实施形态，是将对内存的写入先行5个像素，相反地，于内存的写入系较对显示器的读出为慢时，亦可不改变电路构成而予以对应.

当然可将内存6的容量增大，以增设对应可能规格的组合型样。唯增大内存6的容量可使多电路规模加大，因此，以50个像素以下的容量较宜。且对应于可思及的规格、组合成最小容量为其最宜原则。由此，依上述10个像素容量，可由动作确实性及电路规模两方面被认为适宜。

本实施形态的内存6，除用于影像数据像素数不同于显示器像素数时，亦可适用于像素数相等的时候。输入影像数据与显示器规格相同时，通常是使用相等的影像数据及显示器显示的时钟，而该两时钟即不一定为同步。因此，输入影像数据的变化点重叠于显示器的抽样时序时，无法作出正确的显示。对此，可将影像数据暂时保存于该时钟时序的内存6中，再由显示器的抽样时序予以读出后再显示，即可不必使两时钟同步亦无虞于显示的错乱。

以上的叙述，是将影像数据以8位说明，唯不限于8位。

如以上说明，本发明在显示器9以前，是以不变换数字影像信号为模拟直接处理数字信号，且是于显示器9前变换DCP7输出的电压信号后，由放大器8予以放大。因此，可不需要具有双极晶体管的ASP103，因而，得缩短电路设计期，同时，亦可增大由MOS晶体管构成的数字电路构成比率，以节减消耗电力。又，因是将具第1像素数的输入数字影像数据于第1周期输入后，将数字影像数据变换为与第1像素数不同的第2像素数，且是以第2周期显示的显示装置，故对该影像数据邻接的2个数据，是以第1及第2周期的的时序偏差进行加权演算，因而具有作成新数据的像素数调整电路，因此，得以将影像数据的画质劣化抑制于最小。尤于较间拨影像数据予以显示者在该显示品质上具有提升的功效。

又因于奇数行及偶数行上的加权系数不同、不管显示装置为三角系排列，亦可获得高显示品质的实现。

又因是由预先设定的多个系数选择其中之一，再以将输入影像数据予以系数倍的第1乘算，及于输入影像数据之前或之后的影像数据予以(1-系数)倍的第2乘算，将该第1及第2的乘算结果，作成予以进行加算的新影像数据即可容易实现该电路构成。

又因是具有：具由预先设定的多个系数选择系数的系数选择器，及将输入影像数据予以系数倍的第1乘算器，及于输入影像数据之前或之后的影像数据予以(1-系数)倍的第2乘算器，及将第1及第2乘算结果予以加算的加算器构成的像素数调整电路的显示装置的控制电路，通常是连接显示装置，即可予以实施。

Claims

1.一种显示装置控制电路，其是将以预定的第1周期输入的具有第1像素数的输入数字影像数据，变换为第2像素数且为预定的第2周期的输出数字影像数据的显示装置控制电路中，所述显示装置控制电路具有：

当上述第1像素数与上述第2像素数不同时，根据上述第1周期及上述第2周期的时序偏差，对于具有上述第1像素数的输入数字影像数据的邻接的两个数据进行加权，以作成新数据的像素数调整电路，存储由上述像素数调整电路所输出的新数据的内存，及

以上述第2周期由该内存读出输出数字影像数据的读出电路，而

于上述内存具有上述输出数字影像数据的50个像素以下的容量为内存容量。

2.如权利要求1所述的显示装置控制电路，是以对应于第2周期的经抽减的写入时钟对上述内存进行写入作业，并以第2周期由上述内存依序读出输出数字影像数据，其中，上述写入时钟的时序是对应于上述第1周期。

3.如权利要求2所述的显示装置控制电路，是于上述内存无保存输出数字影像数据的空区域时，可在原有数据上依序填入。

4.如权利要求3所述的显示装置控制电路，是于上述内存具有上述输出影像数据的10个像素数据为保存容量，且是于保存5个像素数据时，开始前述内存的读取。

5.如权利要求1所述的显示装置控制电路，其中上述内存为正反器电路。

6.如权利要求1所述的显示装置控制电路，其中上述内存为行存储器。

7.一种显示装置，是将以预定的第1周期输入的具有第1像素数的输入数字影像数据，变换为第2像素数且为预定的第2周期的输出数字影像数据而予以显示，具有：

8.如权利要求7所述的显示装置，以对应于第2周期的经抽减的写入时钟对上述内存进行写入作业，并以第2周期由上述内存依序读出输出数字影像数据，其中上述写入时钟的时序是对应于上述第1周期。

9.如权利要求8所述的显示装置，是于上述内存，无保存输出数字影像数据的空区域时，可在原有数据上依序填入。

10.如权利要求9所述的显示装置，是于上述内存具有上述输出影像数据的10个像素数据为保存容量，且是于保存5个像素数据时，开始前述内存的读取。

11.如权利要求7所述的显示装置，其中上述内存为正反器电路。

12.如权利要求7所述的显示装置，其中上述内存为行存储器。