CN100403445C - 具有中点发生器基准的mram - Google Patents

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Abstract

MRAM结构包含存储器单元(44-47)的数据列(40)和参考列(41)，参考列包含中点发生器，参考列位于衬底上数据列的附近。存储器单元(58-59)和中点发生器包含类似的磁电阻存储器元件，例如MTJ元件。发生器中的每个MTJ元件都被设置为Rmax和Rmin两个状态中的一个状态，并将它们连接起来以提供Rmax和Rmin之间的中点的总电阻。差分读出电路与数据列和参考列相连，用于比较数据电压和参考电压的差异。

Description

具有中点发生器基准的MRAM
技术领域
本发明涉及磁电阻存储器，尤其涉及用于读取存储在磁电阻存储器中的数据的装置和方法。
背景技术
薄膜磁电阻随机访问存储器(MRAM)可以用各种包含磁隧道结(MTJ)单元的存储器单元实施例来制备。因为MTJ单元最容易制备和使用，因此为了理解同样适用于其它MRAM单元和阵列的各种概念，它被用作整个说明书中的基本例子。MTJ单元基本上包括一对磁层，其间夹有绝缘层。其中一个磁层具有固定的磁矢量，另一个磁层具有可变的磁矢量，其方向或者与该固定磁矢量方向一致，或者与该固定磁矢量的方向相反。当两个磁矢量的方向一致时，MTJ单元的电阻，即对磁层之间流动的电流的阻力最小，而当两个磁矢量方向相反或方向不重合时，MTJ单元的电阻最大。
通过对MTJ单元施加磁场，以使可变磁矢量移向所选择的取向，从而将数据存储在MTJ单元中。通常来说，可以将排列一致的取向指定为逻辑1或0，而将排列不一致的取向指定为相反逻辑值，即逻辑0或1。通过传递电流从一个磁层到另一个磁层地通过MTJ单元，读取或检测所存储的数据。通过MTJ单元的电流或MTJ单元上的电压降的大小将随可变磁矢量的取向的变化而变化。有关MTJ存储器单元的制备和操作的附加信息可以参见1998年3月授权的题目为“多层磁隧道结存储器单元”的专利5,702,831，这里参照引用了该专利。
在某些现有技术的电路里，从MTJ单元中读取所存储的数据是通过使电流流经串联电路来实现的，串联电路包含负载电阻器和MTJ单元。流经MTJ单元的电流由栅极上加有偏压的晶体管来控制，在负载电阻和电流控制晶体管之间的连结点上获得输出电压。并且，MTJ单元(和阵列中的其它MTJ单元)的位线和数据线都被该晶体管箝位到所期望电压。这种类型的数据读取会遇到几个主要问题：负载电阻器的电阻必须比MTJ单元的电阻大很多，这使得MTJ单元在低供电电压下的工作变得很困难。此外，电路的工作依赖于晶体管所提供的箝位电压和偏置电压。然而，箝位电压是MTJ单元的电阻、偏置电压和负载电阻的函数，其中的任何或所有因素都会因特定读取过程的不同、供电电压的变化、温度的变化和MTJ单元电阻的变化等等而发生改变。而且，现有技术电路中的大负载电阻和其它元件需要占用大的芯片面积，这妨碍了高密度存储器阵列的制备。而且，由于负载电阻的存在，输入阻抗很高。
这些问题中的某些问题已在专利号为6,205,073，题目是“用于MTJ存储器的读取的电流传送器和方法”的美国专利中得到解决。在6,205,073专利的参考文献中，列被散布或分布在整个MTJ阵列中。每个参考列传送“中点(midpoint)”电流，其中通过将参考列箝位到参考偏置电压，以使流经参考列的电流处在流经目标列电流的最小值和最大值之间的点上，从而产生所述“中点”电流。生成参考偏置电压的任务由两个MTJ和某个线性CMOS电路来完成。即使这个方法是可靠的，然而它会受到CMOS电路的变化，和参考偏置电压发生器中的MTJ没有能力对目标和参考列进行密切跟踪的缺陷(因为参考偏置发生器位于芯片的其它地方)的影响。
发明内容
因此，非常希望能够提供一种用于为读取和检测MTJ单元而生成中点(例如，电阻、电流和/或电压)的设备和方法，来克服这些问题。
本发明提供了一种磁电阻随机访问存储器结构，包括：至少一个数据列，其中数据列包括位线和与位线相连的多个存储器单元，以及其中每个存储器单元包含可编程到Rmax和Rmin状态之一的至少一个非易失磁电阻元件和控制晶体管；包含至少一个中点发生器单元的至少一个参考列，位于数据列的附近，其中中点发生器单元与参考列的参考位线相连，并包含输入端子、输出端子和多个非易失磁电阻元件，所述多个非易失磁电阻元件包含第一对串联的非易失磁电阻元件和第二对串联的非易失磁电阻元件，其中第一对和第二对彼此并联并位于输入端子和输出端之间，其中每个对的第一非易失磁电阻元件被设置到Rmax，所述每个对的第二非易失磁电阻元件被设置到Rmin，并且所述多个非易失磁电阻元件被连接在一起以提供对应于所述Rmax和Rmin之间的中点电阻的总电阻；以及与数据列和参考列相连的差分读出电路，用于差分比较数据列所产生的数据电压和中点发生器单元所产生的参考电压，并提供数据输出信号。
本发明提供了一种磁电阻随机访问存储器结构，包括：衬底；至少一个数据列，其中数据列包含位线和位于衬底上并且被连接到位线的多个存储器单元，以及其中，每个存储器单元包含可编程到Rmax和Rmin状态之一的至少一个非易失磁电阻元件；至少一个参考列，包含位于衬底上和数据列邻近的至少一个中点发生器，中点发生器包含与参考列连接的第一端子，以及第二端子；第一串联电路，包含电阻值等于Rmax的第一磁电阻元件，其与电阻值等于Rmin的第一磁电阻元件串联，第一串联电路在第一端子和第二端子之间串联连接；以及第二串联电路，包含电阻值等于Rmax的第二磁电阻元件，其与电阻值等于Rmin的第二磁电阻元件串联，第二串联电路在第一端子和第二端子之间串联连接，并与第一串联电路并联，其中第一端子和第二端子之间的总电阻为Rmax和Rmin之间的中点；和差分读出电路，与数据列和参考列相连，用于差分比较数据列所产生的数据电压与中点发生器单元所产生的参考电压，并提供数据输出信号。
本发明提供了一种磁电阻随机访问存储器结构，包括：多个数据列，其中数据列包含位线和多个存储器单元，每个存储器单元包含可编程到Rmax和Rmin状态之一的磁电阻隧道结元件，所述多个数据列被分成数据块，每个数据块包含所述多个数据列的一部分；多个参考列，其中每个参考列包含多个中点发生器单元，每个中点发生器单元包含与相关参考列连接的第一端子，以及第二端子，第一串联电路包含电阻值等于Rmax的第一磁电阻元件，其与电阻值等于Rmin的第一磁电阻元件串联，第一串联电路在第一端子和第二端子之间串联连接，以及第二串联电路，包含电阻值等于Rmax的第二磁电阻元件，其与电阻值等于Rmin的第二磁电阻元件串联，第二串联电路在第一端子和第二端子之间串联连接，并与第一串联电路并联，其中第一端子和第二端子之间的总电阻为Rmax和Rmin之间的中点；所述多个参考列，其按照以下结构之一被散布在多个数据列之间：参考列一次一个地放置在相邻数据块之间的结构，和参考列一次一个地嵌入在每个数据块中的结构；和差分读出电路，与所述多个数据列和所述多个参考列相连，用于差分比较所选择的数据列中的数据单元所产生的数据电压，和所述多个参考列中与所选择的数据列邻近的参考列的中点发生器单元所产生的参考电压，并提供数据输出信号。
附图说明
参照以下附图：
图1是带有参考列的读取电路的简化示意图，其中包含根据本发明嵌入在单一数据块中的磁电阻中点发生器单元；
图2是举例说明中点发生器的操作的简化示意图；
图3是与中点发生器单元相结合的数据存储器单元的示意图，其中举例说明了读取操作期间的电流；
图4是带有参考列的读取电路的简化示意图，其中包含根据本发明位于多个数据块之间的磁电阻中点发生器单元；
图5是根据本发明、采用并-并结构的MRAM阵列的实施例的简化示意图，所述并-并结构带有嵌入在单一数据块中的中点发生器单元；
图6是中点发生器单元的一个实施例的简化示意图；
图7是中点发生器单元的另一个实施例的简化示意图；
图8是图7的中点发生器单元的简化等距视图；
图9是根据本发明、采用并-并结构的MRAM阵列的实施例的简化示意图，所述并-并结构不带有段选择晶体管，但带有嵌入在单一数据块中的中点发生器单元；
图10是图9的结构中的一列数据单元的简化截面图；
图11是根据本发明、采用串-并结构的MRAM实施例的简化示意图，所述串-并结构带有包含中点发生器单元的嵌入参考线；
图12是图11的结构中的一列数据单元的简化截面图；
图13是另一个中点发生器单元实施例的简化示意图；
图14是图13的中点发生器单元的简化等距视图。
具体实施方式
现在参见图1，简化示意图举例说明了根据本发明的读取电路和包含磁电阻中点发生器的参考列。在这个特定实施例中，参考列41被嵌入在形成单个数据块的多个数据列中，每个数据列用40来标明。每个数据列40包含位线42，位线42分别通过控制或激活晶体管48至51与非易失磁电阻存储器元件对44和45、46和47连接。在这个优选实施例中，元件44至47都是用电阻表示的磁隧道结存储器单元。元件44到47能够以本领域已知的方式编程到Rmax和Rmin状态中的一个状态，以充当存储信息的存储器。位线42通过列选择晶体管(或开关)52与读取电路的一个输入端相连，读取电路通常包含电流传送器55，电流传送器的输出端与差分放大器相连。
电流传送器电路55包含最好具有极低输入阻抗的分立元件，使得位线42与任何高输出阻抗的电流源相隔离。将位线42箝位至Vbias所伴随的低输入阻抗限制了位线42的电压的波动，从而实现了很高密度MTJ阵列的高速读取。在这个优选实施例中，不论工作温度如何，供电电压的变化和处理条件如何，电流传送器电路55都能为位线42提供和维持恒定的偏置电压。此外，电流传送器55为位线42上的电压提供较小的波动，从而允许进行高速操作。有关在电流传送器电路55中可用的某些电流传送器的工作原理、构造和不同实施例的附加信息可以在专利号为6,205,073，题目为“用于MTJ存储器的读取的电流传送器及其方法”的美国专利中找到，这里参考引用了该专利。当然应当理解，可以使用任何执行本发明这种功能的电流传送器。同样，应当理解，术语“电流传送器”试图包含任何执行所描述功能的其它设备，例如电流传感器、电流检测放大器和前置放大器等等。
参考列41包含两个与参考位线60相连的中点发生器58和59。参考位线60通过列选择晶体管(或开关)62与电流传送器电路55的第二个输入端相连。中点发生器单元58包含多个非易失磁电阻元件64至67，每个磁电阻元件具有Rmax状态和Rmin状态，每个磁电阻元件被设置为Rmax和Rmin两个状态中的一个状态。在这个实施例中，磁电阻64和66被设置成Rmax状态，磁电阻元件65和67被设置成Rmin状态。而且，磁电阻64和65在单元58的输入端(位线60)和输出端(线63)之间连接成第一串联电路，磁电阻元件66和67在单元58的输入端(位线60)和输出端(线63)之间连接成第二串联电路。磁电阻元件64至67被连接在一起，以提供Rmax和Rmin之间的中点电阻的总电阻。类似地，中点发生器单元59包含多个(在这个实施例中是4个)连接在一起以提供Rmax和Rmin之间的中点电阻的总电阻的非易失磁电阻元件。两个控制晶体管68和69被连接起来，用于控制流经单元58的电流，后面将描述这一过程。
参照图2，它提供了一个简化的示意图，用于举例说明中点发生器70的操作。在Rmin和Rmax之间的中间或一半的中点电阻被标明为Rmid。下列等式描述了Rmid与Rmin和Rmax之间的关系：
Rmid＝(Rmax-Rmin)/2+Rmin
Rmid＝ΔR/2+Rmin    (1)
其中ΔR＝Rmax-Rmin
等式(1)可以通过图2所示的磁电阻元件的串/并组合来实现。磁电阻元件可以以这种方式进行组合，因为它们都是一阶线性元件，因此，它们都可以看作为普通的无源线性电阻器。在这个简化的例子中，中点发生器70包含输入端71和输出端72。串联电路74包含电阻值等于Rmax的磁电阻元件75，其与电阻值等于Rmin的磁电阻元件76串联，所述磁电阻元件在输入端71和输出端72之间以串联的形式连接起来。另一个串联电路77包含电阻值等于Rmax的磁电阻元件78，与电阻值等于Rmin的磁电阻元件79串联在一起，所述磁电阻元件在输入端71和输出端72之间以串联的形式连接起来。串联电路74还以并联的方式与串联电路77连接起来以形成串/并组合。
发生器70的电阻的串/并组合如下所述：
Rmid＝(Rmax+Rmin)||(Rmax+Rmin)＝RAB
其中RAB是输入端71和输出端72之间的总电阻。
RAB＝(Rmax+Rmin)2/(2＊(Rmax+Rmin))
＝(Rmax+Rmin)/2
＝(ΔR+Rmin+Rmin)/2
RAB＝ΔR/2+Rmin    (2)
可以看出等式(2)与等式(1)是相同的，即RAB等于Rmid，因此发生器70成功地产生了中点Rmid。
一般地，磁电阻元件是可以编程到Rmax或Rmin状态的非易失存储器元件，其中Rmin是对应于平行磁化状态的最小电阻值，Rmax是对应于反平行磁化状态的最大电阻值。而且，磁电阻元件通常最初处于Rmin状态，并且在产生Rmid之前必须将其编程到Rmax状态。这种编程可以一次性完成，此后，Rmax将自动地产生而不需要重新编程，因为磁电阻元件以非易失方式保持其磁化状态。
参照图3，其中举例说明的是数据存储器单元对(一个单元包含磁电阻元件44和控制晶体管48，另一单元包含磁电阻元件45和控制晶体管49)的简化示意图，其与中点发生器单元58相结合，从而示出读取操作期间的电流。在第一存储器单元(磁电阻元件44和控制晶体管48)的读取操作中，字线WL0被提升为逻辑1，而字线WL1保持逻辑0的状态。WL0上的逻辑1使控制晶体管48导通，使得位线42中的数据电流I流过磁电阻元件44和控制晶体管48到达返回或地线GL。
同时，在中点发生器单元58的磁电阻元件65和地线GL之间连接的控制晶体管68被WL0上的逻辑1开启，而在中点发生器单元58的磁电阻元件67和地线GL之间连接的第二个控制晶体管69，由于WL1上的逻辑0而保持关闭状态。参考位线60中的参考电流(Iref)在中点发生器单元58处分流，其中的一半电流流过磁电阻元件66和67，而另一半电流流过磁电阻元件64和65。在磁电阻元件65和67之间提供直接相连，使得流过磁电阻元件66和67的一半电流流过直接相连以到达控制晶体管68的上端，在此处与流经磁电阻元件64和65的一半电流汇合。于是完整的参考电流(Iref)流过控制晶体管68到达地线GL。可以看出，当提供逻辑1以读取其它存储器单元(磁电阻元件45和控制晶体管49)中存储的信息时，出现类似的电流(但以相反的方向通过直接连接)。因此，参考电流(Iref)在中点发生器单元58中流动，以产生中点电压Vdataref，以作为所有类型的检测放大器的参考电压，例如在电流传送器55中用来产生Vref。
参照图4，其中的简化示意图根据本发明举例说明了带有参考列的读取电路，包含位于多个数据块之间的磁电阻中点发生器单元。图4包含数据块80和数据块81，而参考列82位于它们之间。数据块80和81是相似的，为了简化起见，例子中是4位乘4位的块，但应当理解，任何方便的尺寸都可以使用。如结合图1的实施例所描述的那样，数据块80包含4个位线83，每个位线通过列选择晶体管84与电流传送器电路85相连。类似地，数据块81包含4个位线86，每个位线通过列选择晶体管87与电流传送器88相连。参考列82与图1中的参考列41类似，并以相似的方式工作。在这个实施例中的一个差别是参考列82为它自己的电流传送器电路89提供参考信号。电流传送器电路85和89的输出信号在比较器90中进行比较，以提供数据块80的输出信号。电流传送器电路88和89的输出信号在比较器91中进行比较，以提供数据块81的输出信号。因此，并入一个或多个中点发生器的单个参考列可以与多个数据块结合使用，或如图1所描述的那样，参考列可以嵌入在每个数据块中。
现在参照图5，其中根据本发明举例说明了并入散布的中点发生器的磁电阻随机访问存储器结构的另一个实施例。图5所例举的存储器结构被看称作并-并存储器结构，并且将这种存储器统一标明为100。存储器100包含嵌入在多个数据列(每个数据列用102来标明)中的参考列101，所述数据列形成单个数据块。每个数据列102包含全局位线103和本地位线104，本地位线104通过段选择晶体管105与相关的全局位线103相连。非易失磁电阻存储器元件106、107、108和109中的每个都有一边与相关的本地位线104相连，而另一边分别通过控制或激活晶体管112至115与地线GL相连。
在这个优选实施例中，元件106至109是用电阻表示的磁隧道结存储器单元。元件106至109中的每个都可通过本领域已知的方式编程到Rmax和Rmin状态中的一个状态，以充当存储信息的存储器。每个全局位线102通过列选择晶体管(或开关)117与电流传送器电路111的一个输入端相连，电流传送器电路111的输出端与差分放大器119相连。并-并结构的附加信息和实施例已在转让给相同受让人、序号为09/649，562、2000年8月提交、题目为“MTJ MRAM并-并结构”的待审美国专利申请中公布过，这里参考引用了该申请。
参考列101包含两个中点发生器单元120和121，它们通过本地参考位线122相连。并且，位线122通过段选择晶体管124与全局参考位线123相连。全局参考位线123通过列选择晶体管(或开关)127连到电流传送器电路118的第二个输入端上。在这个实施例中，中点发生器单元120包含多个非易失磁电阻元件128至131，每个都具有Rmax和Rmin状态，并且每个都可以被设置为Rmax和Rmin状态之一。如图1所述，通常将磁电阻元件128至131连接在一起以提供Rmax和Rmin之间的中点电阻的总电阻。类似地，中点发生器单元121包含多个(在这个实施例中是4个)非易失磁电阻元件，它们都连接在一起以提供Rmax和Rmin之间的中点电阻的总电阻。
另外参照图6，其中单独说明了中点发生器单元120以便更好地阐述下列电路中的修改。而且，在实际构造中，磁电阻元件128至131通常作为位于支持层(例如，半导体衬底或类似材料)上的材料堆叠或叠层而进行制备的。图6中，形成磁电阻元件的每个堆叠的底部用B来标明，而堆叠的上部用T来标明。这里应当注意，引入一对控制晶体管132和133，以根据所读取的相关数据单元来控制流经中点发生器单元120的电流的方向(完整的解释参见图3)。通常在半导体衬底上形成控制晶体管，但是在这个实施例中，每个控制晶体管132和133的一个电流端子分别与磁电阻元件129和131的顶层相连。
为了减少图6中所例举的中点发生器单元的连接和部件，可以使用图7所例举的另一个实施例。中点发生器单元140包含4个磁电阻元件141至144，其中堆叠的底部和顶部用B和T来标明。在这个实施例中，元件141和143的底部连在一起，并且元件142和144的底部连在一起。同样，元件141和142的顶部连在一起，并且元件143和144的顶部连在一起。图8是一般性地举例说明磁电阻元件141至144的物理位置的简化等距视图。容易看出，通过这种布局，磁电阻141至144的相互连接和制备大大地简化了。
元件142至144的底部连到地线GL。元件141的底部通过控制晶体管147连到本地位线145，而元件143的底部通过控制晶体管148连到本地位线145。因为通常在半导体衬底(堆叠的底部)上形成控制晶体管，这种连接可非常简单地并入实际结构中。而且，可以看出，当控制晶体管147或控制晶体管148被接通时，磁电阻元件141至144形成前面所描述的并联电路，以在本地位线145上产生所期望的中点。
参照图9，其中的简化示意图举例说明了并-并结构的存储器150。存储器150通常与图5中的存储器100相类似，除开已经去掉了段选择晶体管105，继而去掉分立的本地位线104，以及全局位线和MTJ存储器单元之间的控制晶体管112的连接。并且，参考列151包含两个中点发生器单元152和153，每个中点发生器单元都与图7的中点发生器单元140相类似。这里可以看出，磁电阻元件和控制晶体管都以规则的图案定位，使得这个实施例的制备大大地简化。参照图10，其中的简化截面视图举例说明了去掉段选择晶体管的数据元件列中的数据磁电阻元件和控制晶体管的物理定位。在这种结构中去掉段选择晶体管节省了存储器的面积和通过段选择晶体管的时延。然而增加了所有控制或隔离晶体管的结电容，这将导致在某种程度上的速度下降。
相对器件的规则图案，应当注意，通过激活相关的全局位线(GBL0至GBL3)和相关的数字线(digitline)(DL0至DL3)来选择任何特定数据元件。当通过激活适当的全局位线和数字线DL0来选择4个数据列中的任何一列的上部数据元件时，中点发生器单元152中的上部控制晶体管也被激活。因此通过激活全局参考位线GBLref，在中点发生器单元152中产生适当的参考信号，并将该参考信号施加给全局参考位线GBLref上，并且通过电流传送器到达比较器。所使用的特定中点发生器单元总是放置所读取的数据单元的附近，使得所读取的数据单元和中点发生器单元之间在结构和周围环境因素(例如温度等等)方面差别最小或没有差别。
现在参照图11，其中的简化示意图举例说明了串-并结构的MRAM阵列200的实施例。阵列200包含多个(此例中为4个)数据单元204的列202，和包含根据本发明的中点发生器单元208的嵌入参考列206。每个数据单元204包含与控制晶体管并联的磁电阻元件。这里应当注意，控制晶体管通常导通以便短路或从电路中去掉磁电阻元件。为了读取数据单元，控制晶体管被置为非导通。每个数据列202包含多个串联的段，每段包含多个串联数据单元204。每个串联的段通过段选择晶体管212被连接到全局位线210，使得列中所有串联的段都并联起来。列202的每个全局位线210通过列选择晶体管214与电流传送器215的一个输入端相连。另外参照图12，其中的简化截面视图举例说明了一个数据列202的串联段。有关串-并结构的附加信息和实施例在转让给同一受让人、2000年8月28日提交、序号为09/649，117、题目为“MTJ MRAM串-并结构”的美国专利申请中公布过，这里参考引用了该申请。
参考列206包含与参考位线216相连的中点发生器单元208的多个串联段。参考位线216通过列选择晶体管(或开关)217连到电流传送器电路215的第二个输入端上。每个中点发生器单元208包含多个非易失磁电阻元件220至223，每个都具有Rmax和Rmin状态，每个都被设置为Rmax和Rmin中的一个状态。参照图13，为了更好地理解其操作，其中举例说明了单个中点发生器单元208。除磁电阻元件220至223之外，每个中点发生器单元208包含一对在串联的磁电阻元件221和223上串联的控制晶体管225和226。因此，每个中点发生器单元208包含在I/O端子A和B之间串联的磁电阻元件220和222，在I/O端子A和B之间串联的磁电阻元件221和223，在I/O端子A和B之间串联的控制晶体管225和226。图14的简化等距视图举例说明了图13的单个中点发生器单元208。
在对每个中点发生器单元208进行编程时，通过全局位线216将编程电流提供给磁电阻元件220和222，通过第二个全局位线230将编程电流提供给磁电阻元件221和223。通过数字线DL0或DL1提供附加的编程和选择或寻址。这里应当注意，阵列200中的每个串联段中的每个数据单元可以通过全局位线和数字线DL0至DL3单独进行寻址。在每个中点发生器单元208中，磁电阻元件220和221被编程到Rmax状态，而磁电阻元件222和223被编程到(或保持在)Rmin状态。在端子A和B之间的最终电阻值是RAB＝ΔR/2+Rmin。
在操作中，控制晶体管225和226通常导通，使得中点发生器单元208(参照图13)通常断开，或对阵列没有影响。当通过激活数字线DL0或数字线DL1来选择阵列200中包含磁电阻元件220和221的行中的数据单元，或包含磁电阻元件222和223的行中的数据单元时，分别关闭控制晶体管225或226。当控制晶体管225或226处于非导通状态时，中点发生器单元208(参照图13)在电路中，并在全局位线216上向电流传送器215提供参考信号。
在上面所有的实施例中，应当理解，多个数据列与单个参考列相关或能够相关，参考列可以散布、嵌入或者分布在数据列的整个阵列中。例如，在图1所例举的结构中，参考列可以包含中点发生器，而每一边的数据列可扩展为4个、8个等等。所包含的参考列的数目可以很少，其中有限数目的参考列在包括8、16、32或64个数据块的整个阵列中分布。
一般来说，MRAM结构中的参考列由n/2个中点发生器单元构成，其中n是每个数据列中存储器单元的数目。并且，每个参考列内中点发生器的布局使得每个中点发生器占据4个磁电阻元件所占用的面积。也就是说，存储器通常在单个衬底(例如，半导体芯片或类似材料)上制备，而磁电阻元件位于规则图案的行和列上。而且，多个数据列的磁电阻元件和多个参考列的磁电阻元件通常都很相似。包含中点发生器的参考列的一个非常重要的方面在于，它的电容性地非常接近相邻的数据列。因此，数据和参考列上的所有时变信号均非常密切地相随，从而实现高速读取处理。
于是，这里公开和描述了新的和改进的MRAM结构，其大大改进了磁电阻元件读取电路的操作和可靠性。由于有了带有中点发生器的新的和改进的参考列，电路工作更快而且更为可靠。由于有了带有中点发生器的新的和改进的参考列，可以进行超快速读取，且结构非常稳健和可靠，至少可与SRAM的性能相比。
尽管我已经给出和描述了本发明的特别实施例，然而本领域的技术人员将可以进一步地对其做出修正和改进。因此我希望应当理解，本发明并不限于所给出的特殊形式，我的意思是指附加的权利要求覆盖了不违背此项发明的宗旨和范围的所有修正。

Claims (9)

1.一种磁电阻随机访问存储器结构，包括：
至少一个数据列，其中数据列包括位线和与位线相连的多个存储器单元，以及其中每个存储器单元包含可编程到Rmax和Rmin状态之一的至少一个非易失磁电阻元件和控制晶体管；
包含至少一个中点发生器单元的至少一个参考列，位于数据列的附近，其中中点发生器单元与参考列的参考位线相连，并包含输入端子、输出端子和多个非易失磁电阻元件，所述多个非易失磁电阻元件包含第一对串联的非易失磁电阻元件和第二对串联的非易失磁电阻元件，其中第一对和第二对彼此并联并位于输入端子和输出端之间，其中每个对的第一非易失磁电阻元件被设置到Rmax，所述每个对的第二非易失磁电阻元件被设置到Rmin，并且所述多个非易失磁电阻元件被连接在一起以提供对应于所述Rmax和Rmin之间的中点电阻的总电阻；以及
与数据列和参考列相连的差分读出电路，用于差分比较数据列所产生的数据电压和中点发生器单元所产生的参考电压，并提供数据输出信号。
2.如权利要求1所述的磁电阻随机访问存储器结构，其中中点发生器单元包含至少两个控制晶体管。
3.如权利要求1所述的磁电阻随机访问存储器结构，其中数据列的多个存储器单元包含多对存储器单元，并且所述中点发生器单元通过字线与一对存储器单元相连，所述字线连接到和所述存储器单元对的存储器单元相关的第一控制晶体管以及和与中点发生器的一对串联的非易失磁电阻元件相关的第二控制晶体管。
4.如权利要求1所述的磁电阻随机访问存储器结构，还包含与参考列位置邻近的多个存储器单元数据列，该多个数据列一次一个地选择性连接到差分读出电路，该差分读出电路用于差分比较多个数据列中选定的数据列所产生的数据电压与中点发生器所产生的参考电压。
5.如权利要求1所述的磁电阻随机访问存储器结构，还包含多个存储器单元数据列和多个参考列，每个参考列包含中点发生器，所述多个参考列被散布在多个数据列之间。
6.如权利要求5所述的磁电阻随机访问存储器结构，其中所述多个数据列被分成数据块，每个数据块包含该多个数据列的一部分，且该多个参考列中的每个一次一个地嵌入在每个数据块中，多个数据列的该部分和嵌入在相关块中的参考列被连接，以分别向差分读出电路提供数据电压和参考电压。
7.如权利要求5所述的磁电阻随机访问存储器结构，其中所述多个数据列被分成数据块，每个数据块包含多个数据列的一部分，所述多个参考列一次一个地被放置在相邻数据块之间，相邻数据块和在相邻数据块之间散布的参考列被连接，以分别提供数据电压和参考电压到差分读出电路。
8.一种磁电阻随机访问存储器结构，包括：
衬底；
至少一个数据列，其中数据列包含位线和位于衬底上并且被连接到位线的多个存储器单元，以及其中，每个存储器单元包含可编程到Rmax和Rmin状态之一的至少一个非易失磁电阻元件；
至少一个参考列，包含位于衬底上和数据列邻近的至少一个中点发生器，中点发生器包含与参考列连接的第一端子，以及第二端子；第一串联电路，包含电阻值等于Rmax的第一磁电阻元件，其与电阻值等于Rmin的第一磁电阻元件串联，第一串联电路在第一端子和第二端子之间串联连接；以及第二串联电路，包含电阻值等于Rmax的第二磁电阻元件，其与电阻值等于Rmin的第二磁电阻元件串联，第二串联电路在第一端子和第二端子之间串联连接，并与第一串联电路并联，其中第一端子和第二端子之间的总电阻为Rmax和Rmin之间的中点；和
差分读出电路，与数据列和参考列相连，用于差分比较数据列所产生的数据电压与中点发生器单元所产生的参考电压，并提供数据输出信号。
9.一种磁电阻随机访问存储器结构，包括：
多个数据列，其中数据列包含位线和多个存储器单元，每个存储器单元包含可编程到Rmax和Rmin状态之一的磁电阻隧道结元件，所述多个数据列被分成数据块，每个数据块包含所述多个数据列的一部分；
多个参考列，其中每个参考列包含多个中点发生器单元，每个中点发生器单元包含与相关参考列连接的第一端子，以及第二端子，第一串联电路包含电阻值等于Rmax的第一磁电阻元件，其与电阻值等于Rmin的第一磁电阻元件串联，第一串联电路在第一端子和第二端子之间串联连接，以及第二串联电路，包含电阻值等于Rmax的第二磁电阻元件，其与电阻值等于Rmin的第二磁电阻元件串联，第二串联电路在第一端子和第二端子之间串联连接，并与第一串联电路并联，其中第一端子和第二端子之间的总电阻为Rmax和Rmin之间的中点；
所述多个参考列，其按照以下结构之一被散布在多个数据列之间：参考列一次一个地放置在相邻数据块之间的结构，和参考列一次一个地嵌入在每个数据块中的结构；和
差分读出电路，与所述多个数据列和所述多个参考列相连，用于差分比较所选择的数据列中的数据单元所产生的数据电压，和所述多个参考列中与所选择的数据列邻近的参考列的中点发生器单元所产生的参考电压，并提供数据输出信号。
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