CN100405327C - 存储器系统、存储器设备和输出数据选通信号生成方法 - Google Patents
存储器系统、存储器设备和输出数据选通信号生成方法 Download PDFInfo
- Publication number
- CN100405327C CN100405327C CNB2005101138289A CN200510113828A CN100405327C CN 100405327 C CN100405327 C CN 100405327C CN B2005101138289 A CNB2005101138289 A CN B2005101138289A CN 200510113828 A CN200510113828 A CN 200510113828A CN 100405327 C CN100405327 C CN 100405327C
- Authority
- CN
- China
- Prior art keywords
- signal
- read
- preamble period
- command
- generate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims abstract description 23
- 239000004065 semiconductor Substances 0.000 claims abstract description 108
- 230000004044 response Effects 0.000 claims abstract description 45
- 230000009849 deactivation Effects 0.000 claims description 25
- 230000003111 delayed effect Effects 0.000 claims description 2
- 102100035606 Beta-casein Human genes 0.000 description 10
- 101000947120 Homo sapiens Beta-casein Proteins 0.000 description 10
- 230000000630 rising effect Effects 0.000 description 5
- 102100020756 D(2) dopamine receptor Human genes 0.000 description 4
- 101000931901 Homo sapiens D(2) dopamine receptor Proteins 0.000 description 4
- 230000008859 change Effects 0.000 description 4
- 102100020802 D(1A) dopamine receptor Human genes 0.000 description 3
- 101000931925 Homo sapiens D(1A) dopamine receptor Proteins 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 208000012978 nondisjunction Diseases 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1066—Output synchronization
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/22—Control and timing of internal memory operations
- G11C2207/2254—Calibration
Abstract
一种输出数据选通信号生成方法和存储器系统，其包括多个半导体存储器设备；和用于控制半导体存储器设备的存储器控制器，其中，存储器控制器向半导体存储器设备提供命令信号和片选信号。一个或多个半导体存储器设备可以响应命令信号和片选信号而检测读命令和伪读命令，并且根据所计算的前同步周期数来生成一个或多个前同步信号。
Description
本申请要求于2004年10月19日向韩国知识产权局提出的韩国申请第2004-83745号的权益，在此全文引用作为参考。
技术领域
本发明的示例实施例涉及一种生成具有前同步(preamble)信号的输出数据选通信号的存储器系统和半导体存储器设备以及用于生成输出数据选通信号的方法。
背景技术
通常，存储器系统可以包括存储器控制器和半导体存储器设备。在存储器控制器与半导体存储器设备之间的数据传输期间，可以与数据一起生成输入/输出数据选通信号，以便提供输入/输出数据的精确定时。
例如，在双数据速率、四倍数据速率等的半导体设备中，可以与时钟信号的上升沿和/或下降沿同步地执行数据输入/输出。可以与时钟信号同步地生成输入/输出数据选通信号。半导体设备在写操作期间可以用输入数据选通信号来接收取样的输入数据，并且在读操作期间可以使用输出数据选通信号来输出数据。
然而，随着存储器系统的操作速度增加，时钟信号的频率可能增加，因此在初始生成阶段期间，可以与时钟信号同步生成并且可以在读操作期间生成的输出数据选通信号不会从第一输出电压稳定地摆动到第二输出电压。结果，输出数据选通信号和初始生成的数据可能不会一致。
由于前面部分所述，在生成输出数据选通信号的选通信号之前的预定周期期间(例如，固定)，半导体存储器设备可以生成前同步信号，从而能够在选通信号生成的初始阶段期间提供稳定的摆动。结果，输出数据选通信号和发送的数据之间的生成定时可以一致。在生成输出数据选通信号的选通信号之前，前同步信号可以与时钟信号同步。然而，初始生成的前同步信号因为不稳定地摆动而不能与时钟信号同步，并且在预定周期(例如，固定)期间可被触发以逐渐变得与时钟信号同步。
存储器控制器可以连接到多个半导体存储器设备，并且输出数据选通信号线可以共同连接到输出数据线。如果固定多个半导体存储器设备的数据选通信号的前同步信号的周期数，则因为可以在第二半导体存储器存储设备的读操作之后立即或者近似立即执行第一半导体存储器设备的读操作，则可能出现问题。因为可以从第二半导体存储器设备中生成输出数据选通信号的前同步信号，同时可以从第一半导体存储器设备中生成输出数据选通信号的选通信号，所以在第一半导体设备的选通信号和第二半导体设备的输出数据选通信号的前同步信号之间发生冲突。
发明内容
本发明的示例实施例可以提供一种存储器系统，其能够在多个半导体存储器设备的读操作期间减少或防止在从一个半导体存储器设备生成的选通信号与从另一半导体存储器设备生成的前同步信号之间的冲突。
本发明的示例实施例可以提供一种能够改变输出数据选通信号的前同步信号的半导体存储器设备。
本发明的示例实施例可以提供一种存储器系统和/或半导体存储器设备的输出数据选通信号生成方法。
本发明的存储器系统的示例实施例可以包括多个半导体存储器设备；和存储器控制器，其被配置来控制多个半导体存储器设备，其中，存储器控制器可以被配置来向多个半导体存储器设备提供命令信号和片选信号，并且输出多个半导体存储器设备的输出数据选通信号。
在存储器系统的示例实施例中，一个或多个半导体存储器设备可被配置来响应命令信号和片选信号而检测读命令，并且根据所计算的前同步周期数来生成前同步信号。
在本发明的存储器系统的示例实施例中，所计算的前同步周期数可以通过将与脉冲时间(burst length)对应的周期数从表示伪读命令和读命令之间出现的周期数的周期数中减去来计算。
本发明的半导体存储器设备的示例实施例可以包括：命令解码器，其被配置来解码读信号、伪读信号、和模式设定信号；模式设定部分，其被配置来响应模式设定信号而设定脉冲时间信号和CAS等待时间信号；和前同步周期计算器，其被配置来根据所计算的前同步周期数而生成前同步周期信号。
根据本发明的包括至少两个半导体存储器设备和控制多个半导体存储器设备的存储器控制器的存储器系统的输出数据选通信号生成方法的示例实施例可以包括：将命令信号和片选信号施加到半导体存储器设备；响应命令信号和片选信号而检测读命令和伪读命令；计算前同步周期数；和基于所计算的前同步周期数而生成至少一个前同步信号。
根据本发明的半导体存储器设备的输出数据选通信号发生方法的示例实施例可以包括：响应命令信号和片选信号而生成读信号、伪读信号、和模式设定信号；响应模式设定信号而设定脉冲时间信号、CAS等待时间信号和前同步周期信号；计算前同步周期数；和根据所计算的前同步周期数而生成前同步周期信号。
应当理解，本发明的示例实施例的前述一般描述以及本发明示例实施例的下述详细描述不会限制本发明。
附图说明
根据结合附图对以下本发明的示例性实施例的说明，本发明的示例性实施例将更为明显以及更容易理解。
图1是根据本发明的存储器系统的示例实施例的方框图。
图2是图1的存储器系统的示例实施例的半导体存储器设备的示例实施例的方框图。
图3是图2的半导体存储器设备的示例实施例的命令解码器的示例实施例的方框图。
图4A是图2的半导体存储器设备示例实施例的前同步周期计算器的示例实施例的方框图；
图4B是图2的半导体存储器设备示例实施例的前同步周期计算器的示例实施例的方框图；
图5是图4A和4B所示的计数使能信号发生器的示例实施例的方框图；
图6是图5所示的脉冲时间延迟器的示例实施例的方框图；
图7A是图4A所示的前同步周期计数器的示例实施例的方框图；
图7B是图4B所示的前同步周期计数器的示例实施例的方框图；
图8是图7A和7B所示的触发器的示例实施例的方框图；和
图9是图解说明根据本发明的示例实施例的操作的时序图。
具体实施方式
现在将参考附图来更全面地描述本发明的示例实施例。然而，本发明可以以不同方式来体现，并且不能被曲解为限于这里所阐述的示例实施例。相反，提供所述示例实施例以便向本领域的普通技术人员阐明本发明的范围。
图1是图解说明了根据本发明的存储器系统的示例实施例的方框图。图1所示的存储器系统的示例实施例可以包括存储器控制器100和n个半导体存储器设备200-1至200-n。
存储器控制器100的示例实施例可以输出下列中的一个或多个：片选信号CSB1至CSBn；时钟信号CLK；命令信号COM；寻址信号ADD；输入数据信号DIN；和输入数据选通信号DQSI。片选信号CSB1至CSBn可被反转。存储器控制器100的示例实施例可以接收输出数据信号DOUT和/或输出数据选通信号DQSO。n个半导体存储器设备200-1至200-n的示例实施例可以接收命令时钟信号CLK、命令信号COM、寻址信号ADD、输入数据信号DIN、和/或输入数据选通信号DQSI。n个半导体存储器设备200-1至200-n的示例实施例中的每一个可以接收不同的被反转的片选信号CSB1至CSBn。n个半导体存储器设备200-1至200-n的示例实施例中的每一个可以输出输出数据选通信号DQSO和/或输出数据信号DOUT。
在图1所示的示例实施例中，本发明的存储器系统的示例实施例可以基于片选信号CSB1至CSBn(例如)选择n个半导体存储器设备200-1至200-n中的一个。存储器系统的示例实施例也可以响应时钟信号CLK、命令信号COM和寻址信号ADD中的任意一个或者组合，对半导体存储器设备200-1至200-n中的被选的一个执行写操作和/或读操作。
图2图解说明了图1的存储器系统的示例实施例的半导体存储器设备的示例实施例的方框图。图2示出了可以涉及生成输出数据选通信号DQSO的组件。如图2所示，半导体存储器设备的示例实施例可以包括命令解码器10、模式设定部分12、前同步周期计算器14、和/或输出数据选通信号发生器16。
命令解码器10的示例实施例可以接收和解码片选信号CSB和/或命令信号COM，以便响应时钟信号CLK而生成伪读信号DRD、读信号RD和模式设定信号MRS中的至少一个。
模式设定部分12的示例实施例可以接收和解码寻址信号ADD，以便响应模式设定信号MRS而生成脉冲时间(burst length)信号BL、CAS等待时间信号CL、和最大前同步周期信号NPRE的至少一个。响应模式设定信号MRS而可被施加的寻址信号ADD可以是模式设定代码。最大前同步周期信号NPRE表示最大前同步周期数。脉冲时间信号BL可以是表示脉冲时间的信号，CAS等待时间信号CL可以是表示CAS等待时间的信号。例如，如果输入了对应于脉冲时间4的模式设定代码，则模式设定部分12的示例实施例可以设定脉冲时间信号BL4为高电平，如果输入了对应于脉冲时间8的模式设定代码，则模式设定部分12的示例实施例可以设定脉冲时间信号BL8为高电平。或者，当输入了对应于脉冲时间4的模式设定代码时，模式设定部分12的示例实施例可被配置来将脉冲时间信号BL4设定为低电平，并且当输入了对应于脉冲时间8的模式设定代码时，模式设定部分12的示例实施例可被配置来将脉冲时间信号BL8设定为低电平。最大前同步周期数、脉冲时间和CAS等待时间中的一个或多个可以根据设计偏好而在设备间或者系统间不同。
前同步周期计算器14的示例实施例可以接收伪读信号DRD、读信号RD、最大前同步周期信号NPRE、和脉冲时间信号BL中的至少一个，并且可以计算可被用来生成前同步周期信号PREC的前同步周期数。前同步周期计算器14可以通过将与脉冲时间近似对应的周期数从与伪读信号DRD和读信号RD之间的周期数近似对应的周期数中减去来计算前同步周期数。
通过将与脉冲时间近似对应的周期数从与伪读信号DRD和读信号RD之间的周期数近似对应的周期数中减去来计算前同步周期数仅仅是如何计算前同步周期数的一个示例实施例，并且应当理解上述计算方法不是用来限制本发明的。
可以使用所计算的前同步周期数来生成前同步周期信号PREC。本发明的示例实施例可被配置使得所计算的前同步周期数可以不超过最大前同步周期数(例如，前同步周期阈值)。
输出数据选通信号发生器16的示例实施例可以接收前同步周期数PREC、脉冲时间信号BL、和CAS等待时间信号CL中的至少一个，以便生成输出数据选通信号DQSO。输出数据选通信号发生器16的示例实施例可以生成具有近似对应于所计算的前同步周期数的周期数的前同步信号，并且可以生成具有近似对应于脉冲时间的周期数的选通信号。在施加了读命令之后，所生成的选通信号可以在对应于CAS等待时间的周期期间被延迟并且可以与时钟信号CLK同步地生成。
图3是图解说明了图2的半导体存储器设备的示例实施例的命令解码器的示例实施例的方框图。图3的命令解码器的示例实施例可以包括伪读命令检测器10-1、读命令检测器10-2、和/或模式设定命令检测器10-3。
伪读命令检测器10-1的示例实施例可以根据片选信号CSB、行地址选通信号RASB、列地址选通信号CASB和写使能信号WEB中的至少一个来生成伪读信号DRD。片选信号CSB、行地址选通信号RASB、列地址选通信号CASB和写使能信号WEB可以都是反转的信号。例如，如果反转的片选信号CSB具有高电平，并且在时钟信号CLK的上升和/或下降沿施加具有高电平的反转的写使能信号WEB、反转的行地址选通信号RASB、和反转的列地址选通信号CASB，则伪读命令检测器10-1的示例实施例可以生成伪读信号DRD。片选信号CSB、行地址选通信号RASB、列地址选通信号CASB和写使能信号WEB可以是或者可以不是反转的信号，并且可以响应各种信号电平(例如，高、低、正和负)。
读命令检测器10-2的示例实施例可以根据片选信号CSB、行地址选通信号RASB、列地址选通信号CASB和写使能信号WEB中的至少一个来生成读信号RD。例如，如果反转的片选信号CSB具有低电平，并且在时钟信号CLK的上升和/或下降沿施加具有高电平的反转的写使能信号WEB、反转的行地址选通信号RASB、和反转的列地址选通信号CASB，则读命令检测器10-2的示例实施例可以生成读信号RD。
模式设定命令检测器10-3的示例实施例可以根据片选信号CSB、行地址选通信号RASB、列地址选通信号CASB和写使能信号WEB中的至少一个来生成模式设定信号MRS。例如，如果向模式设定命令检测器10-3的示例实施例施加具有低电平的反转的写使能信号WEB、反转的片选信号CSB、和反转的行地址选通信号RASB、反转的列地址选通信号CASB，则模式设定命令检测器10-3的示例实施例可以生成模式设定信号MRS。
在图3的命令解码器的示例实施例中，伪读命令检测器10-1的示例实施例、读命令检测器10-2的示例实施例和模式设定命令检测器10-3的示例实施例中的每一个共享相同的时钟信号CLK、片选信号CSB、行地址选通信号RASB、列地址选通信号CASB和写使能信号WEB。在命令解码器的替换实施例中，伪读命令检测器10-1、读命令检测器10-2和模式设定命令检测器10-3可以不共享相同的时钟信号CLK、片选信号CSB、行地址选通信号RASB、列地址选通信号CASB和写使能信号WEB。
图4A是图解说明了图2的半导体存储器设备示例实施例的前同步周期计算器的示例实施例的方框图。图4A所示的前同步周期计算器的示例实施例可以包括计数器使能信号发生器14-1、前同步计数器14-2、和寄存器14-3。
计数器使能信号发生器14-1的示例实施例可以响应伪读信号DRD和/或读信号RD来生成触发使能信号EN。例如，在对应于脉冲时间的周期期间可以延迟所生成的使能信号EN，如果输入了伪读信号DRD和/或读信号RD则可以激活所生成的使能信号EN，并且响应后来的(例如，下一个)伪读信号DRD和/或读信号RD可以去激活所生成的使能信号EN。触发使能信号EN的激活和去激活可以是触发使能信号EN从第一电平转变为第二电平的形式、其中第一电平可以对应于高电平，而上面讨论的第二电平可以对应于低电平，反之亦然。
前同步周期计数器14-2的示例实施例可以响应使能信号EN而激活和/或去激活，并且可以根据时钟信号CLK执行计数操作。而且，如果计数值对应于指定的前同步周期数，则前同步周期计数器14-2的示例实施例可以停止计数。前同步周期计数器14-2的示例实施例可被配置来以各种方式执行计数操作。例如，前同步周期计数器14-2可被配置来根据前同步周期计数器14-2的设计、利用常数和/或可变增量来进行递增和/或递减。
寄存器14-3的示例实施例可被配置来存储和生成各种值和/或信号。例如，寄存器14-3的示例实施例可以响应读信号RD而初始存储最大周期信号NPRE和/或前同步周期计数器14-2输出的值，并且可以生成前同步周期信号PREC。
图4B是图解说明了图2的半导体存储器设备示例实施例的前同步周期计算器的示例实施例的方框图。在图4B中，图4A的前同步周期计数器14-2被前同步周期计数器14-2’的示例实施例代替。图4A和4B中的相同附图标记代表相同的部分，因此省略相同部分的描述。
如前所讨论的，前同步周期计数器14-2的示例实施例可以响应使能信号EN而被使能，并且可以根据时钟信号CLK而执行计数操作。前同步周期计数器14-2’的示例实施例可被配置来计数至预定值(例如，前同步周期阈值)。前同步周期计数器14-2’的示例实施例可被配置来使用常数和/或可变增量递增和/或递减至预定值。
图5是图解说明了图4A和4B所示的计数使能信号发生器的示例实施例的方框图。图5所示的计数使能信号发生器的示例实施例可以包括逻辑和门20、脉冲时间延迟器22和锁存器24。
逻辑和门20的示例实施例可以包括或非门NOR和反转器I1。逻辑和门20的示例实施例可以将伪读信号DRD和读信号RD相加来生成信号b。
脉冲时间延迟器22的示例实施例可以在近似对应于脉冲时间信号BL的多个周期期间延迟逻辑和门20的示例实施例的输出信号b，并且响应时钟信号CLK而生成信号a，并且可以响应信号bb而复位。例如，在半导体存储器设备以双数据速率操作的示例实施例中，如果脉冲时间是4，则可以在两个周期期间执行延迟，以及如果脉冲时间是8，则可以在四个周期期间执行延迟。
锁存器24的示例实施例可以包括反转器I2和I3以及与非门NA1和NA2。如图5所示的锁存器24的示例实施例在信号a被激活时可以激活使能信号EN，并且如果信号b被激活时可以去激活使能信号EN。
或者，锁存器的实施例可被配置来当信号a被去激活时去激活使能信号EN，并且如果信号b被去激活则可以激活使能信号EN(例如)。根据各个信号的电平，可以确定激活和/或去激活信号a和b。例如，如果信号a对应于第一电平，则信号a可被确定为被激活，如果信号a对应于第二电平，则信号a可被认为是去激活。信号a的第一电平可以对应于高电平，信号a的第二电平可以对应于低电平，反之亦然。
图6是图解说明了图5所示的脉冲时间延迟器的示例实施例的方框图。图6的脉冲时间延迟器的示例实施例可以包括D触发器DF1至DF4以及开关SW1至SW4。根据本发明的示例实施例，脉冲时间可以变化。例如，如果脉冲时间被设定为4，则脉冲时间信号BL4可以具有高电平，并且如果脉冲时间被设定为8，则脉冲时间信号BL8可以具有高电平。而且，如果脉冲时间信号BL4具有高电平和脉冲时间信号BL8具有低电平，则开关SW1可以接通，而开关SW2至SW4可以断开。因此，D触发器DF1和DF2可以操作来在两个周期期间延迟信号b以生成信号a，并且可以响应信号bb而复位。
根据第二示例，如果脉冲时间信号BL4具有低电平而脉冲时间信号BL8具有高电平，则开关SW1可以关断，并且开关SW2至SW4可以接通。因此，四个D触发器DF1至DF4在四个周期期间可以延迟信号b，以便响应时钟信号CLK而生成信号a，并且可以响应信号b而复位。
图7A是图解说明了图4A所示的前同步周期计数器的示例实施例的方框图。前同步周期计数器的示例实施例可以包括逻辑乘积门30、计数器32和比较器34。
逻辑乘积门30的示例实施例可以包括与非门NA3和反转器14。逻辑乘积门30的示例实施例可以响应信号c而生成时钟信号CLK。
计数器32的示例实施例可以包括触发器FF1至FF3。计数器32的示例实施例可以响应使能信号EN而复位。根据图7A中的示例实施例，如果生成了具有高电平的使能信号EN，则计数器32可以执行计数操作，以便响应逻辑乘积门30的输出信号而生成3位信号Q1至Q3。3位信号Q1至Q3可以对应于前同步周期数。
如果3位信号Q1至Q3对应于最大前同步周期信号NPRE1、NPRE2和NPRE3，则比较器34的示例实施例可以生成具有低电平的信号c。例如，如果比较器34的示例实施例生成具有低电平的信号c，则逻辑乘积门30的输出信号具有低电平，并且因此触发器FF1至FF3可以不计数。结果，信号Q1至Q3可以保持先前的信号Q1至Q3，直到使能信号EN被禁能(例如，低信号电平)。如果使能信号EN被禁能(例如低信号电平)，则信号Q1至Q3可被复位至低电平。例如，如果最大前同步周期信号NPRE是“101”，则计数器32的示例实施例可以响应时钟信号CLK而计数至“101”，同时使能信号EN维持高电平，并且之后维持“101”，因为在生成时钟信号CLK的逻辑乘积门30的示例实施例上由于比较器34的示例实施例的影响而没有生成时钟信号CLK。如果使能信号EN被禁能(例如，低电平)，则信号Q1至Q3可被复位至例如“000”。
在图7B中，图7A的比较器34的示例实施例被比较器34’的示例实施例代替。图7A和7B的相同附图标记表示相同部分，因此省略相同部分的描述。
如果3位信号Q1至Q3具有预定值，则比较器34’的示例实施例可以生成具有低电平的信号c。例如，如果3位信号Q1至Q3对应于“101”或者“I10”，则比较器34’的示例实施例可被设计来检测“101”或者“I10”，以便生成具有低电平的信号c。比较器34’的示例实施例可以包括简单的逻辑门，例如反转器或与非门。
图8是图解说明了图7A和7B所示的触发器的示例实施例的图。如图8所示的触发器的示例实施例可以包括逻辑乘积门40、异或门XOR、和D触发器DF5。
逻辑乘积门40的示例实施例可以包括与非门NA4和反转器I5。逻辑乘积门40的示例实施例可以将施加到输入端Ci和计数输出端Qi的信号进行“与”(AND)运算，以便在输出端Co处生成输出信号。
或非门XOR可以“或非”(XOR)输入端Ci和计数输入端Qi-1，并且如果两个信号相同则可以生成具有低电平的信号，以及如果两个信号不同则可以生成具有高电平的信号。
D触发器DF5可以响应于被施加到复位端RE的使能信号EN的下降沿而被复位，并且可以响应时钟信号CLK而锁存要输出至计数输出端Qi的或非门的输出信号。如果具有高电平的信号被施加到输入端Ci和计数输出端Qi，则图8的触发器的示例实施例可以生成到输出端Co的具有高电平的信号，如果施加到输入端Ci的信号与施加到计数输入端Qi-1的信号不同，则图8的触发器的示例实施例可以锁存具有高电平的信号，以便响应时钟信号CLK而生成具有高电平的计数输出信号Qi。
图5-8使用特定的逻辑运算器(例如，反转器I1-I5、D触发器DF1-DF4等)来图解说明了本发明的示例实施例。然而，应当理解，可以使用各种逻辑运算器及其组合，因此图5-8是本发明的示例实施例，而不用于限制本发明。
图9是图解说明了根据本发明的半导体存储器设备的示例实施例的操作时序图。具体地，图9示出了半导体存储器设备的示例实施例的操作，其中存储器控制器100的示例实施例连接到半导体存储器设备200-1和200-2的示例实施例。半导体存储器设备的示例实施例以双数据速率操作，CAS等待时间可以被设定为6，脉冲时间可以被设定为4，以及最大前同步周期信号NPRE可以被设定为“100”。
在图9中，CLK和COM可以分别表示时钟信号和命令信号，它们可被共同地施加到半导体存储器设备200-1和200-2的示例实施例。CSB1可以表示被施加到半导体存储器设备200-1的示例实施例的反转的片选信号，并且CSB2可以表示被施加到半导体存储器设备200-2的示例实施例的反转的片选信号。RD1、DRD1、EN1、Q11至Q13和PREC1可以表示由半导体存储器设备200-1的示例实施例内部生成的信号，以及RD2、DRD2、EN2、Q21至Q23和PREC2可以表示由半导体存储器设备200-2的示例实施例内部生成的信号。DQSO和DOUT可以表示从半导体存储器设备200-1和200-2的示例实施例分别输出的输出数据选通信号和输出数据。
根据代表本发明示例实施例的图9中的时序图，在时钟信号的上升沿处施加具有低电平的可以表示读命令的反转的片选信号CSB1和命令信号COM，半导体存储器设备200-1的示例实施例的命令解码器10的示例实施例可以生成读信号RD1，并且半导体存储器设备200-2的示例实施例的命令解码器10的示例实施例可以生成伪读信号DRD2。半导体存储器设备200-1的示例实施例的寄存器14-3的示例实施例可以接收前同步周期计数器14-2或14-2’的示例实施例输出的信号Q11至Q13，其设定的初始值可以是“100”，以便响应读信号RD1而生成信号Q11至Q13作为前同步周期信号PREC1。
因此，半导体存储器设备200-1的示例实施例可以在时间段T1期间生成4周期的前同步信号，并且在时间段T2期间可以生成输出数据DOUT和选通信号。
在延迟了对应于脉冲时间(例如两个周期)的周期之后，半导体存储器设备200-1和200-2的每个示例实施例的计数器使能信号发生器14-1的示例实施例可以激活使能信号EN1和EN2。半导体存储器设备200-1和200-2的每个示例实施例的前同步周期计数器14-2或14-2’的示例实施例可以响应时钟信号CLK而执行计数操作。在施加了可以表示第一读命令的命令信号COM之后过去3个周期之后，如果在时钟信号CLK的上升沿处施加具有低电平的可以表示读命令的命令信号COM和反转的片选信号CSB2，半导体存储器设备200-2的示例实施例的命令解码器10的示例实施例可以生成读信号RD2，并且半导体存储器设备200-1的示例实施例的命令解码器10的示例实施例可以生成伪读信号DRD1。因此，半导体存储器设备200-1和200-2的每个示例实施例的计数器使能信号发生器14-1的示例实施例可以去激活使能信号EN1和EN2。半导体存储器设备200-1和200-2的每个示例实施例的前同步周期计数器14-2或14-2’的示例实施例可以停止计数操作，并且可以生成“001”的信号Q11至Q13。半导体存储器设备200-2的示例实施例的寄存器14-3可以接收信号“001”，以便响应读信号RD2而生成前同步周期信号PREC2。因为读信号RD2在从伪读信号DRD2的3个周期之后可被使能以及脉冲时间BL可以是对应于两个周期的4，因此前同步周期可以是一个周期，这是通过从三个周期减去两个周期而获得的。
因此，半导体存储器设备200-2的示例实施例可以在时间段T3期间生成一个周期的前同步信号，并且可以在时间段T4期间生成输出数据DOUT和选通信号。
根据本发明的示例实施例的上述示例操作，半导体存储器设备200-1的示例实施例可以生成3个周期的前同步信号，因为在时间段T5期间生成了前同步周期信号PREC1“011”，并且可以在时间段T6期间生成输出数据DOUT和选通信号。因为读信号RD1在从伪读信号DRD1的五个周期之后可被使能，并且脉冲时间BL为对应于两个周期的4，因此前同步周期可以是3个周期，这是通过从五个周期减去两个周期而获得的。在时间段T7期间，半导体存储器设备200-2的示例实施例不会生成前同步信号，因为“000”的前同步周期信号PREC2生成输出数据DOUT和选通信号。时间段T7的选通信号变成半导体存储器设备200-2的前同步信号，因此从半导体存储器设备200-2的示例实施例输出的输出数据DOUT在时间段T6期间在时间上与选通信号一致。因为读信号RD2在从伪读信号DRD2的二个周期之后可被使能，并且脉冲时间BL为对应于两个周期的4，因此前同步周期可以是零个周期，这是通过从二个周期减去两个周期而获得的。
用对应于脉冲时间的周期的延迟时间，存储器控制器100的示例实施例可以持续地施加读命令至半导体存储器设备200-1和200-2。因此，可以改善数据总线的效率。
如图9的示例操作时序图所示，在本发明的存储器系统的示例实施例中，可以改变前同步周期，因此，从半导体存储器设备200-1和200-2的两个示例实施例输出的前同步信号和选通信号之间的冲突可能不会发生。
在上述的示例实施例中，存储器控制器100可以连接至两个半导体存储器设备200-1和200-2。然而，本发明的示例实施例的示教可应用于其中存储器控制器连接到三个或更多个半导体存储器设备的示例实施例。
在半导体存储器设备的示例实施例的输出数据选通信号生成方法的示例实施例中，半导体存储器设备的示例实施例以双数据速率、四倍数据速率等操作，并且脉冲时间可以变化(例如，4、6、8等)。然而，本发明的示例实施例的示教可应用于其中半导体存储器设备以单倍或保护(guard)数据速率操作并且脉冲时间固定的情况。例如，在脉冲时间固定的情况下，可以实现本发明的示例实施例，从而可以设计图5的脉冲时间延迟以在对应于固定响应时间的周期的期间延迟。
在本发明的上述示例实施例中，存储器控制器的示例实施例连接到多个半导体存储器设备。然而，本发明可应用于示例实施例，其中存储器控制器的示例实施例连接到存储器模块。如果存储器控制器的示例实施例连接到双列(dual rank)存储器模块，可以通过不同的线将片选信号分别施加到模块的前部和后部，并且在存储器控制器的示例实施例与模块的前部和后部之间可以通过公共线发送其他信号。
如前所述，本发明的存储器系统的示例实施例可以减少或防止从半导体存储器设备的一个示例实施例生成的选通信号与从半导体存储器设备的另一示例实施例生成的前同步信号之间的冲突，从而半导体存储器设备的多个示例实施例中的每一个可以检测半导体存储器设备的其他示例实施例的读操作，从而改变前同步周期的数量。
根据本发明的半导体存储器设备的示例实施例及其输出数据选通信号生成方法的示例实施例可以增加数据总线的效率。
Claims (44)
1.一种存储器系统，包括：
多个半导体存储器设备；和
存储器控制器，其被配置来控制多个半导体存储器设备，
其中，所述存储器控制器被配置来向多个半导体存储器设备提供命令信号和片选信号，并且输出多个半导体存储器设备的输出数据选通信号，和
多个半导体存储器设备中的每一个被配置来响应命令信号和片选信号而检测读命令和伪读命令，并且根据所计算的前同步周期数来生成至少一个前同步周期信号。
2.如权利要求1所述的系统，其中所述所计算的前同步周期数是通过将与脉冲时间对应的周期数从表示伪读命令和读命令之间的多个周期的周期数中减去来计算的。
3.如权利要求1所述的系统，其中所述存储器控制器被配置来通过共享线输出多个半导体存储器设备的输出数据选通信号。
4.如权利要求1所述的系统，其中被提供给多个半导体存储器设备中的每一个的片选信号是各自的片选信号。
5.如权利要求1所述的系统，其中被提供给多个半导体存储器设备中的每一个的命令信号接收公共命令信号。
6.如权利要求2所述的系统，其中多个半导体存储器设备中的每一个通过响应于命令信号和片选信号检测至少一个其他半导体存储器设备的读命令来检测伪读命令。
7.如权利要求4所述的系统，其中多个半导体存储器设备中的每一个包括：
命令解码器，其被配置来解码读信号、伪读信号和模式设定信号；
模式设定部分，其被配置来响应模式设定信号而设定脉冲时间信号和CAS等待时间信号；和
前同步周期计算器，其被配置来基于所计算的前同步周期数而生成前同步周期信号。
8.如权利要求7所述的系统，其中多个半导体存储器设备中的每一个还包括输出数据选通信号发生器，其被配置来基于CAS等待时间信号而延迟所生成的输出数据选通信号，并且响应读信号而生成输出数据选通信号的选通信号。
9.如权利要求7所述的系统，其中如果片选信号被激活和命令信号表示读命令，则所述命令解码器生成读信号，并且如果片选信号被去激活和命令信号表示读命令，则所述命令解码器生成伪读信号。
10.如权利要求7所述的系统，其中所述前同步周期计算器包括：
使能信号发生器，被配置来在与脉冲时间对应的周期期间生成被延迟的使能信号，其响应伪读信号和读信号中的一个而被激活并且响应伪读信号和读信号中的另一个而被去激活；
前同步周期计数器，其被配置来如果使能信号被激活则响应时钟信号而执行计数操作，并且如果使能信号被去激活则停止计数操作以生成所计算的前同步周期数；和
寄存器，其被配置来存储所计算的前同步周期数，并且输出前同步周期信号。
11.如权利要求10所述的系统，其中所述模式设定部分被进一步配置来响应模式设定信号而设定前同步周期阈值。
12.如权利要求11所述的系统，其中如果所计算的前同步周期数变成前同步周期阈值，则所述前同步周期计数器被配置为停止计数操作。
13.如权利要求12所述的系统，其中所述寄存器初始存储前同步周期阈值，响应读信号而存储所计算的前同步周期数，并且输出前同步周期信号。
14.如权利要求10所述的系统，其中所述使能信号发生器包括：
逻辑和门，其被配置来对伪读信号和读信号进行逻辑和运算；
脉冲时间延迟器，其被配置来根据脉冲时间信号而将逻辑和门的输出信号延迟多个周期；和
锁存器，被配置来生成使能信号，如果脉冲时间延迟器的输出信号被激活，那么其被激活，如果逻辑和门的输出信号被激活，那么其被去激活。
15.如权利要求14所述的系统，其中所述脉冲时间延迟器包括多个级联的D触发器，并且如果逻辑和门的输出信号被激活，则D触发器被配置为复位。
16.如权利要求11所述的系统，其中所述前同步周期计数器包括：
第一逻辑乘积门，其被配置来响应比较信号而生成时钟信号；
计数器，如果使能信号被激活则该计数器被配置为使能，执行计数操作，以便响应第一逻辑乘积门的输出信号而生成所计算的前同步周期数，并且如果使能信号被去激活，则该计数器复位；和
比较器，其被配置来将所计算的前同步周期数与前同步周期阈值进行比较，并且生成比较信号。
17.如权利要求16所述的系统，其中所述计数器包括多个触发器，所述多个触发器是级联的并且被配置来响应第一逻辑乘积门的输出信号而执行计数操作。
18.如权利要求17所述的系统，其中每个级联的触发器包括：
第二逻辑乘积门，其被配置来对输入信号和计数输出信号进行与操作以便生成第二逻辑乘积门的输出信号；
异或门，其被配置来对输入信号和计数输入信号进行异或操作；和
D触发器，其被配置来锁存异或门的输出信号，以便响应时钟信号而生成计数输出信号，
其中使能信号被施加到级联的触发器中的第一个作为输入信号，施加地电压作为级联触发器中的第一个的计数输入信号，并且施加前面的级联的触发器的输出信号和计数输出信号作为后面的级联的触发器的输入信号和计数输入信号。
19.一种半导体存储器设备，包括：
命令解码器，其被配置来解码读信号、伪读信号、和模式设定信号；
模式设定部分，其被配置来响应模式设定信号而设定脉冲时间信号和CAS等待时间信号；和
前同步周期计算器，其被配置来接收读信号、伪读信号和脉冲时间信号，并根据所计算的前同步周期数而生成前同步周期信号。
20.如权利要求19所述的设备，其中所计算的前同步周期数是通过从表示在伪读信号和读信号之间出现的多个周期的周期数中减去与脉冲时间对应的周期数而计算的。
21.如权利要求20所述的设备，其中所述半导体存储器设备还包括输出数据选通信号发生器，其被配置来响应读信号而生成输出数据选通信号，根据CAS等待时间信号延迟所生成的输出数据选通信号，并且生成输出数据选通信号的选通信号。
22.如权利要求20所述的设备，其中如果片选信号被激活和命令信号表示读命令，则命令解码器生成读信号，并且如果片选信号被去激活和命令信号表示读命令，则命令解码器生成伪读信号。
23.如权利要求20所述的设备，其中所述前同步周期计算器包括：
使能信号发生器，被配置来根据脉冲时间而生成延迟了多个周期的使能信号，其响应伪读信号和读信号中的一个而被激活并且响应伪读信号和读信号中的另一个而被去激活；
前同步周期计数器，其被配置来如果使能信号被激活则响应时钟信号而执行计数操作，并且如果使能信号被去激活则停止计数操作以生成前同步周期数；和
寄存器，其被配置来存储前同步周期数并且输出前同步周期信号。
24.如权利要求23所述的设备，其中所述模式设定部分被进一步配置来响应模式设定信号而设定前同步周期阈值。
25.如权利要求24所述的设备，其中如果前同步周期数变成前同步周期阈值，则所述前同步周期计数器停止计数操作。
26.如权利要求25所述的设备，其中所述寄存器初始存储前同步周期阈值，响应读信号而存储所计算的前同步周期数，并且输出前同步周期信号。
27.如权利要求23所述的设备，其中所述使能信号发生器包括：
逻辑和门，其被配置来对伪读信号和读信号进行逻辑和运算；
脉冲时间延迟器，其被配置来将逻辑和门的输出信号延迟与脉冲时间信号对应的多个周期；和
锁存器，被配置来生成使能信号，如果脉冲时间延迟器的输出信号被激活，那么其被激活，如果逻辑和门的输出信号被激活，那么其被去激活。
28.如权利要求27所述的设备，其中所述脉冲时间延迟器包括多个级联的D触发器，并且如果逻辑和门的输出信号被激活则D触发器被配置为复位。
29.如权利要求24所述的设备，其中所述前同步周期计数器包括：
第一逻辑乘积门，其被配置来响应比较信号而生成时钟信号；
计数器，如果使能信号被激活则该计数器被配置为使能，执行计数操作，以便响应第一逻辑乘积门的输出信号而生成所计算的前同步周期数，并且如果使能信号被去激活，则该计数器复位；和
比较器，其被配置来将所计算的前同步周期数与前同步周期阈值进行比较，并且生成比较信号。
30.如权利要求29所述的设备，其中所述计数器包括多个触发器，所述多个触发器是级联的并且被配置来响应第一逻辑乘积门的输出信号而执行计数操作。
31.如权利要求30所述的设备，其中每个级联的触发器包括：
第二逻辑乘积门，其被配置来对输入信号和计数输出信号进行与运算以便生成输出信号；
异或门，其被配置来对输入信号和计数输入信号进行异或操作；和
D触发器，其被配置来锁存异或门的输出信号，以便响应时钟信号而生成计数输出信号，
其中所述使能信号被施加到级联的触发器中的第一个作为输入信号，施加地电压作为级联的触发器中的第一个的计数输入信号，并且施加前面的级联的触发器的输出信号和计数输出信号作为后面的级联的触发器的输入信号和计数输入信号。
32.一种用于输出输出数据选通信号的方法，所述方法包括：
将命令信号和片选信号施加到多个半导体存储器设备的每一个；
响应命令信号和片选信号而检测读命令和伪读命令；
计算前同步周期数；和
基于所计算的前同步周期数而生成至少一个前同步周期信号。
33.如权利要求32所述的方法，其中计算前同步周期数包括：从表示在伪读命令和读命令之间出现的多个周期的周期数中减去与脉冲时间信号对应的周期数。
34.如权利要求33所述的方法，还包括：
通过共享线输出多个半导体存储器设备的输出数据选通信号。
35.如权利要求34所述的方法，其中施加命令信号和片选信号包括：
将相同的命令信号施加到多个半导体存储器设备的每一个；和
将各个片选信号施加到多个半导体存储器设备的每一个。
36.如权利要求34所述的方法，其中检测读命令和伪读命令包括：在多个半导体存储器设备的每一个处，响应命令信号和片选信号、通过检测至少另一个半导体存储器设备的读命令来检测伪读命令。
37.如权利要求36所述的方法，还包括：
响应命令信号和片选信号而生成输出读信号、伪读信号和模式设定信号；
响应模式设定信号而设定脉冲时间信号、CAS等待时间信号和前同步周期阈值；
响应读信号而生成输出数据选通信号；和
延迟所生成的输出数据选通信号与CAS等待时间信号对应的多个周期。
38.如权利要求37所述的方法，其中生成所述读信号、伪读信号和模式设定信号包括：如果片选信号被激活和命令信号是表示读命令的信号，则生成读信号，并且如果片选信号被去激活和命令信号是表示读命令的信号，则生成伪读信号。
39.如权利要求38所述的方法，其中根据所计算的前同步周期数而生成前同步周期信号包括：
生成延迟了与脉冲时间信号对应的多个周期的使能信号，其响应伪读信号和读信号中的一个而被激活，并且响应伪读信号和读信号中的另一个而被去激活；
如果使能信号被激活，则执行计数操作；
如果所计算的前同步周期数变成前同步周期阈值，则停止计数，如果使能信号被去激活则结束所述计数操作以生成所计算的前同步周期数；
存储前同步周期阈值和所计算的前同步周期数；和
生成前同步周期信号。
40.一种输出数据选通信号生成方法，包括：
响应命令信号和片选信号而生成读信号、伪读信号、和模式设定信号；
响应模式设定信号而设定脉冲时间信号、CAS等待时间信号和前同步周期信号；
计算前同步周期数；和
根据所计算的前同步周期数而生成前同步周期信号。
41.如权利要求40所述的方法，其中计算前同步周期数包括：从表示在伪读信号和读信号之间出现的多个周期的周期数中减去与脉冲时间对应的周期数。
42.如权利要求41所述的方法，还包括：
响应读信号而生成输出数据选通信号；
延迟所生成的输出数据选通信号与CAS等待时间信号对应的多个周期；和
生成输出数据选通信号的选通信号。
43.如权利要求41所述的方法，其中生成读信号、伪信号和模式设定信号包括：如果片选信号被激活和命令信号表示读命令，则生成读信号，并且如果片选信号被去激活和命令信号表示读命令，则生成伪读信号。
44.如权利要求43的方法，其中根据所计算的前同步周期数生成前同步周期信号包括：
生成延迟了与脉冲时间信号对应的多个周期的使能信号，其响应伪读信号和读信号中的一个而被激活，并且响应伪读信号和读信号中的另一个而被去激活；
如果使能信号被激活，则响应时钟信号而执行计数操作；
如果所计算的前同步周期数变成前同步周期阈值，则停止计数操作；
存储前同步周期信号阈值和所计算的前同步周期数；和
生成前同步周期信号。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR83745/04 | 2004-10-19 | ||
| KR1020040083745A KR100568546B1 (ko) | 2004-10-19 | 2004-10-19 | 메모리 시스템, 반도체 메모리 장치, 및 이 시스템과장치의 출력 데이터 스트로우브 신호 발생 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1783028A CN1783028A (zh) | 2006-06-07 |
| CN100405327C true CN100405327C (zh) | 2008-07-23 |
Family
ID=36129183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2005101138289A Expired - Fee Related CN100405327C (zh) | 2004-10-19 | 2005-10-19 | 存储器系统、存储器设备和输出数据选通信号生成方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (3) | US7362648B2 (zh) |
| JP (1) | JP4860231B2 (zh) |
| KR (1) | KR100568546B1 (zh) |
| CN (1) | CN100405327C (zh) |
| DE (1) | DE102005051206B4 (zh) |
| TW (1) | TWI291701B (zh) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2458813C (en) * | 2001-08-31 | 2011-11-01 | Btg International Limited | Anti-cancer cyclopenta[g]quinazoline compounds |
| US7916574B1 (en) * | 2004-03-05 | 2011-03-29 | Netlist, Inc. | Circuit providing load isolation and memory domain translation for memory module |
| KR100568546B1 (ko) * | 2004-10-19 | 2006-04-07 | 삼성전자주식회사 | 메모리 시스템, 반도체 메모리 장치, 및 이 시스템과장치의 출력 데이터 스트로우브 신호 발생 방법 |
| US7280417B2 (en) * | 2005-04-26 | 2007-10-09 | Micron Technology, Inc. | System and method for capturing data signals using a data strobe signal |
| KR100755371B1 (ko) * | 2005-05-03 | 2007-09-04 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 데이터 스트로우브 신호발생방법 |
| US7701786B2 (en) * | 2005-09-29 | 2010-04-20 | Hynix Semiconductor, Inc. | Semiconductor memory device |
| US8054928B2 (en) * | 2005-11-14 | 2011-11-08 | Ati Technologies, Inc. | Programmable preamble system and method |
| JP4267002B2 (ja) * | 2006-06-08 | 2009-05-27 | エルピーダメモリ株式会社 | コントローラ及びメモリを備えるシステム |
| KR100805004B1 (ko) * | 2006-06-15 | 2008-02-20 | 주식회사 하이닉스반도체 | 조절 가능한 프리앰블 값에 기초하여 데이터 스트로브신호를 발생하는 데이터 스트로브 신호 발생기 및 이를포함하는 반도체 메모리 장치 |
| WO2008079910A2 (en) | 2006-12-20 | 2008-07-03 | Rambus Inc. | Strobe acquisition and tracking |
| US20080159454A1 (en) * | 2006-12-27 | 2008-07-03 | National Taiwan University | Network on chip device and on-chip data transmission device |
| KR100883140B1 (ko) * | 2007-11-02 | 2009-02-10 | 주식회사 하이닉스반도체 | 데이터 출력 제어회로, 반도체 메모리 장치 및 그의 동작방법 |
| KR101529291B1 (ko) | 2008-02-27 | 2015-06-17 | 삼성전자주식회사 | 플래시 메모리 장치 및 그것을 포함한 플래시 메모리시스템 |
| KR101040242B1 (ko) | 2008-10-13 | 2011-06-09 | 주식회사 하이닉스반도체 | 데이터 스트로브 신호 생성장치 및 이를 이용하는 반도체 메모리 장치 |
| US8250287B1 (en) * | 2008-12-31 | 2012-08-21 | Micron Technology, Inc. | Enhanced throughput for serial flash memory, including streaming mode operations |
| US9665507B2 (en) | 2010-07-22 | 2017-05-30 | Rambus Inc. | Protocol including a command-specified timing reference signal |
| KR101780422B1 (ko) | 2010-11-15 | 2017-09-22 | 삼성전자주식회사 | 불휘발성 메모리 장치, 그것의 읽기 방법, 그리고 그것을 포함하는 메모리 시스템 |
| CN103312302B (zh) * | 2013-06-24 | 2016-02-03 | 浙江禾川科技股份有限公司 | 单主站多从站结构的通信系统和多路扫描选通信号发生器 |
| CN109343794B (zh) * | 2018-09-12 | 2021-11-09 | 杭州晨晓科技股份有限公司 | 一种存储器的配置方法及配置装置 |
| KR20210062499A (ko) * | 2019-11-21 | 2021-05-31 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그 동작 방법 |
| US11645155B2 (en) * | 2021-02-22 | 2023-05-09 | Nxp B.V. | Safe-stating a system interconnect within a data processing system |
| US11816352B2 (en) * | 2021-10-22 | 2023-11-14 | Realtek Semiconductor Corporation | Electronic device, data strobe gate signal generator circuit and data strobe gate signal generating method |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020097625A1 (en) * | 2001-01-22 | 2002-07-25 | Hiroaki Hashimoto | Semiconductor memory device with a self refresh mode |
| US20030053342A1 (en) * | 2001-07-20 | 2003-03-20 | Samsung Electronics Co., Ltd. | Command decoder and decoding method for use in semiconductor memory device |
| CN1508804A (zh) * | 2002-12-10 | 2004-06-30 | ���ǵ�����ʽ���� | 同步半导体存储器件及在其中产生输出控制信号的方法 |
| CN1527322A (zh) * | 2003-03-07 | 2004-09-08 | 尔必达存储器株式会社 | 时钟同步型半导体存储设备 |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960003526B1 (ko) * | 1992-10-02 | 1996-03-14 | 삼성전자주식회사 | 반도체 메모리장치 |
| US6279116B1 (en) * | 1992-10-02 | 2001-08-21 | Samsung Electronics Co., Ltd. | Synchronous dynamic random access memory devices that utilize clock masking signals to control internal clock signal generation |
| JP3979690B2 (ja) | 1996-12-27 | 2007-09-19 | 富士通株式会社 | 半導体記憶装置システム及び半導体記憶装置 |
| JP3445476B2 (ja) | 1997-10-02 | 2003-09-08 | 株式会社東芝 | 半導体メモリシステム |
| KR100364127B1 (ko) * | 1997-12-29 | 2003-04-11 | 주식회사 하이닉스반도체 | 칩-세트 |
| US6557071B2 (en) | 1998-06-22 | 2003-04-29 | Intel Corporation | Memory system including a memory controller having a data strobe generator and method for accesing a memory using a data storage |
| KR100303775B1 (ko) | 1998-10-28 | 2001-09-24 | 박종섭 | 디디알 에스디램에서 데이터스트로브신호를 제어하기 위한 방법및 장치 |
| KR100333683B1 (ko) * | 1998-12-30 | 2002-06-20 | 박종섭 | 반도체장치의데이터스트로브신호발생기 |
| GB2370667B (en) | 2000-09-05 | 2003-02-12 | Samsung Electronics Co Ltd | Semiconductor memory device having altered clock frequency for address and/or command signals, and memory module and system having the same |
| JP2002169721A (ja) * | 2000-11-30 | 2002-06-14 | Hitachi Ltd | 情報処理システム |
| JP2002324398A (ja) | 2001-04-25 | 2002-11-08 | Mitsubishi Electric Corp | 半導体記憶装置、メモリシステムおよびメモリモジュール |
| KR100507876B1 (ko) | 2002-03-29 | 2005-08-17 | 주식회사 하이닉스반도체 | 로우 레이턴시 리드를 위한 데이터 스토로브 신호제어부를 포함하는 동기식 메모리장치 |
| KR100480598B1 (ko) * | 2002-05-25 | 2005-04-06 | 삼성전자주식회사 | 프리앰블 기능을 갖는 반도체 메모리 장치 |
| US6819599B2 (en) * | 2002-08-01 | 2004-11-16 | Micron Technology, Inc. | Programmable DQS preamble |
| US6996016B2 (en) * | 2003-09-30 | 2006-02-07 | Infineon Technologies Ag | Echo clock on memory system having wait information |
| US7716160B2 (en) * | 2003-11-07 | 2010-05-11 | Alien Technology Corporation | Methods and apparatuses to identify devices |
| KR100568546B1 (ko) * | 2004-10-19 | 2006-04-07 | 삼성전자주식회사 | 메모리 시스템, 반도체 메모리 장치, 및 이 시스템과장치의 출력 데이터 스트로우브 신호 발생 방법 |
| KR100637098B1 (ko) * | 2004-12-28 | 2006-10-23 | 주식회사 하이닉스반도체 | 데이터 스트로브 신호 생성 회로 및 데이터 스트로브 신호생성 방법 |
-
2004
- 2004-10-19 KR KR1020040083745A patent/KR100568546B1/ko active IP Right Grant
-
2005
- 2005-10-18 DE DE102005051206A patent/DE102005051206B4/de not_active Expired - Fee Related
- 2005-10-18 US US11/251,787 patent/US7362648B2/en active Active
- 2005-10-19 TW TW094136509A patent/TWI291701B/zh not_active IP Right Cessation
- 2005-10-19 JP JP2005304593A patent/JP4860231B2/ja not_active Expired - Fee Related
- 2005-10-19 CN CNB2005101138289A patent/CN100405327C/zh not_active Expired - Fee Related
-
2008
- 2008-02-20 US US12/071,347 patent/US7733715B2/en not_active Expired - Fee Related
-
2010
- 2010-04-29 US US12/662,720 patent/US8004911B2/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020097625A1 (en) * | 2001-01-22 | 2002-07-25 | Hiroaki Hashimoto | Semiconductor memory device with a self refresh mode |
| US20030053342A1 (en) * | 2001-07-20 | 2003-03-20 | Samsung Electronics Co., Ltd. | Command decoder and decoding method for use in semiconductor memory device |
| CN1508804A (zh) * | 2002-12-10 | 2004-06-30 | ���ǵ�����ʽ���� | 同步半导体存储器件及在其中产生输出控制信号的方法 |
| CN1527322A (zh) * | 2003-03-07 | 2004-09-08 | 尔必达存储器株式会社 | 时钟同步型半导体存储设备 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE102005051206B4 (de) | 2009-08-27 |
| KR100568546B1 (ko) | 2006-04-07 |
| US8004911B2 (en) | 2011-08-23 |
| JP2006120307A (ja) | 2006-05-11 |
| US7733715B2 (en) | 2010-06-08 |
| US7362648B2 (en) | 2008-04-22 |
| CN1783028A (zh) | 2006-06-07 |
| US20060083081A1 (en) | 2006-04-20 |
| US20100284231A1 (en) | 2010-11-11 |
| US20080144406A1 (en) | 2008-06-19 |
| TWI291701B (en) | 2007-12-21 |
| JP4860231B2 (ja) | 2012-01-25 |
| DE102005051206A1 (de) | 2006-04-27 |
| TW200625334A (en) | 2006-07-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100405327C (zh) | 存储器系统、存储器设备和输出数据选通信号生成方法 | |
| US10762945B2 (en) | Memory device and refresh method for PSRAM | |
| US6262938B1 (en) | Synchronous DRAM having posted CAS latency and method for controlling CAS latency | |
| KR102194768B1 (ko) | 반도체 메모리 장치 및 반도체 메모리 시스템 | |
| US8570790B2 (en) | Memory devices and methods for high random transaction rate | |
| US5784332A (en) | Clock frequency detector for a synchronous memory device | |
| US8988126B2 (en) | Apparatus and method for latency control in high frequency synchronous semiconductor device | |
| JPH09198875A (ja) | 同期型半導体記憶装置 | |
| KR20030054053A (ko) | 동기식 메모리의 파이프 래치 제어회로 | |
| KR100377840B1 (ko) | 반도체 기억 장치 | |
| US20040128580A1 (en) | Method and apparatus for flexible and programmable clock crossing control with dynamic compensation | |
| US6002615A (en) | Clock shift circuit and synchronous semiconductor memory device using the same | |
| CN101140792A (zh) | 同步半导体存储器件 | |
| US6557090B2 (en) | Column address path circuit and method for memory devices having a burst access mode | |
| JP4419074B2 (ja) | 半導体記憶装置 | |
| US10802721B2 (en) | Memory devices configured to latch data for output in response to an edge of a clock signal generated in response to an edge of another clock signal | |
| US11487610B2 (en) | Methods for parity error alert timing interlock and memory devices and systems employing the same | |
| US20070147142A1 (en) | Write burst stop function in low power DDR sDRAM | |
| US6934216B2 (en) | Semiconductor memory device | |
| US10783980B2 (en) | Methods for parity error synchronization and memory devices and systems employing the same | |
| JP2000100163A (ja) | 半導体集積回路装置 | |
| CN116913343B (zh) | 一种激活预充电反馈电路和存储器 | |
| JP3366316B2 (ja) | メモリ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20080723 Termination date: 20131019 |