CN100407399C - 调整晶体管的浅沟渠隔离结构应力的方法 - Google Patents

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Abstract

本发明提供一种调整浅沟渠隔离结构的应力的方法，以改善晶体管的载子漂移率，主要包括下列步骤：在基材中形成沟渠并且将介电材质填入沟渠，然后在沟渠之间形成CMOS晶体管，且在源极/汲极区域的表面上形成硅化金属层。接着移除一部分的介电材质，以形成浅沟渠隔离(STI)的凹型区域，使介电材质的表面低于基材表面。此凹型区域用以移除STI施加在通道区域的压缩应力。然后在闸极、闸间隙壁、源极/汲极以及介电材质上形成接触蚀刻终止层，以施加一应力在通道区域，或是通过沟渠中的衬壁施加应力在通道区域上。并且在STI的凹型区域形成间隙壁。本发明改善了CMOS晶体管的载子漂移率，以提高元件的操作效能，并且解决渗透物的问题。

Description

调整晶体管的浅沟渠隔离结构应力的方法
技术领域
本发明涉及一种半导体集成电路，特别是涉及一种调整施加在浅沟渠隔离结构的应力来改善CMOS晶体管的操作效能的一种调整晶体管的浅沟渠隔离结构应力的方法。
背景技术
随着超大型集成电路尺寸的微缩化持续发展，电路元件的尺寸越来越小且操作的速度越来越快，如何改善电路元件的驱动电流日益重要。电路元件的驱动电流与闸极长度、闸极电容值以及载子漂移率等诸多参数密切相关。缩减闸极长度、增加闸极电容值以及提高载子的漂移率可以改善电路元件的驱动电流的效能。现有习知技术中利用缩减闸极长度的方式来缩小电路的尺寸，并且以减小闸介电层的厚度以及增加闸极的介电常数值的方式来增加闸极电容值。另外，为了进一步改善驱动电流，提高载子的漂移率亦是其中一种方法。
在提高载子漂移率的方法中，使用含有应力的硅通道是一种常用的方法，因为应力可提高电子与空穴的漂移率。利用含有应力作用的通道区域，将可提高CMOS晶体管的操作效能。在特定的闸极长度的条件下，此种技术可改善电路元件的效能，而不会增加电路设计及制造的复杂性。
当硅材质受到应力作用时，电子的漂移率将明显提高。亦可在晶体管上形成具有诱导应力(Stress-inducing)的接触蚀刻终止层(Contact EtchStop Layer，CESL)，以使该应力施加在通道区域上。当沉积接触蚀刻终止层(CESL)之后，由于CESL与其底部材质层之间的晶格空间互不匹配，因而形成一应力，以对应于该晶格空间所造成的结构变化。
此应力具有平行于晶体管通道的应力分量以及平行于晶体管宽度的应力分量。研究显示，CESL在通道长度的方向诱导出拉伸的应力场，以改善NMOS的效能，而利用压缩应力改善PMOS的效能。为了增进功效并且减少不良的效应，故增加NMOS晶体管在通道长度方向的拉伸应力，并且提高PMOS晶体管在通道长度方向的压缩应力。
请参阅图1绘示现有习知的NMOS晶体管1。在CMOS晶体管1的邻近区域形成浅沟渠隔离(STI)4，浅沟渠隔离4对晶体管1的通道区域施加一压缩应力，降低载子的漂移率，使NMOS晶体管的效能变差，所以需要试图改善浅沟渠隔离4造成的不良效应。如图2绘示改善上述不良效应的结构。闸极结构包括闸介电层10、闸极12以及闸间隙壁14。使凹型的浅沟渠隔离4低于基材2的表面，并移除位于通道区域16异侧的STI材质，以消除STI材质造成的压缩应力，然后形成硅化金属层(Silicide)8。由于凹型的浅沟渠隔离4曝露出硅基材2的侧壁11，以致于在浅沟渠隔离4的凹型侧壁11形成硅化金属的渗透物(Silicide Penetration)13。渗透物13将造成漏电流，导致电路元件的效能变差。例如以具有较大接面宽度(定义为两个浅沟渠隔离4之间的距离L)的CMOS晶体管而言，渗透物13造成的漏电流问题虽然较不严重。然而当电路元件持续微缩之后，接面越来越小，使得渗透物13造成的漏电流变得相当严重。因此需要控制浅沟渠隔离4结构造成的应力，而且不会形成渗透物13。
由此可见，上述现有的晶体管的浅沟渠隔离结构显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决晶体管的浅沟渠隔离结构存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新型结构的晶体管的浅沟渠隔离结构，便成了当前业界极需改进的目标。
有鉴于上述现有的晶体管的浅沟渠隔离结构存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新型结构的调整晶体管的浅沟渠隔离结构应力的方法，能够改进一般现有的晶体管的浅沟渠隔离结构，使其更具有实用性。经过不断的研究、设计，并经反复试作样品及改进后，终于创设出确具实用价值的本发明。
发明内容
本发明的目的在于，克服现有的晶体管的浅沟渠隔离结构存在的缺陷，而提供一种新型结构的调整晶体管的浅沟渠隔离结构应力的方法，所要解决的技术问题是使其提供一种在浅沟渠隔离结构(STI)形成凹型区域，藉以调整浅沟渠隔离结构的应力，以改善晶体管的载子漂移率，从而更加适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种制造晶体管的隔离结构的方法，至少包括下列步骤：提供设有沟渠的基材；依序形成第一沟渠衬壁与第二沟渠衬壁于该沟渠的内表面上，其中该第二沟渠衬壁的材质至少包含氮化硅，该第一沟渠衬壁的材质至少包含热氧化法形成的氧化硅；以一介电材质填入该沟渠中；在该基材上形成一闸介电层；在该闸介电层之上形成一闸极；在该闸介电层之上以及该闸极的侧壁形成闸间隙壁；在该基材中形成源极/汲极区域，其中该源极/汲极区域介于该闸介电层与该沟渠之间；在该源极/汲极区域上形成一导电层；以及移除一部分的该介电层，以在该沟渠中形成一凹型区域，其中该介电层的表面低于该基材的表面。
本发明的目的及解决其技术问题还采用以下技术措施来进一步实现。
前述的晶体管的隔离结构的方法，更包括形成一蚀刻终止层在该闸极、该闸间隙壁、该源极/汲极区域以及该介电层上，其中该蚀刻终止层的材质为氮化硅或氮氧化硅。
前述的晶体管的隔离结构的方法，其中所述的导电层为一硅化金属层，且该硅化金属层所含的金属选自钛、钴以及镍所组成的族群。
本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种制造晶体管的隔离结构的方法，至少包括下列步骤：提供设有沟渠的基材；以一介电材质填入该沟渠中；移除一部份的该介电材质，以在该沟渠中形成一凹型区域，其中该介电材质的表面低于该基材的表面；在该基材上形成一闸介电层；在该闸介电层之上形成一闸极；同时在该闸介电层之上以及该闸极的侧壁形成闸间隙壁，以及沿着该沟渠中的该凹型区域的侧壁形成一沟渠间隙壁；在该基材中形成源极/汲极区域，其中该源极/汲极区域介于该闸介电层与该沟渠之间；以及在该源极/汲极区域上形成一导电层。
本发明的目的及解决其技术问题还采用以下技术措施来进一步实现。
前述的晶体管的隔离结构的方法，其中同时形成该沟渠间隙壁以及该闸间隙壁，其中该沟渠间隙壁的材质为氮化硅或氧化硅。
本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种集成电路结构，至少包括：具有沟渠的一基材，利用一介电材质填入该沟渠中，且该介电材质设有低于该基材的表面的凹型区域；位于该沟渠内表面之上与该介电层之下的第一沟渠衬壁与第二沟渠衬壁，其中该第二沟渠衬壁位于该第一沟渠衬壁之上；以及覆盖在该基材上的一导电层，且该导电层邻接于该沟渠，其中该导电层与该介电材质互相分离而没有连接在一起。
本发明的目的及解决其技术问题还采用以下技术措施来进一步实现。
前述的集成电路结构，更包括一覆盖在该导电层、该沟渠以及该介电层上的蚀刻终止层，其中该蚀刻终止层的材质为氮化硅或氮氧化硅。
前述的集成电路结构，其中所述的导电层为一硅化金属层，且该硅化金属层的金属选自钛、钴以及镍所组成的族群。
前述的集成电路结构，其中所述的第二沟渠衬壁的材质至少包括氮化硅，该第一沟渠衬壁的材质至少包括热氧化法形成的氧化硅。
本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种集成电路结构，至少包括：具有沟渠的一基材，利用一介电材质填入该沟渠中，且该介电材质设有低于该基材的表面的一凹型区域；位于该沟渠内表面之上与该介电层之下的第一沟渠衬壁与第二沟渠衬壁，其中该第二沟渠衬壁位于该第一沟渠衬壁之上；位于该基材上之一闸介电层；位于该闸介电层上的一闸极；位于该闸介电层之上以及该闸极的侧壁的一闸间隙壁；位于该闸介电层与该闸极的侧边的一源极/汲极区域，其中该源极/汲极区域介于该闸介电层与该沟渠之间；以及在该沟渠的该凹型区域中设有位于该基材的侧壁上的沟渠间隙壁。
本发明的目的及解决其技术问题还采用以下技术措施来进一步实现。
前述的集成电路结构，其中所述的沟渠间隙壁的材质至少包括氮化硅。
前述的集成电路结构，更包括覆盖在该源极/汲极区域的硅化金属层，其中该硅化金属层与该介电材质互相分离而没有连接在一起。
前述的集成电路结构，其中所述的第二沟渠衬壁的材质至少包括氮化硅，该第一沟渠衬壁的材质至少包括热氧化法形成的氧化硅。
本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，本发明的主要技术内容如下：
根据本发明的一实施例，主要包括下列步骤：在基材中形成沟渠并且在沟渠中填入介电材质，然后在介于沟渠之间的基材上形成CMOS晶体管，并且在源极/汲极区域的表面上形成硅化金属层。接着移除一部分位于沟渠中的介电材质，以在STI形成凹型区域，使得介电材质的表面低于基材的表面。一实施例中，利用选择性蚀刻法或是回蚀制程来形成该凹型区域。此凹型区域可移除STI施加在晶体管的通道区域的压缩应力。然后在闸极、闸间隙壁、源极/汲极以及介电材质上形成接触蚀刻终止层(CESL)，且该CESL结构亦施加一应力在该通道区域。由于是先形成硅化金属层形成再移除一部份的STI材质，所以不会产生硅化金属的渗透物。
依据本发明的另一实施例，先对STI结构进行回蚀，然后在源极/汲极上形成硅化金属层。由于在形成硅化金属层之前，先利用沟渠间隙壁来保护基材，所以在凹型区域的基材侧壁上不会形成多余的硅化金属层。此外，可使用CESL结构施加一应力在CMOS晶体管的通道区域。
根据本发明的一实施例，STI结构包括一复合结构。在介电层的下方至少设有一层介电材质的衬壁，其中只有一层衬壁施加应力在CMOS晶体管的通道区域上，但是这些衬壁可保护凹型区域中的基材侧壁，以避免形成渗透物。
通过形成STI的凹型区域，以降低或是消除STI材质所造成的应力。在凹型区域中的CESL结构依据不同种类的CMOS晶体管形成较佳的应力值，改善CMOS晶体管的载子漂移率，以提高元件的操作效能，并且解决渗透物的问题。
借由上述技术方案，本发明调整晶体管的浅沟渠隔离结构应力的方法至少具有下列优点：
本发明通过形成STI的凹型区域，以降低或是消除STI材质所造成的应力。在凹型区域中的CESL结构依据不同种类的CMOS晶体管形成较佳的应力值，改善CMOS晶体管的载子漂移率，以提高元件的操作效能，并且解决渗透物的问题。
综上所述，本发明特殊结构的调整晶体管的浅沟渠隔离结构应力的方法，其具有上述诸多的优点及实用价值，并在同类产品中未见有类似的结构设计公开发表或使用而确属创新，其不论在产品结构或功能上皆有较大的改进，在技术上有较大的进步，并产生了好用及实用的效果，且较现有的晶体管的浅沟渠隔离结构具有增进的多项功效，从而更加适于实用，而具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1绘示现有习知的NMOS晶体管的剖视图。
图2绘示现有习知技术中具有硅化金属的渗透物的NMOS晶体管的剖视图。
图3至图7绘示依据本发明的第一实施例的剖视图。
图8至图12绘示依据本发明的第二实施例的剖视图。
图13至图16绘示依据本发明的第三实施例的剖视图。
2：基材                 6：源极与汲极区域
10：闸介电层            12：闸极
14：闸间隙壁            22：CESL结构
32：沟渠间隙壁          35：硅化金属层
52：第二沟渠衬壁        56：凹型区域
4：浅沟渠隔离结构       8：硅化金属层
11：凹型侧壁            13：硅化金属的渗透物
16：通道区域            30：凹型区域
34：金属层              50：第一沟渠衬壁
54：第三介电材质        57：CMOS晶体管
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的调整晶体管的浅沟渠隔离结构应力的方法其具体实施方式、结构、特征及其功效，详细说明如后。
本发明的较佳实施例如图3至图16所示，其中相同的元件符号对应于相同的图式元件。
首先请参阅参图3至图7所示，其绘示依据本发明的第一实施例的剖视图。如图3所示，在基材2中形成浅沟渠隔离(STI)4。一实施例中，基材2例如可为硅基材，或是含有锗、碳成分的基材。主要是在基材2中蚀刻出浅沟渠，再形成浅沟渠隔离4，然后利用高密度电浆蚀刻(HDP)法在沟渠中填入二氧化硅或是HDP氧化物，或是将介电材质填入沟渠中，并且控制制程参数使STI高于基材表面的高度差约大于0埃且小于或是等于500埃。通过控制浅沟渠隔离4的高度，使得后续制程形成的硅化金属不会在浅沟渠隔离4的边缘形成渗透物。为了改善晶体管的效能，需要选定浅沟渠隔离4的晶格排列方向，基材的晶格面向较佳为沿着<110>以及<100>方向的晶格面向，所以晶体管通道的晶格方向为<110>以及<100>。
如图4绘示闸极堆叠、间隙壁以及源极/汲极的剖示图。闸介电层10位于基材2的表面上，闸极12位于闸介电层10上。闸极12的材质例如可为多晶硅、金属材质，或是包括金属、半导体、金属氧化物及/或硅化金属层。
沿着闸介电层10以及闸极12的侧壁形成一对间隙壁14，间隙壁14可作为后续的源极/汲极的自动对准罩幕。间隙壁14的材质例如可为氧化硅、氮化硅以及氮氧化硅。形成间隙壁14的方法包括：在基材2上沉积闸介电层10以及闸极12，例如使用热氧化法、低压化学气相沉积法(LPCVD)或是辅助电浆化学气相沉积法(PECVD)，然后利用非等向性蚀刻法移除基材2表面上的介电材质，而留下闸极10侧壁的介电材质。在一较佳实施例中，间隙壁14的材质例如可为位于二氧化硅材质层上的氮化硅。在此一结构中，间隙壁14不仅具有高介电常数(约为7.5)的氮化硅层，而且还具有高品质的二氧化硅。当间隙壁14的材质为氮化硅时，对浅沟渠隔离4进行回蚀，可具有较高的蚀刻选择比。
然后形成源极与汲极区域6，例如将掺质布植至基材2中，或是在源极与汲极区域6形成凹型区域，再以磊晶方式长出含有掺质的硅材质。可使用现有习知的制程方法制造源极与汲极区域6，详细的内容在此不予赘述。
如图5所示，在源极与汲极区域6上形成硅化金属层8或是导电层。一较佳实施例中，硅化金属层8的制程步骤包括：沉积复合金属层，然后进行回火制程，以于金属层与底部的曝露硅材质之间形成硅化金属层8，其中形成硅化金属层8的金属可为过渡性金属或是金属化合物，例如钛、钴、钨、镍或是导电材质，并且可利用CVD法或是PVD法沉积形成金属层，然后移除位于上层且未反应的金属材质。
然后对浅沟渠隔离4进行回蚀，如图6所示。使用高选择比的回蚀法，以避免蚀刻间隙壁14，本发明的实施例中使用干蚀刻法。如上所述，间隙壁14可为氮化硅，故可使用仅会蚀刻HDP氧化物而不会蚀刻氮化硅的蚀刻剂或是蚀刻气体。其中移除一部份位于通道16的异侧上方的浅沟渠隔离4来形成回蚀深度(depth)D，以避免浅沟渠隔离4施加压缩应力在通道区域16，因此凹型的浅沟渠隔离4的上表面低于基材2的上表面。较佳实施例中，回蚀深度D介于50至1000埃之间。值得注意的是，因为是在形成硅化金属层8之后再形成凹型的浅沟渠隔离4，所以不会产生硅化金属的渗透物。如图6所示，凹型浅沟渠隔离4的上表面与硅化金属层8之间的间距G介于50至900埃之间。间距G用以定义在浅沟渠隔离4的侧壁上可能产生渗透物的区域。
如图7绘示CESL结构22，此结构的主要目的为施加应力在元件上，用以提高载子的漂移率，并且作为保护底层材质的蚀刻终止层，以避免造成过度蚀刻。由于通道16上的拉伸应力有利于提高NMOS晶体管的效能，且压缩应力有利于PMOS晶体管，所以CESL结构22于NMOS晶体管为拉伸应力，而在PMOS晶体管中为压缩应力。本发明的一实施例中，CESL所施加的应力大于100MPa，其中以大于500MPa为较佳。当使用PMOS晶体管时，由于原来的STI结构在没有凹型区域的情况下将形成压缩应力，所以CESL结构22的压缩应力大于原来STI的压缩应力，其中以大于500MPa为较佳。CESL结构22的厚度介于10至100nm之间，以50nm为较佳。较佳实施例中，CESL结构22的材质例如可为氮化硅，另一实施例中，可为二氧化硅或是氮氧化硅。
请参阅图8至图12所示，其绘示依据本发明的第二实施例的剖视图。如图8中，在浅沟渠隔离4之间形成闸介电层10以及闸极12，接着利用蚀刻制程对浅沟渠隔离4进行回蚀，以形成凹型区域30，凹型区域30的深度D介于50至1000埃之间，以700埃为较佳。
如图9所示，形成闸间隙壁14以及沟渠间隙壁32。其中，在闸介电层10以及闸极12的侧壁形成闸间隙壁14，在硅基材2中的凹型区域30的侧壁形成沟渠间隙壁32。较佳实施例中，以同一制程方法同时形成闸间隙壁14以及沟渠间隙壁32，沟渠间隙壁32用以保护基材2，以避免曝露出STI的基材的侧边。
如图10所示，形成源极与汲极，然后沉积一金属层34。一较佳实施例中，在闸极12、间隙壁(14、32)、源极/汲极6以及浅沟渠隔离4上以毯覆沉积方式形成金属层34。另一实施例中，只在源极/汲极6上沉积金属层34。
如图11所示，形成硅化金属层8。完成回火步骤之后，在源极/汲极6与金属层34之间形成硅化金属层8，同时在闸极12与金属层34之间形成硅化金属层35。应注意的是，由于间隙壁(14、32)没有底部的硅材质或是多晶硅材质，所以位于闸间隙壁14以及沟渠间隙壁32的金属层34并不会形成硅化金属层。接着移除未反应的金属材质，留下硅化金属层(8、35)，并且曝露出闸间隙壁14以及沟渠间隙壁32。
如图12所示，在硅化金属层35、闸间隙壁14、沟渠间隙壁32、硅化金属层8以及浅沟渠隔离4上形成接触蚀刻终止层22。类似于上述的实施例，CESL结构22提供拉伸应力或是压缩应力，用以改善载子的漂移率。
应注意的是，在第二实施例中，虽然基材2的侧壁因为形成凹型区域而曝露出来，但是可利用沟渠间隙壁32来避免形成硅化金属的渗透物。由于同时形成沟渠间隙壁32与闸间隙壁14，所以不需要额外的光罩。
请参阅图13至图16所示，其绘示依据本发明的第三实施例的剖视图。如图13，形成浅沟渠隔离结构。主要是蚀刻基材2形成沟渠，接着在沟渠中形成沟渠衬氧化层50的第一沟渠衬壁，其中沟渠衬氧化层50为厚度介于20至500埃的热氧化层，用以修补沟渠中的缺陷，例如因为蚀刻制程对沟渠表面造成的损害。亦可利用沟渠衬氧化层50修整沟渠的边角(Corner)，以避免电场集中在沟渠的边角。
在第一沟渠衬壁50上形成厚度介于20至200埃的第二沟渠衬壁52。第二沟渠衬壁52的内部应力施加在后续形成的CMOS晶体管的通道区域，而应力的型式可依据不同的CMOS晶体管而定，当使用NMOS晶体管，第二沟渠衬壁52的应力型式为拉伸应力。相反地，当晶体管是PMOS，第二沟渠衬壁52的应力型式为压缩应力。较佳实施例中，上述两种型式的应力值高于100MPa。第二沟渠衬壁52可为介电材质，例如利用CVD法所形成的氮化硅层(Si3N4)、二氧化硅或是氮氧化硅。
然后在另一部份的沟渠区域中填入第三介电材质54，第三介电材质54例如可为利用HDP的化学气相沉积法所形成的氧化物。接着形成CMOS晶体管57的闸介电层10、闸极12、闸间隙壁14、源极/汲极6以及硅化金属层8，如图14所示。
如图15所示，选择性蚀刻第三介电层54，以形成凹型区域56。较佳实施例中，第二沟渠衬壁52的材质与第三介电层54材质不同。所以当使第三介电层54形成凹型区域时，并不会影响第二沟渠衬壁52。在另一实施例中，可省略第一沟渠衬壁50，直接在沟渠中形成第二沟渠衬壁52。
如图16绘示在CMOS晶体管、第一沟渠衬壁50、第二沟渠衬壁52以及第三介电层54上形成CESL结构22。第二沟渠衬壁52以及CESL结构22依据不同的CMOS晶体管57的型式施加可调整的拉伸或是压缩应力在晶体管57的通道区域上。
在上述的较佳实施例中，移除位于通道区域的异侧的STI材质，以消除STI材质所造成的压缩应力，并且进一步利用CESL结构来改变施加在通道区域的应力。为了有效调整STI材质所施加的应力，如图6、图11、图15中的凹型介电层(4、54)低于硅化金属层底部的间距G约介于50至900埃之间，其中以500埃为较佳。在较佳的实施例中，凹型介电层的上表面低于通道区域。
依据实验结果显示，本发明可有效修正施加在通道区域的应力。在现有习知的NMOS晶体管中，通道区域的压缩应力高达520MPa，而当使用本发明的第一实施例时，有效地将压缩应力缩减至216MPa。
根据上述，本发明的实施例可改善晶体管载子的漂移率，提高CMOS晶体管的效能。并且利用上述的实施例解决形成硅化金属的渗透物的问题。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (2)

1.一种制造晶体管的隔离结构的方法，其特征在于其至少包括下列步骤：
提供设有沟渠的基材；
以一介电材质填入该沟渠中；
移除一部份的该介电材质，以在该沟渠中形成一凹型区域，其中该介电材质的表面低于该基材的表面；
在该基材上形成一闸介电层；
在该闸介电层之上形成一闸极；
在该闸介电层之上以及该闸极的侧壁形成闸间隙壁，以及同时沿着该沟渠中的该凹型区域的侧壁形成一沟渠间隙壁；
在该基材中形成源极/汲极区域，其中该源极/汲极区域介于该闸介电层与该沟渠之间；以及
在该源极/汲极区域上形成一导电层。
2.根据权利要求1所述的方法，其特征在于其中该沟渠间隙壁的材质为氮化硅或氧化硅。
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