CN100416823C - 静电放电防护装置 - Google Patents

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    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements

Abstract

本发明是有关于一种静电放电防护装置与其制造方法。在实施例中，静电放电防护装置至少包括形成在衬底中的齐纳二极管以及形成相邻于齐纳二极管的N型金属氧化物半导体装置。齐纳二极管具有两个掺杂区、位于两个掺杂区之间的具有接地电位的栅极以及形成在衬底中的两个轻掺杂漏极区。轻掺杂漏极区的其中之一者是位于两个掺杂区的每一者与栅极之间。NMOS装置至少包括形成于基板中的源极与漏极以及位于源极与漏极之间的第二栅极。

Description

静电放电防护装置
技术领域
本发明涉及一种半导体装置与其制造方法，特别是涉及一种具有静电放电防护功能的装置与其制造方法。
背景技术
许多集成电路包括静电放电(ESD)防护以防止静电所造成的损坏。静电放电防护变得越来越重要，其重要性已经等同于集成电路技术在集成度的密度与复杂度的进展。然而，传统静电放电防护装置不能在具有多种类型的集成电路装置的芯片中进行良好的运作，例如当高电压装置与低电压装置整合在一相同的半导体芯片或晶圆，静电放电防护电路需要不同的设计以保护这两种类型的装置。然而，使用额外的静电放电注入或不使用硅化物结构所制造的静电放电防护电路，其在制造时会导致低良率与高成本而且在操作时会有漏电的考量。
因此，非常需要一种改良的静电放电防护装置，来解决习知装置在制造时会导致低良率与高成本而且在操作时会有漏电的问题，以达到提高制造良率、降低制造成本以及避免漏电的目的。
由此可见，上述现有的静电放电防护装置在结构与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决静电放电防护装置存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的静电放电防护装置与其制造方法，便成了当前业界极需改进的目标。
有鉴于上述现有的静电放电防护装置存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新的静电放电防护装置与其制造方法，能够改进一般现有的静电放电防护装置，使其更具有实用性。经过不断的研究、设计，并经反复试作样品及改进后，终于创设出确具实用价值的本发明。
发明内容
本发明的目的在于，提供一种新型结构的静电放电防护装置，所要解决的技术问题是使其藉由形成在NMOS晶体管区中的NPN双极晶体管，以提供从输入/输出接垫经由掺杂阱至接地电压源的放电路径，因此解决装置在制造时会导致低良率与高成本的问题，从而更加适于实用。
本发明的另一目的在于，提供一种新的静电放电防护装置与其制造方法，所要解决的技术问题是使其藉由在齐纳二极管区中形成齐纳二极管，以提供从输入/输出接垫经过掺杂阱至接地电压源的放电路径，使受静电放电保护的装置能受到保护以免除静电放电的损坏，从而更加适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种静电放电防护装置，其至少包括：一齐纳二极管区，位于一衬底中，其中该齐纳二极管区至少包括：一轻掺杂N型金属氧化物半导体装置，包括：一第一掺杂区与一第二掺杂区，形成于该衬底中；一第一栅极，设置于该第一掺杂区与该第二掺杂区之间，该第一栅极具有一浮动电位；及一第一轻掺杂漏极区与一第二轻掺杂漏极区，形成于该衬底中，其中该第一轻掺杂漏极区是设于该第一掺杂区与该第一栅极之间以及该第二轻掺杂漏极区设于该第二掺杂区与该第一栅极之间；以及一N型金属氧化物半导体装置，位于该衬底中，与该轻掺杂N型金属氧化物半导体装置相邻，且与该轻掺杂N型金属氧化物半导体装置结合以保护至少一核心装置，其中该N型金属氧化物半导体装置至少包括：一源极与一漏极，形成于该衬底中；及一第二栅极，设置于该源极与该漏极之间。
本发明的目的及解决其技术问题还采用以下技术措施来进一步实现。
前述的静电放电防护装置，其中所述的齐纳二极管区的该第一掺杂区与该第二掺杂区是安排连接至一输入/输出(I/O)接垫。
前述的静电放电防护装置，其中在该N型金属氧化物半导体装置中的该源极与该第二栅极是接地。
前述的静电放电防护装置，其中在该N型金属氧化物半导体装置中的该漏极是安排连接至一输入/输出(I/O)接垫。
前述的静电放电防护装置，其中在该N型金属氧化物半导体装置中的该漏极与在该齐纳二极管区中的该第一掺杂区是共用一单一掺杂区。
前述的静电放电防护装置，其中在该N型金属氧化物半导体装置中没有包含轻掺杂漏极区。
前述的静电放电防护装置，其中所述的N型金属氧化物半导体装置与该齐纳二极管区是形成在该衬底中的一P型阱中。
前述的静电放电防护装置，其中所述的P型阱更至少包括一P型掺杂区，该P型掺杂区是接地。
本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种具有静电放电防护的集成电路，其至少包括：一静电放电防护装置，至少包括至少一金属氧化物半导体装置，该静电放电防护装置至少包括：一第一掺杂型式的一第一轻掺杂区与一第二轻掺杂区，形成于一衬底中；一第一栅极电极，位于该第一轻掺杂区与该第二轻掺杂区之间，且藉由具有一第一厚度的一第一栅极介电材料来与该衬底分离；以及一第一重掺杂区与一第二重掺杂区，设置于靠近该第一轻掺杂区与该第二轻掺杂区之处；以及一受静电放电保护的装置，至少包括至少一金氧半晶体管，该受静电放电保护的装置至少包括：一第二掺杂型式的一第三重掺杂区与一第四重掺杂区，形成于一衬底中；以及一第二栅极电极，位于该第三重掺杂区与该第四重掺杂区之间，其中该第二栅极电极藉由具有厚度厚于该第一厚度的一第二厚度的一第二栅极介电材料来与该衬底分离。
本发明的目的及解决其技术问题还采用以下技术措施来进一步实现。
前述的具有静电放电防护的集成电路，其中：该第一轻掺杂区至少包括形成在一P掺杂基板中的一N掺杂区；该第一重掺杂区至少包括靠近于该N掺杂区的一N+掺杂区；以及该N+掺杂区、该N掺杂区以及该P掺杂基板是形成一齐纳二极管。
本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，本发明的主要技术内容如下：
为了达到上述目的，本发明提供了一种静电放电防护装置，至少包括：齐纳二极管区，位于衬底中；第一掺杂区与第二掺杂区，形成于衬底中；第一栅极，设置于第一掺杂区与第二掺杂区之间，第一栅极具有浮动电位；第一轻掺杂漏极(LDD)区与第二轻掺杂漏极区，形成于衬底中，其中第一轻掺杂漏极区设于第一掺杂区与第一栅极之间以及第二轻掺杂漏极区设于第二掺杂区与第一栅极之间；以及N型金属氧化物半导体(NMOS)装置，位于相邻齐纳二极管区(Zener Diode)的衬底中。其中NMOS装置至少包括形成于衬底中的源极与漏极以及设置于源极与漏极之间的第二栅极。
应用上述静电放电防护装置，由于是藉由在NMOS晶体管区中形成NPN双极晶体管以及在齐纳二极管区中形成齐纳二极管，来提供从输入/输出接垫经由掺杂阱至接地电压源的放电路径，所以本发明的装置结构可有效实质地解决习知装置在制造时会导致低良率与高成本而且在操作时会有漏电的问题，以达到提高制造良率、降低制造成本以及避免漏电的目的。
经由上述可知，本发明是有关于一种静电放电防护装置与其制造方法。在实施例中，静电放电防护装置至少包括形成在衬底中的齐纳二极管(Zener Diode)以及形成相邻于齐纳二极管的N型金属氧化物半导体(NMOS)装置。齐纳二极管具有两个掺杂区、位于两个掺杂区之间的具有接地电位的栅极以及形成在衬底中的两个轻掺杂漏极(LDD)区。轻掺杂漏极区的其中之一者是位于两个掺杂区的每一者与栅极之间。NMOS装置至少包括形成于基板中的源极与漏极以及位于源极与漏极之间的第二栅极。
综上所述，本发明特殊的静电放电防护装置与其制造方法，藉由形成在NMOS晶体管区中的NPN双极晶体管，以提供从输入/输出接垫经由掺杂阱至接地电压源的放电路径，因此解决装置在制造时会导致低良率与高成本的问题。另外，本发明藉由在齐纳二极管区中形成齐纳二极管，以提供从输入/输出接垫经过掺杂阱至接地电压源的放电路径，使受静电放电保护的装置能受到保护以免除静电放电的损坏。其具有上述诸多的优点及实用价值，并在同类产品及方法中未见有类似的结构设计及方法公开发表或使用而确属创新，其不论在产品结构、方法或功能上皆有较大的改进，在技术上有较大的进步，并产生了好用及实用的效果，且较现有的静电放电防护装置具有增进的多项功效，从而更加适于实用，而具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1是绘示本发明的一较佳实施例的集成电路结构的示意图。
图2是绘示本发明的一较佳实施例的静电放电防护装置的示意图。
图3是绘示本发明的一较佳实施例的静电放电防护装置的示意图。
图4是绘示本发明的一较佳实施例的静电放电防护装置的示意图。
图5是绘示本发明的一较佳实施例的具有静电放电防护的集成电路装置的示意图。
100：IC装置               102：输入/输出装置
104：静电放电防护装置     106：受静电放电保护的装置
200：静电放电防护装置     202：NMOS晶体管区
204：齐纳二极管区         206：衬底
208：阱结构               210：P型掺杂区
212、214、216：掺杂区     218：隔离区
220：LDD区                222：栅极堆栈
222a：栅极介电材料        222b：栅极电极
222c：栅极间隙壁          224：栅极堆栈
224a：栅极介电材料        224b：栅极电极
224c：栅极间隙壁          226：接地电压源
227：晕圈区               228：输入/输出接垫
300：集成电路             310：受静电放电保护的装置
400：集成电路                402：静电放电防护装置
404：受静电放电保护的装置    406：衬底
408：掺杂阱                  410：掺杂阱
420：晶体管                  421、422：掺杂区
423：栅极堆栈                424：栅极介电材料
425：栅极电极                426：间隙壁
427：轻掺杂漏极区            430：晶体管
431、432：掺杂区             433：栅极堆栈
434：栅极介电材料            435：栅极电极
436：间隙壁                  500：集成电路
510：衬底                    520：静电放电防护装置
530、540：装置               550-557：内连线
560：绝缘层
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的静电放电防护装置与其制造方法其具体实施方式、结构、方法、步骤、特征及其功效，详细说明如后。下面揭露所提供的许多不同实施例或实施不同特征的各种实施例是藉以了解本发明。底下描述的较佳实施例的元件与配置是用来简化本发明的说明，这里仅举出一些例子但非用以限制本发明的专利范围。此外，在不同的例子中会重复使用标号或字母，以方便于简化与清楚说明的目的。再者，在说明中提到第一区形成在第二区的上方或之上是包括第一区与第二区直接接触，也包括额外区形成于第一区与第二区之间，所以第一区与第二区是非直接接触。
请参照图1所示，是绘示根据本发明的一较佳实施例的集成电路(IC)装置100的示意图。此IC装置100是包括输入/输出装置102与微电子装置或其他需要保护使的不受静电放电(ESD)影响的装置(受静电放电保护的装置106)。IC装置100也包括静电放电防护装置104电性耦合并联输入/输出装置102与受静电放电保护的装置106。
输入/输出装置102是至少包括或耦合电源供应或信号产生器或其他配置用来提供电源或资料信号给受静电放电保护的装置106。此受静电放电保护的装置106是包括一或多个微电子装置，例如N型金氧半场效晶体管(NMOSFET或NMOS)、P型金氧半场效晶体管(PMOSFET或PMOS)、互补式金氧半场效晶体管(CMOSFET或CMOS)、高电压金氧半晶体管、电可程式只读存储器(EPROM)单元、可电除且可程式只读存储器(EEPROM)单元、静态随机存取存储器(SRAM)单元、动态随机存取存储器(DRAM)单元、单电子晶体管(SET)、二极管、电容器、感应器、集成电路(IC)、其他微电子装置或阵列以及/或上述的组合。
静电放电防护装置104是或包括根据本发明揭露的观点的接受修改的装置，以电性保护受静电放电保护的装置106，其是包括二极管、晶体管以及/或上述的组合。静电放电防护装置104是位于受静电放电保护的装置106的内部或靠近于受静电放电保护的装置106或距离远于受静电放电保护的装置106。再者，静电放电防护装置104相对于输入/输出装置102与受静电放电保护的装置106的配置可从本发明揭露的范围中所描述的实施例中加以变化。
请参照图2所示，是绘示本发明的一较佳实施例的表示图1所绘示的静电放电防护装置104的静电放电防护装置200的剖面示意图。静电放电防护装置200是包括具有NMOS晶体管区202与齐纳二极管区204的衬底206，NMOS晶体管区202与齐纳二极管区204是配置用来形成静电放电防护结构，以适应高电压操作、低电压操作或双电源操作，其中低电压装置与高电压装置是整合在一起。
静电放电防护装置200更至少包括阱结构，例如形成在衬底206中的P型阱结构208。阱结构208能直接在衬底206之上或其内部制造。一般来说，衬底206至少包括N阱区与/或P阱区。N阱区与/或P阱区是具有反向掺杂浓度轮廓。阱结构208的提供只是一个例子并非用以限制本发明在任何其他方式上的应用。
NMOS晶体管区202包括掺杂区212与214以及栅极堆栈222。掺杂区212与214是重N(N+)掺杂区并藉由栅极堆栈222横向插入掺杂区212与214之间。掺杂区212与214至少包括掺杂，例如磷(P)、砷(As)、锑(Sb)或上述的组合。例如，掺杂区212与214具有掺杂浓度范围是实质介于1015与5×1015ion/cm2之间。在本实施例中，没有轻掺杂漏极(LDD)结构在掺杂区212与214中。藉由适合的工艺，例如离子注入，来形成掺杂区212与214。
栅极堆栈222包括形成在P掺杂阱208上的栅极介电材料222a。栅极堆栈222也至少包括设置于栅极介电材料222a上的栅极电极222b。栅极电极222b至少包括多晶硅(poly-Si)、一或多个金属，例如铝、铜、钨、钛、钽、氮化钛、氮化钽、硅化镍、硅化钴与/或其他传导材料。栅极堆栈222也包括位于栅极介电材料222a与栅极电极222b的侧壁上的栅极间隙壁222c。栅极间隙壁222c至少包括氮化硅、氧化硅、碳化硅、氮氧化硅或上述的组合。栅极间隙壁222c可具有多层结构。
NMOS晶体管区202更至少包括形成在P阱208中的P型掺杂区210，P型掺杂区210具有P型掺杂浓度范围是实质介于1015与5×1015ion/cm2之间。P型掺杂区210是藉由隔离区218来与掺杂区212靠近与侧面分离，P型掺杂区210可在阱中延伸以包围NMOS晶体管区202与齐纳二极管区204。P型掺杂区210至少包括掺杂，例如硼(B)、镓(Ga)、铟(In)或上述的组合。P型掺杂区210是藉由包括离子注入的适合工艺来形成。隔离区218是使用种种的制造技术，例如浅沟渠隔离(STI)与区域硅氧化法(LOCOS)来形成。
栅极电极222b与掺杂区212安排连接至接地电压源226。再者，掺杂区210也安排连接至接地电压源226。
齐纳二极管区204是包括掺杂区214的一部份。此齐纳二极管区204更至少包括形成在P阱208中的重N(N+)掺杂区216，此重N(N+)掺杂区216在深度与/或N掺杂浓度是实质相似于掺杂区214。齐纳二极管区204至少包括形成在阱208上的栅极堆栈224且此栅极堆栈224是横向插入于掺杂区214与216之间。栅极堆栈224至少包括位于阱208上的栅极介电材料224a以及位于栅极介电材料224a上的栅极电极224b。栅极堆栈224更至少包括形成在栅极介电材料224a与栅极电极224b的侧壁的栅极间隙壁224c。栅极介电材料224a、栅极电极224b与栅极间隙壁224c在结构、材料与工艺需要等方面是实质相似于栅极介电材料222a、栅极电极222b以及栅极间隙壁222c。例如，栅极电极224b至少包括多晶硅与/或其他传导材料。
齐纳二极管区204至少包括形成在阱208中的轻掺杂漏极(LDD，源极与漏极的延伸区SDE)区220。LDD区220横向地位于栅极堆栈224的两侧上且实质地位于间隙壁224c之下。LDD区220至少包括N型掺杂，例如磷、砷、氮与/或其他合适掺杂。LDD区220具有较低掺杂浓度范围是实质介于1013与5×1014ion/cm2之间。在另一实施例中，LDD区220具有掺杂浓度的等级是实质为1015ion/cm2。LDD区220是利用合适的工艺例如离子注入来形成。在一实施例中，LDD区220在形成栅极间隙壁224c之前形成，当掺杂区214与216形成之后，掺杂区214与216能藉以栅极间隙壁224c来补偿栅极堆栈224。在另一实施例中，LDD区220的形成是利用有角度的注入工艺或来自有角度的注入工艺以及形成栅极间隙壁224c之前的注入工艺两者的组合。齐纳二极管区204更至少包括晕圈(halo)(袋状注入)区227。晕圈区227位于形成在栅极堆栈224之下的通道的两端点以及每一晕圈区227设置于通道端点与轻掺杂漏极区之间。晕圈区227至少包括如同于阱208的掺杂的相同型式的掺杂，但是具有较大的掺杂浓度。例如，晕圈区227至少包括P型掺杂，例如硼、镓或铟。晕圈区227是使用有角度的离子注入来形成。
施加偏压于栅极电极224b以形成一浮动电位。掺杂区214与216安排连接至电压源，其可以是输入/输出(I/O)接垫228。
栅极堆栈222与224，以及掺杂区210、212与216是包括设置于其上的硅化金属层。另一种选择是，掺杂区214也至少包括设置于其上的硅化金属层。
请进一步参见参照图3所示，图3是绘示集成电路300的示意图。NPN双极晶体管，请参照如同T1，藉以如同集电极的N掺杂区212、如同基极的P阱208与如同发射极的N掺杂区214，形成在NMOS晶体管区202中。NPN双极晶体管T1的基极是经由接地的P型掺杂区210加偏压。在静电放电事件期间，开启NPN双极晶体管以提供从输入/输出接垫228经由在阱208中的体型半导体至接地电压源226的放电路径。请参照图2中所绘示的D1，藉以N掺杂区214、邻近此掺杂区214的LDD区220、晕圈区227以及P掺杂阱208在齐纳二极管区204中形成齐纳二极管。LDD区220造成齐纳二极管D1具有低击穿电压且更容易开启，开启齐纳二极管D1以提供在静电防护事件期间的放电路径，其是从输入/输出接垫228经过阱208至接地电压源226，以及更触发NPN双极晶体管T1放电以便于受静电放电保护的装置310，如图3所绘示，能受到保护以免除静电放电的损坏。邻近于晕圈区227以及P掺杂阱208的掺杂区216与LDD区220能形成另一个齐纳二极管，其在结构、功能皆相似于齐纳二极管D1。
图4是绘示本发明的一较佳实施例的具有静电放电防护结构的集成电路400。集成电路400形成在衬底406上。集成电路400至少包括核心装置(受静电放电保护的装置)404与静电放电防护装置402。静电放电防护装置402至少包括至少一金氧半晶体管(MOS)，例如例示的晶体管420。晶体管420至少包括形成在掺杂阱408中的掺杂区421与422，其中掺杂阱408具有第一型式的掺杂以及掺杂区421与422具有第二型式的掺杂。例如，第一型式的掺杂与第二型式的掺杂是个别为P型掺杂与N型掺杂，反之亦然。晶体管420更至少包括形成在掺杂阱408中的轻掺杂漏极区427，轻掺杂漏极区427至少包括掺杂浓度小于掺杂区421与422且具有第二型式的掺杂。轻掺杂漏极区427与掺杂区421与422是至少部分重迭，且轻掺杂漏极区427延伸至栅极间隙壁426的下方，其将会在后面说明。晶体管420更至少包括具有设置于掺杂阱408上的具有栅极介电材料424的栅极堆栈423以及设置于栅极介电材料424上的栅极电极425。栅极堆栈423更至少包括设置于栅极堆栈423侧壁上的间隙壁426。栅极介电材料424具有第一厚度，例如第一厚度的范围是实质介于20埃与200埃之间。掺杂区421与422以及栅极电极425更至少包括硅化金属以减少接触电阻。
受静电放电保护的装置404至少包括至少一金氧半晶体管，例如例示晶体管430。晶体管430至少包括形成在具有第一(或第二)型式掺杂的掺杂阱410中的掺杂区431与432，因此掺杂区431与432具有第二(或第一)型式的掺杂。晶体管430更至少包括具有设置于掺杂阱410上的具有栅极介电材料434的栅极堆栈433以及设置于栅极介电材料434上的栅极电极435。栅极堆栈433更至少包括设置于栅极堆栈433侧壁上的间隙壁436。栅极介电材料434具有第二厚度，例如第二厚度具有的范围是实质介于40埃与400埃之间。第二厚度较厚于第一厚度。在本实施例中，静电放电防护装置至少包括复数个并联连接的NMOS晶体管，受静电放电保护的装置404也至少包括具有第二厚度的栅极介电材料的例示金氧半晶体管。
集成电路400所揭露的结构中，受静电放电保护的装置404至少包括高电压装置与低电压装置，每一个装置各具有厚栅极介电材料与薄栅极介电材料。受静电放电保护的装置404是藉以静电放电防护装置402而受到保护，静电放电防护装置402至少包括至少一具有薄栅极介电材料的金属氧化物半导体以及更具有轻掺杂漏极区。
在另一实施例中，静电放电防护装置至少包括至少一具有薄栅极介电材料的金氧半晶体管以及没有设置轻掺杂漏极区来保护任何形成在相同衬底中的适合装置。受保护的装置至少包括具有厚栅极介电材料的金氧半晶体管、具有薄栅极介电材料的金氧半晶体管、具有轻掺杂漏极区的金氧半晶体管以及其他适合的电子装置。
请参照图5所示，是绘示本发明的另一较佳实施例的集成电路500的剖面示意图。集成电路500包括衬底510。集成电路500包括静电放电防护装置520以及被静电放电防护装置520所保护的复数个微电子装置530与540。静电放电防护装置520是或至少包括一或多个晶体管、二极管与/或其他装置，且实质相似于如图1所绘示的静电放电防护装置104。在本实施例中，静电放电防护装置520至少包括图2与图3的静电放电防护装置200。静电放电防护装置520至少包括P掺杂阱以及更至少包括NMOS区以及形成在P掺杂阱中的齐纳二极管区。NMOS区、齐纳二极管区以及P掺杂阱是实质相似于NMOS晶体管区202、齐纳二极管区204以及阱208。NMOS具有N掺杂源极与N掺杂漏极，其中漏极是与齐纳二极管共用，此NMOS区至少包括介于源极与漏极之间的栅极堆栈，此NMOS区更至少包括形成在P阱中的P掺杂区以及藉由隔离区，例如STI与LOCOS结构，从源极分离出的P掺杂区。NMOS栅极、源极与P掺杂区安排连接至接地源极，漏极安排连接至输入/输出接垫。源极、漏极与P掺杂阱形成NPN双极晶体管以提供从输入/输出接垫经由P掺杂阱至接地的放电路径。齐纳二极管区至少包括浮动栅极电极与介于NMOS漏极与浮动栅极之间所形成的LDD区，在这里漏极、LDD区与P掺杂阱是形成齐纳二极管以提供从输入/输出接垫经由P掺杂阱至接地的静电放电的放电路径。齐纳二极管更至少包括额外LDD区与安排连接至输入/输出接垫的N掺杂区，两者位于浮动栅极的另一侧且可形成沿着P掺杂阱的另一个齐纳二极管，以提供额外静电放电的放电路径。在静电放电事件期间，齐纳二极管是触发NPN双极晶体管以保护核心装置免于静电放电损坏。
受静电放电保护的装置包括高电压装置，例如装置540以及低电压装置，例如装置530。高电压装置至少包括双扩散漏极(DDD)区、横向双扩散金属氧化物半导体(LDMOS)结构或垂直双扩散金属氧化物半导体(VDMOS)。高电压装置形成是藉由BiCMOS(代表Bipolar-CMOS)工艺或BCD技术(代表Bipolar-CMOS-DMOS)。高电压装置形成在阱结构中且具有实质是小于60纳米的接合深度。
集成电路装置500也包括沿着与/或经由一或多个绝缘层560延伸的复数个内连线550～557。内连线550～557至少包括铜、铝、钨、钽、钛、镍、钴、金属硅化物、金属氮化物、多晶硅与/或其他材料，可能包括一或多个耐高温层或衬底，藉由化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、电镀与/或其他工艺来形成。绝缘材料层560至少包括二氧化硅、氟化硅玻璃(FSG)、SILK(密西根道氏化学的产品)、BLACK DIAMOND(加州圣塔克莱拉应用材料的产品)与/或其他绝缘材料，可以化学气相沉积、原子层沉积、物理气相沉积、旋涂披覆与/或其他工艺来形成。
内连线550～557是连接至静电放电防护装置520以及一或多个受到静电放电保护的微电子装置530与540。因此，例如经由一些内连线550～557引导所提供的电源至微电子装置530与540，除非电源尖峰或激增导致过正或过负的电位，在此时所有或一部份的电源会导入至静电放电防护装置520。内连线550是将一或多个掺杂区或静电放电防护装置520的接触点接地，且内连线551是安排一或多个掺杂区连接至输入/输出接垫，例如图2与图3所绘示的。内连线553～557是连接至多个微电子装置530与540与/或其他装置以整合成如图5所绘示的靠近或距离遥远的装置。
另一选择是在另一实施例中，静电放电防护装置520是至少包括图4所绘示的静电放电防护装置402以及受静电放电保护的装置530与540至少包括图4所绘示的受静电放电保护的装置404。当静电放电防护装置520至少包括具有薄栅极介电材料与LDD区的装置时，受静电放电保护的装置至少包括具有较厚的栅极介电材料与没有LDD区的装置。具有薄栅极介电材料的静电放电保护装置可保护其他适合装置，例如具有厚栅极介电材料的核心装置。
一般来说，对于上面的装置与结构，衬底是基础半导体，例如硅、锗与钻石。衬底也至少包括化合物半导体，例如碳化硅、砷化镓、砷化铟以及磷化铟。衬底也至少包括合金半导体，例如硅锗、碳化硅锗、磷砷化镓、磷化铟镓。衬底包括在半导体上的外延层。再者，可应变衬底以增加性能。例如，外延层至少包括半导体材料，其是不同于这些半导体，例如在硅上的硅锗层或藉由选择性外延成长(SEG)形成在硅锗上的硅层。再者，衬底至少包括绝缘层上覆硅(SOI)。例如，衬底包括藉由例如氧注入隔离法(SIMOX)所形成的埋入氧化层(BOX)。
栅极堆栈包括栅极介电材料。栅极介电材料包括氧化硅、氮氧化硅或高介电常数(k)材料，例如氧化铪、硅化铪、氧化锆、氧化铝、氮化硅、五氧化钽或上述的组合。栅极介电材料是藉由热氧化、原子层沉积、化学气相沉积、物理气相沉积或其他适合的工艺来形成。
栅极堆栈也至少包括设置于栅极介电材料上的栅极电极。栅极电极至少包括多晶硅(poly-Si)、金属，例如铝、铜、钨、钛、钽、氮化钛、氮化钽、硅化镍、硅化钴与/或其他传导材料。栅极电极是藉由化学气相沉积、物理气相沉积、电镀、原子层沉积与/或其他适合的工艺来形成。栅极堆栈更至少包括设置于栅极电极上的接触层，以减少接触电阻与改良性质。接触层至少包括金属硅化物，例如硅化镍、硅化钴、硅化钨、硅化钽与硅化钛。接触层是藉由化学气相沉积、物理气相沉积或原子层沉积来形成。在本实施例中，硅化金属是以自对准硅化金属工艺来形成。栅极堆栈包括位于栅极介电材料两侧的栅极间隙壁。栅极间隙壁至少包括氮化硅、氧化硅、碳化硅、氮氧化硅或上述的组合。栅极间隙壁具有多层结构且可藉由沉积介电材料来形成，并且接着各向异性回蚀。
隔离结构是使用种种的制造技术来形成。例如，隔离结构至少包括接合隔离、场隔离、介电隔离，例如区域硅氧化与浅沟渠隔离或其他适合的隔离结构。在本实施例中，浅沟渠隔离结构是藉由包括蚀刻沟渠、实质形成介电材料填充沟渠以及平坦化的工艺以便于藉由使用化学机械研磨或回蚀工艺使浅沟渠隔离是实质与掺杂区共平面。
在本发明中，具有NMOS晶体管但没有LDD区的不同的静电放电防护装置是可利用在不同的设计、配置与结合以达到有效率与坚固的静电放电防护，其他的优点还包括增强静电放电性能、减少电阻电容(RC)时间延迟与减少制造成本。
因此在本实施例中，本发明提供具有齐纳二极管区与NMOS装置的静电放电防护装置。齐纳二极管区是位于衬底中且包括形成在衬底中的第一掺杂区与第二掺杂区。第一栅极是设置于第一掺杂区与第二掺杂区之间，且第一栅极具有浮动电位。第一LDD区与第二LDD区是形成在衬底中。第一LDD区设置于第一掺杂区与第一栅极之间且第二LDD区设置于第二掺杂区与第一栅极之间。NMOS装置位于相邻齐纳二极管的衬底中且包括形成在衬底中的源极与漏极以及设置于源极与漏极之间的第二栅极。
在另一实施例中，本发明提供形成在衬底中的P型阱的静电放电防护装置。静电放电防护装置包括位于P型阱中的齐纳二极管区。齐纳二极管包括形成在衬底中的第一掺杂区与第二掺杂区，两者至少包括N型掺杂且安排连接至输入/输出接垫。LDD区形成在相邻第一与第二掺杂区的P型阱中，且第一栅极位于第一与第二掺杂区之间，第一栅极具有浮动电位。静电放电防护装置也包括位于相邻齐纳二极管区的P型阱中的NMOS装置。NMOS装置包括形成在P型阱中的N型掺杂的源极且接地，形成在P型阱中的第一掺杂区的一部份的N型掺杂的源极以及位于源极与漏极之间的第二栅极，其中第二栅极是接地。
在另一实施例中，本发明提供形成在P掺杂衬底中的静电放电防护装置。静电放电防护装置包括位于P掺杂衬底上的第一栅极且具有浮动电位。第一N+掺杂区与第二N+掺杂区形成在P掺杂衬底中，并藉由第一栅极插入于第一N+掺杂区与第二N+掺杂区之间，其中第一N+掺杂区与第二N+掺杂区是安排连接至输入/输出接垫。第一N掺杂区与第二N掺杂区是个别设置于相邻第一N+掺杂区与第二N+掺杂区以形成LDD区。第二栅极位于相邻第二N+掺杂区的P掺杂衬底上且接地。第三N+掺杂区接地设置以便于藉由第二栅极插入第二与第三的N+掺杂区之间。P掺杂区位于P掺杂衬底中且接地。
在又另一实施例中，提供静电放电防护装置。静电放电防护装置形成在P掺杂衬底中的第一N+掺杂区且安排连接至输入/输出接垫。第一N掺杂区设置相邻于第一N+掺杂区，其中第一N+掺杂区、第一N掺杂区以及P掺杂衬底是形成齐纳二极管。栅极位于P掺杂衬底上，其中栅极设置于相邻第一N+掺杂区且接地。设置接地的第二N+掺杂区如此以便于藉由栅极插入第一与第二N+掺杂区之间，其中第一N+掺杂区、第二N+掺杂区与P掺杂衬底是形成NPN双极晶体管。P掺杂区形成在N掺杂衬底中，其中P掺杂区位于相邻第二N+掺杂区且接地。
在另一实施例中，本发明提供形成在衬底上的具有静电放电防护装置体电路。集成电路包括位于P型阱中的齐纳二极管。齐纳二极管具有形成在衬底中的第一与第二掺杂区，其中第一与第二掺杂区至少包括N型掺杂且安排连接至输入/输出接垫。LDD区形成在P型阱中且具有浮动电位的第一栅极设置于第一与第二掺杂区之间。集成电路也包括位于相邻齐纳二极管的P型阱的NMOS装置。NMOS装置具有形成在P型阱中的N型掺杂的接地源极，N型掺杂的漏极是从P型阱中的第一掺杂区的一部份形成，与第二栅极设置于源极与漏极之间且接地。集成电路也包括至少形成在衬底中的受高电压静电放电保护的装置与至少形成在衬底中的受低电压静电放电保护的装置。
在再另一实施例中，本发明提供在P掺杂衬底上形成静电放电防护装置的方法。此方法包括在P掺杂衬底中形成第一与第二N掺杂区；具有浮动电位的第一栅极形成在介于第一与第二N掺杂区之间的P掺杂衬底上；第一与第二N+掺杂区是形成在P掺杂衬底中，其中第一与第二N+掺杂区是邻近于第一与第二N掺杂区；第二栅极形成在邻近于第二N+掺杂区的P掺杂衬底上；第三N+掺杂区的形成是藉由第二栅极分离自第二N+掺杂区，其中第三N+掺杂区是接地；形成位于P掺杂衬底中的P掺杂区。
在又另一实施例中，本发明提供具有静电放电防护的集成电路。集成电路包括形成在衬底中的静电放电防护装置以及具有第一厚度的第一栅极介电材料。集成电路也包括形成在衬底中的受静电放电保护的装置以及具有厚度大于第一厚度的第二厚度的第二栅极介电材料，其中受静电放电保护的装置不包括LDD结构。
在另一实施例中，本发明提供具有静电放电防护的集成电路。集成电路至少包括形成在衬底中的静电放电防护装置、具有第一厚度的第一栅极介电材料、没有轻掺杂漏极结构以及配置用来保护形成在衬底中的其他装置，其中至少其他装置的其中之一者具有厚度厚于第一厚度的第二厚度的第二栅极介电材料。
在另一实施例中，揭露一种具有静电放电防护的集成电路。集成电路包括静电放电防护装置以及受静电放电保护的装置。静电放电防护装置包括至少一MOS装置；至少包括形成在衬底中的具有第一掺杂型式的第一与第二轻掺杂区；静电放电防护装置更包括位于第一与第二轻掺杂区之间以及藉由具有第一厚度的第一栅极介电材料来与衬底分离的第一栅极电极；设置靠近于第一与第二轻掺杂区的第一与第二重掺杂区。受静电放电保护的装置包括至少一MOS装置；至少包括形成在衬底中的具有第二掺杂型式的第三与第四重掺杂区；受静电放电保护的装置更包括位于第三与第四重掺杂区之间的第二栅极电极，其中第二栅极电极藉由具有厚度大于第一厚度的第二厚度的第二栅极介电材料来与衬底分离。
在另一实施例中，本发明提供一种静电放电防护装置。集成电路至少包括形成在衬底中的具有第一掺杂型式的第一与第二轻掺杂区、位于第一与第二轻掺杂区之间以及藉由具有第一厚度的第一栅极介电材料来与衬底分离的第一栅极电极与设置靠近于第一与第二轻掺杂区的第一与第二重掺杂区。其中受静电放电保护的装置是配置用来保护形成于衬底中的其他装置以及至少其他装置的其中之一者具有厚度厚于第一厚度的第二厚度的第二栅极介电材料。
在又另一实施例中，揭露一种具有静电放电防护的集成电路的形成方法。此方法包括形成具有第一厚度的第一栅极介电材料的静电放电防护装置于衬底中，以及形成具有厚度大于第一厚度的第二厚度的第二栅极介电材料的受静电放电保护的装置于衬底中，其中静电放电防护装置不具有LDD结构。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何类型上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但是凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (8)

1. 一种静电放电防护装置，其特征在于其至少包括：
一齐纳二极管区，位于一衬底中，其中该齐纳二极管区至少包括：
一轻掺杂N型金属氧化物半导体装置，包括：
一第一掺杂区与一第二掺杂区，形成于该衬底中；
一第一栅极，设置于该第一掺杂区与该第二掺杂区之间，该第一栅极具有一浮动电位；及
一第一轻掺杂漏极区与一第二轻掺杂漏极区，形成于该衬底中，其中该第一轻掺杂漏极区是设于该第一掺杂区与该第一栅极之间以及该第二轻掺杂漏极区设于该第二掺杂区与该第一栅极之间；以及
一N型金属氧化物半导体装置，位于该衬底中，与该轻掺杂N型金属氧化物半导体装置相邻，且与该轻掺杂N型金属氧化物半导体装置结合以保护至少一核心装置，其中该N型金属氧化物半导体装置至少包括：
一源极与一漏极，形成于该衬底中；及
一第二栅极，设置于该源极与该漏极之间。
2. 根据权利要求1所述的静电放电防护装置，其特征在于其中所述的齐纳二极管区的该第一掺杂区与该第二掺杂区是安排连接至一输入/输出接垫。
3. 根据权利要求1所述的静电放电防护装置，其特征在于其中在该N型金属氧化物半导体装置中的该源极与该第二栅极是接地。
4. 根据权利要求1所述的静电放电防护装置，其特征在于其中在该N型金属氧化物半导体装置中的该漏极是安排连接至一输入/输出接垫。
5. 根据权利要求1所述的静电放电防护装置，其特征在于其中在该N型金属氧化物半导体装置中的该漏极与在该齐纳二极管区中的该第一掺杂区是共用一单一掺杂区。
6. 根据权利要求1所述的静电放电防护装置，其特征在于其中在该N型金属氧化物半导体装置中没有包含轻掺杂漏极区。
7. 根据权利要求1所述的静电放电防护装置，其特征在于其中所述的N型金属氧化物半导体装置与该齐纳二极管区是形成在该衬底中的一P型阱中。
8. 根据权利要求7所述的静电放电防护装置，其特征在于其中所述的P型阱更至少包括一P型掺杂区，该P型掺杂区是接地。
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