CN100424781C - 多模式同步存储器及其操作和测试方法 - Google Patents

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Abstract

一种同步半导体器件可以正常模式和替代模式工作。该半导体器件具有用于接收多个同步捕获的输入信号的命令总线，以及用于接收多个异步输入信号的多个异步输入端。该器件还具有用于接收外部时钟信号的时钟输入，其中，所述器件由制造商规定为，在正常模式下使用频率高于预定最小频率的外部时钟信号工作。内部延迟锁定环(DLL)时钟电路连接到时钟输入端，并在正常工作模式下响应外部时钟信号以生成至少一个内部时钟信号。该器件中的控制电路响应施加到该器件异步输入端上的预定顺序的异步信号，以将该器件置于禁用内部时钟电路的替代工作模式下，以便该器件可以在替代模式下使用频率低于预定最小频率的外部时钟信号工作。该替代工作模式有利于以低于正常工作模式的规定最小频率的速率测试该器件。

Description

多模式同步存储器及其操作和测试方法
发明领域
本发明一般地涉及半导体器件，更具体地来说涉及同步半导体器件，即其操作由外部施加的振荡时钟信号来协调的半导体器件。
发明背景
半导体器件(包括微处理器、存储器件、数字信号处理器等)领域相当活跃，正在迅速发展。半导体器件的各种类别和子类别已为人们所知，并可购得。无论消费领域还是工业领域，计算机以及基于计算机的设备都在不断流行，并且无所不在，由此对各种不同类型的半导体器件的需求在可预计的将来会持续增长。
作为一个总体性建议，可以将半导体器件归入如下两个较宽类别之一中：同步和异步。同步半导体器件的操作(通常)由外部施加的振荡时钟信号来协调；而异步器件则无需时钟信号。
目前所采用的更常见的半导体存储器件类别之一是动态随机存取存储器，即DRAM。任何DRAM的期望特性包括每单位半导体晶片面积存储容量高、存取速率快、功耗低以及成本低。
已用于优化DRAM的期望特性的一种方法是设计可同步访问的这类器件。同步DRAM通常需要外部施加时钟信号，以及其它外部施加的其定时必须带有与时钟信号的某种预定关系的控制信号。同样地，数字数据同步于外部施加时钟信号从同步存储器读出和写入其中。同步DRAM技术已经发展了许多年，且同步DRAM(通常称为“SDRAM”)被广泛用于商业和工业应用中，包括个人计算机业。
本领域的技术人员会理解，随着SDRAM存储容量增加，则半导体基片的晶片尺寸也会增加(尽管半导体工艺技术的同步发展允许在单位面积上实现更高密度的存储器)。人们还认识到，随着基片尺寸的增大，影响在整个基片上传播的电信号的全局同步的其它因素开始起作用。诸如电容耦合、阻抗负载、工艺差异等问题都可能导致难以确保沿基片以及在基片内传导的各信号定时之间的相互关系保持同步。随着半导体器件的处理速率增加，此类同步问题(有时一般地称为“时钟时间偏差(skew)”)可能变得越来越严重。皮秒级的定时差异可能成为器件工作是否可靠和正常的决定性因素。
在通常的实施方案中，外部时钟信号CLK包含简单的周期性“方”波，例如图3a所示的波形，该方波以逻辑高电平电压电平(例如，3.3V)和逻辑低电平电压电平(通常为0V)之间的合理均匀周期振荡，其中占空比为50％(这意味着在每个完整时钟周期中该信号处于逻辑“高”电平的时间与处于逻辑“低”电平的时间相等)。在现有技术半导体器件中，时钟信号可以达到数百兆赫数量级的频率。
同步半导体器件，如SDRAM通常需要提供外部输入信号(如时钟信号)给该器件的多个(或甚至许多)分设的但相互关联的功能子电路。根据常规半导体器件的布局，整个器件的每个分设的子电路通常在物理上设置在整个基片上的不同的分散位置上。这意味着传导长度，以及诸如在基片上承载电信号的各种导线(conductivetrace)的容性负载和复阻抗负载之类的特性会因信号不同而不同。因此，例如时钟信号从时钟信号输入管脚到一个功能子电路的传播延时可能不同于到另一个功能子电路的传播延时；这种差异对于工作在甚高时钟频率(100兆赫兹左右(或以下))下的器件来说可能是至关紧要的。
为了解决这类问题，可以采用一种称为“延迟锁定环”、即“DLL”的方法。图1显示了DLL实现的一个简单示例。在图1中，外部施加时钟信号CLK加到假设的存储器件10的输入管脚12上。如图1所示，外部施加的CLK信号加到DLL功能块20上。DLL功能块20用于派生出多个分离的内部时钟信号，然后将它们提供给线路22、24和26上的存储器件10的各种子电路。(虽然图1只显示了三个内部时钟信号，但本领域普通技术人员会理解，任何给定实现方案中可能需要三个以上的内部时钟信号。)DLL功能块20(可能表示分布于基片整个区域上的电路，尽管图1为方便起见表示在集中的位置上)的功能在于，调节线路22、24和26上提供给器件10的各种分设子电路的时钟信号的相对定时，以便可以实现器件10的全局同步操作。
DLL功能块(如图1中的DLL功能块20)可以利用某些类型的环回操作，如图1中示例性虚线28所示，从而DLL功能块20具备反馈功能，用于将经线路22提供给命令功能块14的时钟信号的定时与输入的外部时钟信号CLK的定时作比较。
在图1的简化示例中，因为命令输入缓冲器14和数据输入缓冲器16分别基于时钟信号来接收和操作，所以说命令(CMD)输入管脚15和数据(DATA)输入管脚17是同步输入。因此，加到输入管脚15和17上的二进制数据只会在对应内部时钟信号的上升沿或下降沿上存储在各自的缓冲器14和16中(此过程有时称为“信号捕获”)。
由于典型DLL电路(如图1中的DLL块20)的作用，如果线路22的传播和负载特性与例如线路24和26的相应特性显著不同，则DLL电路可以将这种差异纳入考虑，以确保器件维持正常工作。在DLL电路20内部，可以将不同的延时和时间偏差(可编程或自动进行调节)引入外部施加时钟信号中，以确保器件10中其它每个功能块接收到基本上与其它功能块同步的时钟信号。DLL引入的延时和时间偏差可以是极小的，即皮秒级的，但是对于半导体器件的正常工作却是至关重要的。
DLL的功能一般可以视为用于生成内部时钟信号，显然本领域普通技术人员至少一般都熟悉半导体器件中DLL的概念。用于同步存储器的DLL实现的各种示例可参见授予Harrison等人的、题为“包括延迟锁定环的同步时钟发生器(Synchronous Clock GeneratorIncluding Delay-Locked Loop)”的美国专利No.5920518；授予Harrison等人的、题为“包括延迟锁定环信号丢失检测器的同步时钟发生器(Synchronous Clock Generator including a Delay-Locked Loop Signal-Loss Detector)”的美国专利No.6201424B1；以及授予McLaury的、题为“用于多延迟同步动态随机存取存储器的方法和装置(Method andApparatus for Multiple Latency Synchronous Dynamic Random AccessMemory)”的美国专利No.6130856。上述的′518、′424和′856专利分别共同授予本发明的受让人，其中每个专利通过引用全部结合于本说明书中。
本领域普通技术人员会理解，常常以特定于钟控半导体器件的预期工作速率的方式来实现DLL。例如，SDRAM(及其DLL)可以根据使其以时钟速率如100兆赫兹工作的规格来设计。在此情况下，器件以基本上不同于(或慢于或快于)其规定速率的速率来工作，从而可能导致这种情况，即可能损害其内部DLL功能块维持内部派生时钟信号与外部施加时钟信号之间的同步的能力。
在半导体器件的正常工作中，不能维持内部派生时钟信号与外部施加时钟信号之间的同步通常不是问题。但是，这种无能可能成为问题的一个原因与半导体器件的测试有关。在某些情况下，可能有必要或期望在基本上不同于受测器件的最终期望工作速率的工作速率(如时钟速率)下对部分制造或全制造的器件进行测试。
DRAM(包括SDRAM)通常集成于所谓的“存储器模块”中，存储器模块包括多个装配在印刷电路板上的独立存储器件。在DRAM(包括一个或多个分立集成电路元件)封装起来装配在印剧电路板上之后，难于对各存储器电路进行测试，因为无法访问内部电路节点，如与DLL电路相关的节点。造成这种问题的一个原因是，用于测试半导体器件(如存储器)的专用测试仪器和夹具无法以受测器件的规定工作速率工作。因此，希望和/或有必要使受测器件以比在“正常”工作过程中慢的时钟速率工作。但是，如上所述，考虑到内部电路、如DLL在一定“正常”工作频率范围以外的范围正确发挥作用的能力，这可能造成某些问题。
对此潜在问题的一种解决方案是提供“模式寄存器”，从中可以寻址到预定位模式，使该器件开始以替代模式(如测试模式)工作。在这种方法中，与模式寄存器连接的译码器电路调整为检测某种预定位模式并发出适当的控制信号，进行适当的内部调节以使该器件可以对应于该预定位模式的模式工作。
测试工作模式可涉及暂时禁用某些内部子电路，如DLL电路，这些电路可能会以某种方式禁止器件以基本上不同于器件的“正常”工作速率的时钟速率正常工作。一旦所述电路被禁用，测试工作模式(例如，工作速率慢得多的模式)即可开始而无需担心这类不利的影响。
上述测试模式寄存器方法的一个潜在缺点是，测试模式电路可能影响速率敏感的关键电路路径。即，禁用已知对工作速率实质变化敏感的电路可能会影响内部信号之间的其它定时关系。上述方法的另一个潜在问题是，提供模式寄存器可能本身就不是所希望的，因为它会浪费宝贵的半导体“不动产”(即基片面积)并增加电路复杂性。即使在采用诸如模式寄存器的方法的情况中，可以指定的不同工作模式的种类必定受限于模式寄存器中的位(bit)的个数，以致没有足够多的模式可用于适应期望实现的所有各种测试模式。
用于解决指定半导体器件替代工作模式这一难题的“模式寄存器”方法的另一潜在缺点是，不仅需要控制或数据信号“捕获”来将器件置于替代模式，而且还需要使器件恢复到“正常”模式。例如，考虑这样一种实现方案，其中用于将器件置于替代工作模式下的命令或数据输入端口依赖于“捕获”子电路(如图1所示假设示例中的命令子电路14或数据子电路16)，而该捕获子电路本身又依赖于DLL生成的时钟信号进行正常工作。虽然可以将此半导体器件置于替代工作模式(假设它开始是以其中DLL电路被激活的模式工作)，但是一旦开始以其中DLL电路未被激活的替代工作模式工作，则此后可能难以或不可能“捕获”到将该器件恢复到其“正常”工作模式所必需的命令或数据。这是因为只要DLL电路未被激活，则用于捕获可用于恢复“正常”工作的命令或数据的子电路无法被对应的子电路“捕获到”。这是一种“二十二条军规(Catch 22)”或“先有鸡还是先有蛋(chicken-and-egg)”的情形，其中，使器件恢复“正常”工作的相应机制无法被重新激活，直到恢复“正常”工作。
因此，确信需要一种改进的方法和器件，通过这种方法和器件，可暂时停止向集成电路器件内的子电路供电或使其禁用，随后可使其恢复正常工作。
发明概述
本发明涉及一种器件和对应的方法，通过这种器件和方法，具有一个或多个依靠DLL的子电路的半导体器件可置于DLL电路暂时去激活的替代工作模式下，随后可以恢复“正常”工作(即其中DLL电路激活的模式)。
根据一个实施例，本发明涉及一种方法和器件，其中，还利用一个或多个输入信号将半导体器件置于一个或多个内部DLL子电路被禁用的替代工作模式，对所述一个或多个输入信号的接收通常不涉及内部依赖DLL的子电路(即，非同步输入)。
在一个实施例中，本发明包括同步DRAM具有一个或多个可外部施加的输入信号，它们无需与内部生成的DLL时钟信号同步即可送入内部电路。根据本发明的想得到的各种实施例，一个或多个外部施加到半导体器件上的信号的组合将所述器件设置为以“正常”工作模式的替代模式工作。这种替代模式最好(但不排他地)是这样一种模式：其中，以正常模式响应，按给定方式工作的同步器件在所述替代模式下加以调整，以相同给定方式工作，不同之处仅在于同步速率较低或较高，即时钟速率相对于正常模式较低或较高。
在一个实施例中，本发明包括同步DRAM，它具有多个输入管脚，这些管脚适于同步于从至少一个外部施加时钟信号派生出的一个或多个内部派生时钟信号接收信号，所述一个或多个内部派生时钟信号通常称为DLL(延迟锁定环)信号。此外，所公开的DRAM最好具有至少一个(最好为两个)这样的输入管脚，它们适于相对于任何内部或外部生成的时钟信号以异步方式接收信号，或者适于不同于或异步于任何内部或外部生成的信号接收信号。
在一个公开的实施例中，半导体器件允许激活和去激活涉及同步信号生成的内部处理。在一个具体实施例中，本发明包括禁用且随后启用内部延迟锁定环子电路，所述内部延迟锁定环子电路适于在正常工作时协调一个或多个内部时钟信号的生成与一个或多个外部施加时钟信号的施加。根据本发明的一个方面，内部DLL子电路的去激活和激活是通过将信号施加到在正常工作时适于相对于任何内部或外部生成的时钟信号，以异步方式接收信号的一个或多个输入管脚上来实现的。
在一个特定的公开实施例中，本发明涉及使用SDRAM的“复位”和“片选”输入。在该特定实施例中，当外部“复位”信号在SDRAM的一个外部输入端上有效，同时在另一外部输入端上施加第一逻辑电平的外部施加“片选”输入信号，则将该SDRAM调整为以“正常”模式工作，但在施加第二逻辑电平的“片选”输入信号的同时使“复位”信号有效，则将该SDRAM调整为以替代工作模式工作，在该替代模式下，该SDRAM内的某个延迟锁定环(DLL)子电路被禁用。由于DLL子电路被禁用，所以该SDRAM可以不同的正常工作模式工作，只是时钟信号具有基本上不同于为该SDRAM正常工作所规定的、输入其一个或多个时钟信号输入端上的频率。
附图简介
参考如下附图以及对本发明具体实施例的如下详细说明，可以获得对本发明的上述及其它特征和方面的最佳理解：
图1是其中具有一个或多个内部派生延迟锁定环的现有技术半导体器件的示意图/方框图；
图2是根据本发明一个实施例的半导体存储器件的示意图/方框图；
图3a是说明与使图2所示的存储器件进入第一工作模式相关的电信号的时序图；
图3b是说明与使图2所示的存储器件进入第二工作模式相关的电信号的时序图；
图4是说明其中包含多个图2所示的存储器件的存储模块的示意图。
本发明具体实施例的详细说明
在如下公开中，为清楚起见，未描述实际实现方案的所有特征。当然应理解，与任何项目一样，开发这种实际实现方案时，必须作出许多工程和编程决定，以实现开发人员的特定目标和子目标(例如符合系统和技术约束)，而这些目标会因实现不同而不同。此外，必需注意适合所讨论环境的正确工程实践。可以理解，虽然这种开发工作可能既复杂又耗时，但这对相关领域的普通技术人员来说不过是例行任务。
参考图2，其中显示根据本发明一个实施例的半导体存储器件50的高度简化的示意图/方框图。在本公开实施例中，存储器件50是同步动态随机存取存储器(SDRAM)，但可从本公开内容获益的本领域普通技术人员应知道本发明的的应用范围并不只限于SDRAM。还应理解，SDRAM 50除包含图2所示那些功能部件以外，还包括相当数量的电路。但是，为简明起见，省略了所述其它电路，因为这类电路是本领域普通技术人员所熟知的，并且它们与本发明的实施并无特别的关联。
从图2所示的细节可以看出，SDRAM 50包括控制电路52、延迟锁定环电路54、寻址电路56、输入/输出电路58、存储体60、读出放大电路62、列译码电路64以及行译码电路66。在一个实施例中，存储器件50包括多个(例如四个)存储体60、读出放大电路62、列译码器64和行译码器66，但为使本公开和附图清楚，仅分别显示了一个上述各功能部件。
参考图2，DRAM 50具有多个(例如八个)输入/输出(数据)管脚68。每个存储体60包括按行和列布置的存储单元阵列，并连接到各自的行译码器66和读出放大电路62。每个存储体还连接到输入/输出电路58，输入/输出电路58又连接到列译码器64。输入/输出电路58包括常规读电路(亦未显示)，用于将数据从存储体60经数据管脚68输出。输入/输出电路还包括常规写电路(未显示)，用于将在数据管脚68上接收的数据输入存储体60。
控制电路52与寻址电路56连接并接收各种外部输入的控制信号。作为示例而非限制，控制电路52可以接收片选(CS#)信号和复位信号，但要清楚，典型的DRAM还会接收大量其它控制信号，如行和列地址选通(RAS和CAS)信号、写使能(WE#)信号等。在图2中，各种控制信号通过命令(CMD)总线69表示。本领域普通技术人员熟悉通过命令总线69施加到器件50上的各种控制信号。虽然图2中未显示，但在常规配置中，控制电路52可能连接到器件60的大多数其它功能部件，这样，控制电路52可以对其上所加的各种控制信号加以解释，并驱动和控制器件50中其余电路的总体操作。
要理解，虽然图2所示器件50的各种功能部件显示为按明确定义的空间关系设置的分立电路，但在实际实现方案中，各种电路可能分散到部分或全部半导体基片上，某些功能部件的部分可能彼此结合。即图2只是从功能角度而非具体实施的角度来说明器件50。
延迟锁定环(DLL)电路54接收输入的外部时钟信号CLK，并在其多个输出70上生成多个内部时钟信号INTCLK1...INTCLKN。从DLL电路54的每个INTCLKx输出提供给器件50内的一个或多个其它功能部件。为清楚起见，在附图中，图2仅显示了DLL电路54和其它功能电路之间的少数示范性连接，但应理解，内部时钟信号可能提供给器件50的许多其它功能部件。
如上所述，DLL电路54的功能是生成内部时钟信号，这些内部时钟信号分别经过适当时间调整而彼此同步，从而使器件能够正常工作。
在图2所示的电路中，接收内部时钟信号的是寻址电路56。因为SDRAM 50是同步器件，所以存储器地址必须同步于外部CLK信号加到ADDR管脚上，以便由寻址电路56正确地“捕获”地址信息。同样地，写入器件50或从器件50读出的数据必须以同步方式出现在输入/输出DATA管脚68上。
根据本发明的一个方面，SDRAM 50最好可以在至少一种禁用DLL电路54的测试模式下工作。为了提供这种功能，在一个实施例中，调整控制电路52使其响应命令总线69上外部施加的控制信号的预定模式，以禁用DLL电路54，并使器件50以测试模式(即“DLL关闭”模式)工作。在DLL关闭模式下，外部施加的CLK信号直接施加到器件50的各功能部件上，它们在正常情况下会接收DLL电路54生成的INTCLK时钟信号，即DLL电路54不会对外部施加的CLK信号作任何调整。这样，由于器件50在DLL关闭模式下工作，所以它可以任何时钟速率工作，包括以比该器件的正常工作速率慢得多的速率工作。例如，规定在正常工作中采用100兆赫兹时钟的存储器可以为测试目的而在DLL关闭模式下以10兆赫兹工作。
根据本发明的另一个方面，涉及将器件50置于DLL关闭模式以及使其脱离DLL关闭模式的控制信号是异步的，或非钟控的信号，例如经命令总线69加到器件50上的片选(CS#)和复位(RESET#)信号。其意义在于可以将经过DLL关闭模式之后的器件50恢复到“正常”工作模式。如果要将同步(锁定的)信号用于切换器件50的工作模式输入，则如果一旦器件50已置于禁用DLL电路54的工作模式而不能将器件50恢复到正常工作模式，就会非常棘手。
参考图3a，其中显示说明正常工作模式下与器件50的操作相关的某些信号的状态的时序图。根据SDRAM的常规实现方案，器件50在加电时必须复位。为此，命令总线69包括用于接收RESET#输入信号的RESET#输入管脚。同样地，根据SDRAM的常规实现方案，器件50在命令总线69中的一个管脚上接收片选(CS#)输入信号。片选(CS#)输入信号允许启用和禁用控制电路52内的某个译码电路，以便在该片选信号指示未选择该芯片进行操作时，屏蔽掉加到命令总线69上的各种输入信号(命令)。在常规方式下，片选输入在包含多个存储器件50的系统中提供外部存储体选择，其中每个存储器件50作为多个存储体中一个单独的存储体。
根据本发明的一个方面，片选(CS#)和复位(RESET#)输入是异步输入，意味着可以不管时钟(CLK)信号来对这些输入上所加的CS#和RESET#信号的状态进行采样。
根据常规实现方案，器件50必须以预定义的方式加电和初始化。在以指定顺序向各电源输入端加电(以避免器件栓锁)之后，在所有电源和参考电压稳定之后，将时钟信号CLK加到时钟输入上。稳定的时钟信号CLK必须预定时间间隔(例如200微秒)内存在。
接着必须发出复位命令。在本公开实施例中，复位命令是加到复位输入上的逻辑高电平脉冲，同时片选信号CS维持在逻辑低电平。(在图2中，复位和片选输入是命令总线69的组成部分)。在一个实施例中，复位脉冲必须具有某个最小时长。复位命令启动DLL时钟信号并使其同步(锁定)，且对存储体60预充电。
参考图3a，时钟信号CLK在时间t1开始生成，且保持稳定200微秒，直到时间t2为止。在一个实施例中，时钟信号CLK可具有200至300兆赫兹数量级的频率。在时间t2，使复位信号有效(为逻辑高电平)，并至少保持有效一段最小时间(图3所示的tRSTPW)，直到时间t3为止。在时间t3，使复位信号无效(为逻辑低电平)。在经过又一段最小时间(图3a所示的tRESET)之后，器件50继续利用刷新命令工作，这涉及在时间t4使片选(CS)信号有效。要注意的是，在图3a所示的复位命令期间，片选(CS)信号保持在逻辑低电平(无效)电平。即，在器件50以正常工作模式工作期间，CS信号不与复位信号同时有效，反之亦然。
现在参考图3b，其中显示了将器件50初始化到禁用DLL电路54模式(“DLL关闭模式”)所对应的时序图。如图3b所示，初始化DLL关闭模式起始于在时间t5使片选信号CS有效。根据本发明的一个方面，时钟信号WCK在图3b所示的初始化序列期间处于“无关”状态。
片选信号必须保持有效一段最小时间，如图3b所示的时间tSCS_DLL。然后在时间t6，复位脉冲开始使复位信号有效(为逻辑高电平)。复位脉冲持续复位脉冲间隔tRSTPW，直到时间t7为止，这时使复位信号无效。但片选(CS)信号在使复位信号无效时保持有效，在本公开实施例中，片选(CS)信号必须在复位信号无效之后保持有效一段最小时间间隔tHCS_DLL，或者直到时间t8为止。
时间t8之后，复位和CS二者仍然保持无效，直到自时间t7复位信号无效起经过时间间隔tDLLOFF为止，或直到时间t9为止。随后，器件50可以开始以DLL关闭模式工作，起始于时钟信号加到CLK输入上时。根据本发明的一个特征，在DLL电路54被禁用的情况下，图3b中的CLK信号可以基本上不同于为正常工作的器件50规定的CLK信号。特别是，自器件50初始化到DLL关闭模式后图3b中的CLK信号可以比正常工作时的CLK信号慢一个数量级或更慢。因此，尽管在图3a中时钟信号CLK可能为200至300兆赫兹，但在图3b中时钟信号CLK可能为例如10至50兆赫兹。本领域的普通技术人员会理解，可以利用这一特点来测试器件50。具体来说，一旦器件50初始化到DLL关闭模式，即可利用常规技术和测试设备来测试器件工作，同时以比该器件的规定最小正常工作频率低得多的同步时钟频率工作。如上所述，制造商可以规定给定半导体器件以不低于例如100兆赫兹(有时称为“部分额定频率(part rating)”)的同步外部时钟频率工作，而在DLL关闭模式下，该器件可以低得多，例如低于50兆赫兹的频率工作在测试模式下。
此外，本领域的普通技术人员会理解，为什么不希望将模式寄存器用于在正常工作模式和DLL关闭工作模式之间进行切换。具体地说，本发明不需要专用于DLL关闭功能的任何有限数量的模式寄存器位模式。实际上，本发明根本不需要模式寄存器。
在本发明的优选实施例中，一旦在DLL关闭模式下完成测试，即可如上所述发出常规复位命令将存储器件50恢复到“正常”工作模式。
如上所述，在多个存储器件，例如熟知的单列直插存储模块(SIMM)或双列直插存储模块(DIMM)中的那些存储器件已经装配到电路板上之后，本发明对方便测试存储器件如存储器件50特别有利。这是因为用于此类模块的多数测试仪器不适合于以器件的规定“正常”工作时钟速率测试工作器件。这可能成为问题，如果集成到模块中的各存储器件使用无法适应测试仪器较低工作速率的DLL电路，则可能成为问题。现在参考图4，其中显示了包含多个(12)存储器件50的SIMM 80。模块80包括电路板82，该电路板上设有多个单独存储器件50，所述存储器件50基本上与参照图2、3a和3b所述的一样。在此实施例中，模块80属于JEDEC和工业标准72针类型，它可能具有例如16MB或32MB的容量。
根据以上对本发明具体实施例的详细说明，应该清楚本发明公开了可以至少两种模式工作的存储器件，其中，在一种模式下禁用所述存储器件的某个(些)子电路。还公开了操作这种存储器件的方法。有利的是，本发明未采用模式寄存器来允许该器件在正常工作模式和DLL关闭工作模式之间进行切换。虽然在一定程度上详细公开了本发明的具体实施例，但这仅仅是为了说明本发明的各种特征和方面，而不是为了对本发明范围进行限制。可以设想，在不背离所附权利要求书所限定的本发明精神和范围的前提下，可以对所公开的实施例，包括但不限于本文建议的各种实施方案进行各种替换、替换和/或修改。

Claims (49)

1. 一种可以正常工作模式和替代工作模式工作的同步半导体器件，它包括：
第一输入端，用于接收第一异步输入信号；
第二输入端，用于接收第二异步输入信号，所述第二异步输入信号和所述第一异步输入信号在所述器件以所述正常模式工作期间不同时有效；
至少一个输入缓冲器，用于接收同步输入信号；
至少一个时钟端，用于接收外部时钟信号；
延迟锁定环电路，其连接到所述时钟端并响应所述外部时钟信号以生成要施加到所述至少一个输入缓冲器上的至少一个内部时钟信号，所述延迟锁定环电路适于在所述正常工作模式期间激活，而在所述替代工作模式期间去激活；
控制电路，其连接到所述第一和第二输入端以及所述延迟锁定环电路，所述控制电路响应同时有效的所述第一和第二异步输入信号以去激活所述延迟锁定环电路，从而将所述器件置于所述替代工作模式。
2. 如权利要求1所述的半导体器件，其特征在于，所述器件是半导体存储器件。
3. 如权利要求2所述的半导体器件，其特征在于，所述器件是同步动态随机存取存储器。
4. 如权利要求2所述的半导体器件，其特征在于，所述第一异步输入信号是复位信号。
5. 如权利要求4所述的半导体器件，其特征在于，所述第二异步输入信号是片选信号。
6. 如权利要求1所述的半导体器件，其特征在于，所述替代工作模式是测试模式。
7. 如权利要求1所述的半导体器件，其特征在于，所述时钟信号的频率在所述替代工作模式情况下低于在所述正常工作模式情况下。
8. 如权利要求7所述的半导体器件，其特征在于，在所述正常工作模式下所述时钟信号的频率大于100兆赫兹。
9. 如权利要求8所述的半导体器件，其特征在于，所述替代工作模式下的所述时钟信号的频率低于50兆赫兹。
10. 一种可选择以正常工作模式和替代工作模式工作的同步半导体器件，包括：
第一输入端，用于接收第一异步输入信号；
第二输入端，用于接收第二异步输入信号；
命令总线，用于接收多个同步控制信号；
时钟端，用于接收外部时钟信号；
时钟电路，其连接到所述时钟端，所述时钟电路响应所述时钟信号生成至少一个内部时钟信号；
其中，所述器件在所述第二异步信号无效的同时响应所述第一异步信号的有效，以在所述正常工作模式下执行第一功能；以及所述器件在所述第一异步信号无效的同时响应所述第二异步信号的有效，以在所述正常工作模式下执行第二功能；以及
所述器件响应所述第一和第二异步信号的同时有效，进入所述替代工作模式。
11. 如权利要求10所述的器件，其特征在于，在所述替代工作模式下禁用所述时钟电路。
12. 如权利要求11所述的器件，其特征在于，所述器件是半导体存储器。
13. 如权利要求12所述的器件，其特征在于，所述器件是动态随机存取存储器。
14. 如权利要求11所述的器件，其特征在于，所述外部时钟信号的频率在所述替代工作模式情况下低于在所述正常工作模式情况下。
15. 如权利要求10所述的器件，其特征在于，所述第一异步输入信号是复位信号，以及所述正常模式下的所述第一功能是复位功能。
16. 如权利要求15所述的器件，其特征在于，所述第二异步输入信号是片选信号，所述正常模式下的所述第二功能包括启用连接到所述命令总线的命令译码器。
17. 如权利要求14所述的器件，其特征在于，在所述正常工作模式下所述外部时钟的频率大于100兆赫兹。
18. 如权利要求17所述的器件，其特征在于，在所述替代工作模式下所述外部时钟的频率低于50兆赫兹。
19. 如权利要求10所述的器件，其特征在于，所述时钟电路包括延迟锁定环电路。
20. 一种操作可以正常工作模式和替代工作模式工作的同步半导体器件的方法，包括如下步骤：
(a)响应第一异步输入信号的有效和第二异步信号的无效，以在所述正常工作模式下执行第一功能；
(b)响应所述第二异步输入信号的有效和所述第一异步信号的无效，以在所述正常工作模式下执行第二功能；以及
(c)响应所述第一和第二异步信号的同时有效，以进入所述替代工作模式。
21. 如权利要求20所述的方法，其特征在于，所述器件响应于进入所述替代工作模式而禁用内部时钟电路。
22. 如权利要求20所述的方法，其特征在于，所述第一异步输入信号是复位信号，而所述正常工作模式下的所述第一功能是复位功能。
23. 如权利要求22所述的方法，其特征在于，所述第二异步输入信号是片选信号，以及所述正常模式下的所述第二功能是启用同步命令输入缓冲器。
24. 如权利要求20所述的方法，其特征在于，所述器件是同步存储器。
25. 如权利要求24所述的方法，其特征在于，所述器件是同步动态随机存取存储器。
26. 如权利要求20所述的方法，其特征在于还包括如下步骤：
(d)在所述替代工作模式下以比所述正常工作模式慢的同步时钟速率工作。
27. 一种测试同步半导体器件的方法，所述同步半导体器件同时具有同步和异步捕获的输入端和时钟输入端，并规定在正常模式下以不低于最小同步时钟频率的频率工作，所述方法包括：
(a)将预定顺序的异步输入信号加到所述异步输入端上，以将所述器件初始化到测试模式下；
(b)响应初始化到所述测试模式下，禁用所述器件中的内部时钟电路；
(c)将频率低于所述最小同步时钟频率的时钟信号施加到所述时钟输入端上；以及
(d)测试在所述测试模式下工作的所述器件的操作。
28. 如权利要求27所述的方法，其特征在于，所述器件是半导体存储器件。
29. 如权利要求28所述的方法，其特征在于，所述器件是动态随机存取存储器。
30. 如权利要求27所述的方法，其特征在于，所述预定顺序的异步输入信号包括使在所述器件正常工作期间不同时有效的两个异步输入信号同时有效。
31. 如权利要求30所述的方法，其特征在于，所述两个异步输入信号包括复位信号和片选信号。
32. 如权利要求27所述的方法，其特征在于，所述最小同步时钟频率为100兆赫兹。
33. 如权利要求32所述的方法，其特征在于，所述低于所述最小同步时钟频率的频率低于50兆赫兹。
34. 一种可以正常工作模式和测试模式工作的同步动态随机存取存储器，包括：
多个同步捕获的输入信号端；
至少两个异步捕获的输入信号端；
同步时钟端，用于接收外部时钟信号；
内部时钟电路，其连接到所述同步时钟端，并响应所述外部时钟信号以生成至少一个内部时钟信号；
控制电路，其连接到所述多个同步捕获的输入信号端以及所述至少两个异步捕获的输入信号端；
其中所述存储器件被规定为在正常模式下使用频率高于预定最小正常工作频率的外部时钟信号工作；
所述控制电路响应施加到所述至少两个异步捕获的输入信号端上的预定顺序的异步输入信号，以禁用所述内部时钟电路，然后以所述测试工作模式操作所述存储器件；
以及在以所述测试工作模式工作期间的所述外部时钟信号具有低于所述预定的最小正常工作频率的频率。
35. 如权利要求34所述的存储器件，其特征在于，所述预定顺序的异步输入信号包括同时发起两个异步输入信号。
36. 如权利要求35所述的存储器件，其特征在于，所述两个异步输入信号包括复位信号和片选信号。
37. 如权利要求34所述的存储器件，其特征在于，所述内部时钟电路包括延迟锁定环电路。
38. 如权利要求34所述的存储器件，其特征在于，所述预定的最小正常工作频率为100兆赫兹。
39. 如权利要求38所述的存储器件，其特征在于，低于所述预定的最小正常工作频率的所述频率为50兆赫兹。
40. 一种存储模块，包括装配在印刷电路板上的多个分立半导体存储器件，其中所述多个分立半导体存储器件中的每个分立半导体存储器件可以正常工作模式和替代工作模式工作，每个分立半导体存储器件包括：
第一输入端，用于接收第一异步输入信号；
第二输入端，用于接收第二异步输入信号；
命令总线，用于接收多个同步控制信号；
时钟端，用于接收外部时钟信号；
时钟电路，其连接到所述时钟端，所述时钟电路响应所述时钟信号生成至少一个内部时钟信号；
其中，所述器件在所述第二异步信号无效的同时响应所述第一异步信号的有效，以在所述正常工作模式下执行第一功能；以及所述器件在所述第一异步信号无效的同时响应所述第二异步信号的有效，以在所述正常工作模式下执行第二功能；以及
所述器件响应所述第一和第二异步信号的同时有效，进入所述替代工作模式。
41. 如权利要求40所述的存储模块，其特征在于，在所述替代工作模式下禁用所述时钟电路。
42. 如权利要求41所述的存储模块，其特征在于，所述器件是半导体存储器。
43. 如权利要求42所述的存储模块，其特征在于，所述器件是动态随机存取存储器。
44. 如权利要求41所述的存储模块，其特征在于，所述外部时钟信号的频率在所述替代工作模式情况下低于在所述正常工作模式情况下。
45. 如权利要求40所述的存储模块，其特征在于，所述第一异步输入信号是复位信号，而所述正常模式下的所述第一功能是复位功能。
46. 如权利要求45所述的存储模块，其特征在于，所述第二异步输入信号是片选信号，所述正常模式下的所述第二功能包括启用连接到所述命令总线的命令译码器。
47. 如权利要求44所述的存储模块，其特征在于，在所述正常工作模式下所述外部时钟的频率大于100兆赫兹。
48. 如权利要求47所述的存储模块，其特征在于，所述替代工作模式下的所述外部时钟的频率低于50兆赫兹。
49. 如权利要求40所述的存储模块，其特征在于，所述时钟电路包括延迟锁定环电路。
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