CN100433296C - 半导体集成器件的接触装置 - Google Patents

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Abstract

一种集成器件具有：一第一导电区(6A)；一第二导电区(11A)；一绝缘层(9)，配置在第一与第二导电区之间；至少一个通孔(35)，延伸在第一与第二导电区之间的所述绝缘层(9)之中；以及一接触装置(10A)，制成在通孔之中并在电气上连接第一导电区(6A)和第二导电区(11B)。接触装置(10A)由一导电材料层(30)构成，后者敷盖通孔(36)的侧向表面和底部表面并围绕一空置区(35)，此空置区在顶部处由第二导电区(11A)封住。导电材料层(30)最好是包括一钛层(31)和一氮化钛层(32)，配置得彼此顶部相叠。

Description

半导体集成器件的接触装置
技术领域
本发明涉及一种用于半导体集成器件的接触装置和其一种制作工艺过程。
更为具体地说，本发明涉及一种接触装置，用于集成在一半导体基底上并属于包括一适当的控制电路系统和一铁电存储单元系统的类型的铁电存储器。
本发明特别地但并非唯独地关系到一种“叠置”式铁电存储器，而后接的说明是参照这一申请作出，以便简化本发明的表述。事实上，叠置的装置特别适合于新的CMOS技术的集成需要。
背景技术
在叠置式铁电存储器中，每一存储单元包括一MOS晶体管，集成在半导体材料基底上并连接于一配置在MOS晶体管顶部上的铁电电容器。
MOS晶体包括一第一和一第二导电终端(源极和漏极二区)，制成在基底上，以及一控制电极，制成在覆盖基底的一绝缘层内部、基底顶部上。铁电电容器包括一底部电极，制成在绝缘层上，在各第一导电终端上方并与之电气接触。底部电极敷有一铁电材料层并以电容方式联接于一顶部电极。
如所熟知，铁电存储器在集成电路全局中开始起到前所未有的重要作用，由于其能耗低，以及与通常的固定性存储器相比，读入和消去速度很高。
因此，非常有利的是，制作与集成在同一半导体基底上的MOS器件相结合的铁电存储器。
已知用于实现铁电存储器的各种工艺过程面对的是，在基底上制成MOS晶体管的各导电终端之后，制成覆盖晶片整个表面的绝缘层。
控制电极制成在绝缘层内部，而后，在绝缘层顶部上制成铁电电容器。
Yamazaki等人的文章“完全兼容半微米CMOS逻辑器件的0.5μm FRAM器件的先进工艺技术(Advanced 0.5μm FRAM Device Technology with FullCompatibility of Half-Micron CMOS Logic Devices)”(Proceedings of IEDM′97，Washington，DC，December 1997)说明了用于实现铁电器件和相应一些接触件的第一种已知的解决办法。
特别是，前述文章说明了用于经由各接触区在电气上连接各铁电器件和MOS器件的各接触件的制作。各接触区是通过在绝缘层上打开各孔口并使之填以一种诸如钨(W)的导电材料而制成的。
这种技术，称作W塞技术，使得能够制成具有高纵横比亦即高接触深宽比的接触件，但当各W塞必须在接连的各处理步骤中在某一氧化环境中经受各项热处理时，这不是易于应用的。
这是采用铁电材料时的情况。这种情况的处理面对的是，事实上，在沉积铁电材料之后在有氧存在时500℃与850℃之间的温度下从事退火和结晶化处理。
不过，这些处理造成一种问题。事实上，按照一种强烈的放热过程，钨与氧(O2)发生反应而转变为五氧化钨(W2O5)，亦即，一种非导电材料。这一现象，称作“火山”现象，甚至可以由于形成W2O5而产生接触件的爆炸，并进而包含污染氧化炉的风险。类似的注意事项也适用于各接触区填以多晶硅(多硅塞)的情况，如果多晶硅承受为晶化铁电材料所需的各种处理，它会氧化而成为绝缘的。
更为具体地说，按照一种包含体积增大的过程，多晶硅与氧发生反应而转变成为二氧化硅(SiO2)，亦即成为一种非导电材料，而因此在装置上引发很高的应力。为解决这一问题，填以钨或多晶硅的各接触件用一些阻挡层予以“密封”，后者是由制作集成电路的工艺过程中并非标准的材料制成的。
加入制作各阻挡层的处理步骤是以制造工艺过程相当复杂为代价的。
引用文件中所述的器件具有与MOS器件的互联装置，是通过用作一局部互联装置的一氮化肽(TiN)层而获得的。
1998年10月12日以本申请人名义提出的欧洲专利申请EP 0996160阐述了采用(图1)沉积在各栓塞之前的一Ti/TiN阻挡层为一半导体器件制成一接触装置，以便确保MOS晶体管(N+型或P+型接点)各终端与一覆盖绝缘层的电容器之间的导电。剩下的空间填以二氧化硅(“氧化物栓塞”)。
这种解决办法使之可能避免前述的“火山”问题。
不过，以上解决办法涉及对于填以钨的装置的接触电阻问题。虽然这一缺点并不为加偏压于电容器，因而为存储器构成问题，但它可能有损控制电路的性能。
以本申请人名义提出的欧洲专利申请NO.00830762.1解决了以上提及的问题_按照两种可能的解决办法，区别地利用氧化物栓塞和钨栓塞：
a)利用各氧化物栓塞于MOS晶体管源极区与铁电电容器部电极之间的接触件(在存储器阵列中)，以及利用各钨栓塞于与MOS晶体管漏极区的接触和电路系统各CMOS部件的所有接触件；
b)利用各氧化物栓塞于MOS晶体管各终端的两种接触件(既在源极区与电容器底部电极之间-在存储器阵列中，又在漏极区与数位行金属区之间)，以及利用各钨栓塞于电路系统各CMOS部件的所有接触件。
尽管这些解决办法是有利的，但制造工艺过程仍被认为是很麻烦的，由于还有填充接触装置和随后平面化或蚀刻余面氧化物这许多步骤。
US-A-5998296揭示一种用于在具有各倾斜壁部的通孔中制成各接触件的方法，包括沉积一种阻挡/粘接层22、24而后沉积一种铝质金属层，后者随后被挤出以致完全填充接触件。
US-A-6037252揭示一种接触装置，制成一铅直壁部通孔之中，后者填以也构成一上部导电区的一金属层。如果由于几何形状和尺寸所致而存在在填充材料中具有空洞的风险，制成具有铅直壁部的通孔是明智的。
US-A-5981382揭示一种用以减少气泡捕集的方法，以致允许用热处理方法除去。接触装置制成在一铅直壁部的通孔之内，后者由一薄膜敷盖并由一种也构成上部导电区的导体填充。随后的热处理步骤可消除或大大减少空洞。
发明内容
本发明的目的因此是，提供一种能够避免前述各项缺点的工艺过程，并因而提供一种半导体器件的接触装置，具体地属于铁电的，具有一些装置上和功能上的特性以致可克服特别是关于接触装置方面的、仍然施害于已知器件的各种局限和缺点。
按照本发明，提供了一种集成器件及其一种制造工艺过程。一种集成式器件，包括：至少一个第一导电区；至少一个第二导电区；一绝缘层，延伸在所述第一与第二导电区之间；至少一个通孔，延伸在所述第一与第二导电区之间的所述绝缘层之中，所述通孔具有基本上铅直的壁部；以及制成在所述通孔之中的接触装置，所述接触装置包括一导电材料层并在电气上连接所述第一和第二导电区并包括敷形地覆盖所述通孔壁部和底部的导电材料敷形包敷区，所述敷形包敷区限定一空置区，以及所述第二导电区从上面限定所述空置区。
一种用于制作集成器件的方法，包括如下各步骤：制成至少一个第一导电区；制成一绝缘层，敷盖所述第一导电区；在所述第一导电区上方、于所述绝缘层中制成至少一个具有基本上铅直壁部的通孔；在所述通孔之中制成一接触装置，包括敷形地沉积限定一空置区的导电材料包敷区，以及在所述绝缘层的所述通孔上面制成一第二导电区；所述制成一接触装置的步骤并不继之以填充所述空置区的步骤，以致所述空置区是留待空置的。
附图说明
为了更好地了解本发明，现在纯粹借助于非限制性的范例和参照所附图纸说明一项优先实施例，图纸中：
图1表明一种已知铁电存储器阵列(ferro-electric memory array)的一部分的剖面；
图2表明一种包括符合本发明的接触装置的铁电存储器阵列的剖面；
图3表明图2的一放大细部；以及
图4表明一种符合本发明接触装置的改型。
具体实施方式
图2表明集成在半导体材料基底5上并包括一些存储单元2的铁电型存储器阵列1的一部分。
每一存储单元2具体地包括MOS晶体管3，以及串联于它的铁电电容器4。
存储器阵列1的各存储单元2是以已知方式以字线WL和位线BL排布的，每一单元2通过一位线和一字线的交叉被唯一识别。
每一MOS晶体管3制成在基底5上并包括各个N′型或P′型掺杂的源极区(source region)6A和漏极区(drain region)6B，-源极区6A和漏极区6B形成第一导电区。
此外，控制门电极7，由多晶硅和硅化物双层制成，覆盖基底5的一通道区，此通道区包含在源极区6A与漏极区6B之间，并由氧化物薄层8使之与基底5表面绝缘。在这种结构中，靠近和属于同一位线BL的各对晶体管3具有一共同的漏极终端6B。
一第一绝缘层9，比如一种硼和磷掺杂的氧化物(BPSG)，敷盖基底5。各孔口36于源极区6A和漏极区6B之上制成在第一绝缘层9内并容放各个接触件10A、10B。
接触件10A、10B具有导电材料层30，包括钛层31和氮化钛层32，配置得一个位于了一个之上(见图3)。接触件10A、10B各自包括镀敷部分20A、20B，敷盖第一绝缘层9孔口36的各侧壁和底部，以及水平部分21A、21B，延伸在第一绝缘层9的顶部上。接触件10A、10B每一镀敷部分20A、20B内部区域或空间35是空的。
第二导电区11A、11B，比如是铂制的，盖住接触件10A、10B的水平部分21A和21B并在顶部处密封接触件10A、10B。各第二导电区11A形成各铁电电容器4的底板并至少部分地延伸在晶体管3的控制电极7的上方。
每一电容器4进而包括铁电材料区12和顶板13。各铁电材料区12形成一些带条，在垂直于图纸平面的方向上(一如1999年4月30日提出的意大利专利申请TO 99A 000356之中所述)，延伸在属于不具有共同漏极区6B的两存储单元2的各对相邻的第二导电区11A的顶部及其之间。
顶部各电极13由各金属比如铂的带条制成，垂直于图纸平面延伸在各铁电材料区12的顶部上。特别是，各顶部电极13具有的宽度小于构成各铁电电容器4底部电极的各第二导电区11A的，一如在图2剖面中可见。
在各铁电电容器4的顶部上，相继地延伸有第二绝缘层14；第一金属行18(first metal line)(金属1)，它构成位线并延伸在图纸的水平方向上；一第三绝缘层15；以及各第二金属行(金属2)，它们构成各字线并在第三绝缘层15内部、在垂直于图纸平面的方向上延伸。各接触区22在第一金属行18与各第二导电区11B之间延伸穿过第二绝缘层14，以便经由各第二导电区11B和各第二接触件10B把第一金属行18电气连接于各漏极区6B。
图2的装置是以以下所述方式获得的。起初，较厚的各氧化物(场氧化物(field oxide))区16制成在基底5上并形成铁电存储装置1的各导电区域或作用区域(active area)。在各作用区域内部和顶上，制成MOS晶体管3，亦即，较薄的氧化物层8、控制门电极7和各源极区6A和各漏极区6b。以未作详细说明的原本已知的方式，各源极区6A和各漏极区6B的各结(P+或N+)可以用各氧化物间隔物可靠隔开以随后通过符合本发明的接触装置接触。
接着，第一绝缘层9被沉积在基底5上。在第一绝缘层9上，采用接触掩模和随后的氧化物蚀刻，各孔口36被制成在各源极区6A和各漏极区6B的上方，以致使得能够通过第一绝缘层9接近基底5。
然后，构成本发明主体的接触装置10A、10B通过沉积导电材料层30予以制成。
在一项可能的实施方案中，作为一非限制性范例，在第一绝缘层9顶部，通过等离子气相沉积(PVD)或利用别的沉积技术沉积Ti层31，以及通过化学气相沉积(CVD)或利用别的沉积技术沉积TiN层32。比如，Ti层31具有的厚度在10与100nm之间，最好是35nm，以及TiN层32具有的厚度在50与200nm之间，最好是100nm。
有可能制成单独一钛层或单独一氮化钛层，即使最好是两层都有。
由此，导电材料层30以几乎敷形的方式敷盖各孔口36的各侧壁和底部，形成各接触件10A、10B。
此时，各接触件10A、10B各侧壁之间包含的区域35是空置的。
接着，一比如铂制的导电层以非敷形的方式予以沉积，而导电层连同导电材料层一起被成形，以便同时制成各接触件10A、10B的水平部分21A和21B以及第二导电区11A、11B。
根据许多实验测定，已经注意到，应当形成第一和第二导电区11A、11B的导电层在顶部处密封接触件10A、10B，保持充分的平面化。无论如何，最好是，空置区35的宽度类似于(或者稍大于)导电材料层30的宽度。构成MOS晶体管3各源极区6A和各漏极区6B的N+、P+结之间的导电(conduction)以及应当形成第二导电区11A、11B的导电层因而由Ti/TiN导电材料层30予以确保，后者从基底5起，循着各孔口36的轮廓，达到第一绝缘层9顶部表面那样远处。
最后，铁电电容器4按照当前技术中已知的并阐述在前面参照过的、1999年4月30日提出的意大利专利申请TO 99A 000356之中描述的各处理步骤予以制作。
上述接触装置10A、10B解决了已知各种装置的上述一些问题。此外，取消有氢存在的情况下进行的诸如钨沉积这样的各处理步骤，从铁电材料质量的角度来看是有利的，由于氢会使质量降低。
最后，显然，对于在此说明和图示的装置和制作过程可以作出许多修改和变更而并不因此偏离所附各项权利要求之中所规定的本发明的范畴。特别是要强调，所述接触装置可以用在任何电子装置之中，其中需要在电气上连接无论形成在何处(或是嵌置在基底之中或是由基底顶部上的各绝缘层围住)的第一导电区与配置在某一不同高度处的一第二导电区(比如一金属区)。特别是，本发明也可以用于连接接续的各金属层的各区，一如针对制成在一第一金属行41与一第二金属行42之间的一接触装置40借助于图4中的范例所示。

Claims (18)

1.一种集成式器件，包括：
至少一个第一导电区(6A，6B；41)；
至少一个第二导电区(11A，11B；42)；
一绝缘层(9；43)，延伸在所述第一与第二导电区之间；
至少一个通孔(36)，延伸在所述第一与第二导电区之间的所述绝缘层(9；43)之中，所述通孔具有基本上铅直的壁部；以及
制成在所述通孔之中的接触装置(10A，10B；40)，所述接触装置(10A，10B；40)包括一导电材料层(30)并在电气上连接所述第一和第二导电区并包括敷形地覆盖所述通孔壁部和底部的导电材料敷形包敷区(20A，20B)，其特征在于所述敷形包敷区(20A)限定一空置区(35)，以及所述第二导电区(11A，11B；42)从上面限定所述空置区。
2.按照权利要求1所述的集成式器件，特征在于所述导电材料层(30)是一钛层(31)。
3.按照权利要求1或2所述的集成式器件，其特征在于，所述导电材料层(30)是一氮化钛层(32)。
4.按照权利要求1所述的集成式器件，其特征在于，所述第二导电区(11A，11B)含有铂。
5.按照权利要求1、2或4所述的集成式器件，其特征在于，所述接触装置(10A，10B；40)包括水平部分(21A，21B)，延伸在所述绝缘层(9)顶部上和所述第二导电区(11A，11B)下面。
6.按照权利要求1或2所述的集成式器件，其特征在于，所述集成器件是一铁电存储器(1)，包括一基底(5)；一晶体管(3)，具有制成在所述基底上的第一导电区(6A，6B)；以及一铁电电容器(4)，具有由铁电材料区(12)隔开的第一板件(11A)和第二板件(13)；所述第一导电区(6A)构成所述晶体管(3)的所述第一导电区，而所述第二导电区(11A)构成所述铁电电容器的所述第一板件。
7.一种用于制作集成器件(1)的方法，包括如下各步骤：
制成至少一个第一导电区(6A，6B；41)；
制成一绝缘层(9；43)，敷盖所述第一导电区；
在所述第一导电区上方、于所述绝缘层(9；43)中制成至少一个具有基本上铅直壁部的通孔(36)；
在所述通孔之中制成一接触装置(10A，10B；40)，包括敷形地沉积限定一空置区(35)的导电材料包敷区(20A)，以及
在所述绝缘层的所述通孔上面制成一第二导电区(11A，11B；41)；
其特征在于，所述制成一接触装置(10A，10B；40)的步骤并不继之以填充所述空置区的步骤，以致所述空置区(35)是留待空置的。
8.按照权利要求7所述的制作集成器件的方法，其特征在于，所述导电材料层(30)是通过沉积一钛层(31)而获得的。
9.按照权利要求8所述的制作集成器件的方法，其特征在于，所述钛层(31)是通过PVD沉积的。
10.按照权利要求8或9所述的制作集成器件的方法，其特征在于，所述钛层(31)具有的厚度在10与100nm之间。
11.按照权利要求8或9所述的制作集成器件的方法，其特征在于，所述钛层(31)具有的厚度是35nm。
12.按照权利要求7至9中任何一项所述的制作集成器件的方法，其特征在于，所述导电材料层(30)是通过沉积一氮化钛层(32)而获得的。
13.按照权利要求12所述的制作集成器件的方法，其特征在于，所述氮化钛层(32)是通过CVD沉积的。
14.按照权利要求12所述的制作集成器件的方法，其特征在于，所述氮化钛层(32)具有的厚度在50与200nm之间。
15.按照权利要求12所述的制作集成器件的方法，其特征在于，所述氮化钛层(32)具有的厚度是100nm。
16.按照权利要求7至9中任何一项所述的制作集成器件的方法，其特征在于，制成所述第二导电区(11A，11B；42)的所述步骤包括以一种非敷形方式将导电材料沉积在所述空置区域(35)上方。
17.按照权利要求16所述的制作集成器件的方法，其特征在于，所述第二导电区(11A，11B)含有铂。
18.按照权利要求7至9中任何一项所述的制作集成器件的方法，其特征在于，所述集成器件是一铁电存储器(1)，包括至少一个晶体管(3)和至少一个铁电电容器(14)；制成第一导电区的所述步骤包括在半导体材料的基底(5)上制成所述晶体管(3)的第一导电区(6A)；所述制成绝缘层(9)的步骤包括在所述基底(5)顶部上沉积绝缘材料；以及制成第二导电区的所述步骤包括制成所述铁电电容器(4)的第一板件(11A)；以及另外特征在于在所述第一板件顶部上制成铁电材料区(12)和在所述铁电材料区顶部上制成所述铁电电容器的第二板件(13)的步骤。
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