CN100442434C - 具有分段行修复的半导体存储器 - Google Patents

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Abstract

披露了一种具有分段行修复结构的存储器件，它提供了单独位修复的优点，从而有效地使用了存储器件的冗余行。存储器件的行被分成四段，并且通过选择性地禁止缺陷存储单元所处的主要行的仅一个段的字线驱动器并用由冗余匹配电路提供的冗余项信号来使能冗余字线驱动器，从而用冗余行的段来代替整个行长度的特定段，以提供分段行修复。通过选择性地禁止只与缺陷存储单元相关的字线驱动器并将主要及冗余行分成四个段，可完成定位或单独位的修复，从而有效地利用存储器件的冗余行。

Description

具有分段行修复的半导体存储器
发明背景
1.发明领域
本发明总体上涉及集成电路存储器件，确切地说涉及具有分段行修复的半导体存储器件。
2.相关技术的描述
对诸如随机访问存储(RAM)集成电路(例如，DRAM、SRAM等)之类半导体器件的测试，通常由制造者在生产和制造过程中完成，以找出在生产半导体器件的过程中会发生在这种器件中的缺陷和故障。缺陷可能由一些因素引起，包括诸如行和列的断路或短路之类的粒子缺陷、颗粒污染或位缺陷。测试通常由存储控制器或处理器(或采用多处理器机指定的处理器)完成，它们经常在含半导体器件的管芯被封装成芯片之前运行测试程序。
随机访问存储器通常经过数据驻留测试和/或数据跨步测试。在数据驻留测试中，对存储的每个单元写入并在预先确定的时间间隔后检查，以确定是否发生影响存储状态的漏电流。在跨步测试中，以增加或减少地址的次序的方法，对每个单元施加读和/或写操作序列。这样的测试保证使隐藏着的缺陷不会在操作使用中被首先发现，从而使最终的产品不可靠。
许多半导体器件，特别是存储器件，都包括一些在半导体器件上的冗余电路，可应用这些电路以代替在测试当中所发现的不正常工作电路。在存储器的初始测试中，有缺陷的元件通过用被称为冗余元件的无缺陷元件的代替得到修复。通过使能这样的冗余电路，该器件即使无法完成特定的测试也不会被丢弃。
图1以框图的形式描绘了256Mbit的DRAM20。DRAM20包括标号为组<0>到组<7>的八个存储组或阵列22a-22h。每个存储器组22a-h都是一个如图2所展示的32Mbit阵列映像。图2所示的阵列映像24的结构将阵列映像24分成多个256K的块30(为了清楚只标一个)。如图所示，阵列映像24包括标号为DQ<0>到DQ<7>的八个256K的块30的垂直条26a-26h，而且阵列映像24的高度为十六条256K的块30。每个256K的块30中的存储单元(未显示)以多个主要行和冗余行进行设置。例如，通常设置512个主要行和4个冗余行。在每个256K的块30之间设置读出放大器32以读出存储在其中存储单元之中的数据。在每个256K的块30的垂直条的每一侧设置字线驱动器34，用以在与特定行地址相关的每个256K的块30中烧制字线。因此，对于每行在256K的块30中的存储单元都将有相关的字线和字线驱动器。于是，应该理解的是，字线驱动器34实际上包含多个字线驱动器，每个字线都有一个字线驱动器。
在每一个256K的块30中，行被指定为奇数行或偶数行。因此，每个字线驱动器34都将烧制与奇数行相关或偶数行相关的字线。图3描绘了图2中256K的块30的单独水平条。字线驱动器34a、34c、34e、34g和34i都将烧制偶数行字线，而驱动器34b、34d、34f和34h都将烧制奇数行字线。因此，字线驱动器34a将烧制块26a中的偶数行40，字线驱动器34c将烧制块26b和26c中的偶数行40，字线驱动器34e将烧制块26d和26e中的偶数行40，字线驱动器34g将烧制块26f和26g中的偶数行40，而字线驱动器34i将烧制块26h中的偶数行40。相反，字线驱动器34b将烧制块26a和26b中的奇数行42，字线驱动器34d将烧制块26c和26d中的奇数行42，字线驱动器34f将烧制块26e和26f中的奇数行42，而字线驱动器34h将烧制块26g和26h中的奇数行42。
通过向字线驱动器34施加指定的行地址来访问存储单元。通过施加从全局的字线驱动器(未显示)获得的地址和相位项来驱动局部的字线驱动器，从而通过一个行线束激活被选中的单元行，同时列解码器(未显示)将激活列所选择的电路以访问在断开行上所指定存储单元。因此，选中的行将在所有八个垂直的条26a-26h上被激活。
如以上所指出的，存储器通常应用存储单元的冗余行和列，以便于如果在主存储阵列的行或列中的存储单元存在缺陷部分的话，则可以冗余存储单元的整个行或列来替换。传统上，通过在管芯上断开熔丝的特定组合(未显示)或闭合几个熔丝组之一中的反熔丝(未显示)来完成一个或更多备用行或列的替换。烧断所选的熔丝组合以提供与存储缺陷单元的地址等效的地址。例如，如果缺陷单元有一个八位的二进制地址11011011，则在几个熔丝组之一的一组八熔丝中的第三和第六熔丝将被烧断，从而存储该地址。比较电路(未显示)将每个输入地址与存储在熔丝组中的烧断熔丝地址进行比较，从而判定输入地址是否与一个烧断熔丝地址匹配。如果比较电路判定下来是匹配的，则它输出匹配信号(通常为一位)。为了响应它，冗余行的字线驱动器34将被激活，以访问替代具有缺陷存储单元行的冗余行。
但是，在上述用冗余行替代的方法中，存在缺点。存储单元的冗余行占据管芯上的空间。因此，需要通过应用单独位修复方法来获得使用最小数目备用行的最大数目的修复。这是不太可能的，因为，当必须用完整的冗余行来替代只有一个存在缺陷存储单元的主要行时，大量的无缺陷存储单元也必须用冗余行来替代。比如，如果图3的垂直条26d只有一个存在缺陷的存储单元，则当使用冗余行来替代缺陷存储单元所处的行时，条26a-26h的整个冗余行都将被使用，即使在其它七条26a-26c和26e-26h中的对应行中没有缺陷。
因此，就需要一种存储器件，它可有效使用冗余行来替代缺陷的主要行，从而将所需冗余行的管芯空间降到最小。
发明内容
本发明克服了与现有技术相关的问题，并提供了一种具有分段行修复结构的存储器件，它可提供定位或单独位修复的优点，从而有效地利用了存储器件的冗余行。
根据本发明，存储器组的行被分成四段，而且通过选择性地只禁止一个段的字线驱动器来提供分段行修复，其中，有缺陷的存储单元被定位并用由冗余匹配电路提供的冗余项信号来使能冗余字线驱动器，从而只选择整个行长度特定部分的冗余行段。通过选择性地只禁止与缺陷的存储单元相关的字线驱动器并将主要行和冗余行分成四段，可完成定位或单独位的修复，从而有效地利用存储器的冗余行。
从以下对发明的详细描述中，本发明的这些和其它优点和特征将变得更加明显，以下的描述结合附图提供。
附图简述
图1以框图的形式描绘了传统的存储器件；
图2描绘了图1的一组存储器件；
图3描绘了图2存储器组的一个部分；
图4描绘了根据本发明的存储器件的一部分；
图5描绘了根据本发明的存储器组；
图6描绘了根据本发明的行的分段；以及
图7以框图的形式描绘了处理器系统，其中可使用根据本发明的存储器件。
较佳实施例的详细描述
将如图4-7中描绘的较佳实施例中阐述地描述本发明。可使用其它的实施例，而且可以在不脱离本发明精神或范围的前提下作出结构或逻辑的变化。相同的部分将用相同的标号来表示。
根据本发明，所提供的分段行的修复是通过选择性地禁止包含缺陷存储单元行段的字线驱动器并用由冗余匹配电路提供的冗余项信号使能冗余行段的冗余字线驱动器，从而用冗余行的段来只代替整个行长度中只包含缺陷存储单元的特定段。
图4描绘了根据本发明的具有分段行修复的存储器件的一部分。特别地，图4描绘了字线驱动器34所位于的256K块30的两根垂直条之间的区域。根据本发明，可禁止包括缺陷存储单元行的段的字线驱动器34，并禁止一个冗余的字线驱动器34，以代替缺陷的存储单元，这将如以下所描述的。
全局的字线驱动器52通过提供地址项和四个相位信号来激活所需的行，这是技术中所公知的。对四个相位信号的使用可减少每个256K块30所需要的地址项的数目。由此，例如，如果在256K的块30中有512行，则通过使用四个相位信号(128×4＝512)可将地址项的数目减少到128。四个相位信号是全局的相位信号(GPH)<0>60、GPH<1>62、GPH<2>64以及GPH<3>66。也可提供类似的信号以激活包括在每个256K块30中的冗余行。特别地，冗余行的信号包括冗余的相位信号(RPH)<0>70、RPH<1>72、RPH<2>74以及RPH<3>76。根据本发明，提供多个AND(与)门50a-50h。每个与门50a-50d的第一输入都与来自全局的驱动器52的四个全局相位(GPH)信号60-66中的一个相连接，而每个与门50e-50h中的第一输入都连接于四个冗余相位(RPH)信号70-76中的一个。特别地，与门50a具有连接于信号GPH<1>62的第一输入，与门50b具有连接于信号GPH<0>60的第一输入，与门50c具有连接于信号GPH<3>66的第一输入，与门50d具有连接于信号GPH<2>64的第一输入，与门50e具有连接于信号(RPH)<1>72的第一输入，与门50f具有连接子信号(RPH)<0>70的第一输入，与门50g具有连接于信号RPH<3>76的第一输入，而与门50h具有连接于信号RPH<2>74的第一输入。每个与门50a-50d的输出与256K块30的主要行的字线驱动器34连接，同时每个与门50e-50h的输出与256K块30的冗余行的冗余字线驱动器34进行连接。从而，与门50a-50h的输出，与来自总线80上的全局驱动器52的地址项结合，将驱动所需的字线驱动器34或冗余字线驱动器34以激活在256K块30中选中的主要行(标号为WL<0:256>)或冗余行(标号为RWL<0:1>和RWL<2:3>)。
根据本发明选择性地禁止字线驱动器和使能冗余字线驱动器如下。根据本发明，由匹配电路82提供一对互补的冗余匹配信号，RED58和RED*56。信号RED58被输入到每个与门50e-50h的第二输入。信号RED*56被输入到每个与门50a-50d的第二输入。匹配电路82将每个输入地址与有缺陷存储单元的地址进行比较，后者的地址通常由存储在熔丝组(未显示)中的烧断熔丝地址指定(这在本技术中是公知的并参考图1和图2进行了描述)，从而判定输入地址是否匹配烧断熔丝地址中的一个，即有缺陷的存储单元。如果匹配电路82判定没有一个匹配，即所需存储单元的地址不与有缺陷存储单元的地址匹配，则不必代替一个冗余字线，而且可激活合适的主要字线。从匹配电路82输出的冗余匹配信号RED58将为低，而因此信号RED*56将为高。不管输入到与门50e-50h的RPH信号70-76的状态如何，到与门50e-50h的低输入的信号RED58都将引起来自与门50e-50h的低输出。来自与门50e-50h的低输出将通过不驱动冗余的字线驱动器34来有效地禁止冗余字线驱动器34。
相反，从匹配电路82输出的高信号RED*56被输入到与门50a-50d的第二输入，将根据GPH信号60-66的状态使与门50a-50d之一的输出为高。全局驱动器52将分别根据被选中访问的存储单元地址和通过线83由匹配电路82规定的地址，在信号GPH60-66的一个相位上输出高信号，在对应的信号RPH70-76上输出高信号，并在其它三个全局和其它三个冗余相位信号上输出低信号。例如，如果访问单元的地址要求相位<1>为高，则比如GPH<1>62和RPH<1>72都为高，而冗余的相位信号将为低。但是应该指出的是，根据所编程的熔丝组匹配哪一个输入地址，任何一个冗余相位信号RPH70-76都可以为高。输入到与门50a的高信号GPH<1>62和高信号RED*56将使与门50a的输出为高，该信号与总线80上的地址项将激活合适的字线驱动器34，从而驱动与它连接的与字线驱动器34相关的256K块30的主要行的字线。
现在假设，比如，匹配电路82判定被访问单元的地址与缺陷的地址匹配，则需要冗余元件的替代。匹配电路82将输出高匹配信号RED58，相应地，信号RED*56将为低。不管输入到与门50a-50d的GPH信号60-66的状态如何，到与门50a-50d的低输入的信号RED*56都将引起来自与门50a-50d的低输出。来自与门50a-50d的低输出将有效地禁止256K块30的主要行的字线驱动器34。
相反，从匹配电路82输出的高信号RED58被输入到与门50e-50h的第二输入，将根据RPH信号70-76的状态使与门50e-50h中一个的输出为高。如上所指出的，全局驱动器52将分别根据被选中访问的存储单元地址和通过线83由匹配电路82规定的地址，在信号GPH60-66的一个相位上输出高信号，在对应的信号RPH70-76上输出高信号，并在其它三个全局和其它三个冗余相位信号上输出低信号。例如，如果访问单元的地址要求相位<1>为高，则比如GPH<1>62和RPH<1>72都为高，而冗余的相位信号RPH70-76将为低。但是应该指出的是，根据所编程的熔丝组匹配哪一个输入地址，任何一个冗余相位信号RPH70-76都可以为高。输入到与门50e的高信号RPH<1>72和高信号RED58将使与门50e的输出为高，该信号与线80上的地址项将激活合适的冗余字线驱动器34，从而驱动与256K的块30相连的冗余行的相连冗余字线，诸如例子RWL<0>。
由此，通过结合相位信号GPH60-66和RPH70-76，以及冗余匹配信号RED58和RED*56来使用与门50a-50h，可以禁止只与256K块主要行一部分中的缺陷单元相关的字线驱动器34，并使能与冗余行一部分相关的冗余字线驱动器34来代替缺陷的单元。
图5描绘了根据本发明，怎样使主要行的一部分可被选择性地禁止并用冗余行的对应部分进行代替。图5以框图的形式描绘了根据本发明的32Mbit的组124。如图5所示，匹配电路82包括逻辑部分84。另外，逻辑部分84可与匹配电路82分开。匹配信号RED58和RED*56在组124的每个垂直条26a-26h和垂直条26a及26h的外边缘之间运行。相位信号GPH60-66以及RPH70-76在每个水平条和水平条的外边缘(为了清楚图5中未显示)之间运行。图4所示的包括字线和冗余字线驱动器34以及与门50a-50h的电路，也可设置在每个垂直条26a-26h以及条26a和26h的外边缘之间，即设置在每个垂直条26a-26h和每个水平条之间的字线驱动器34和读出放大器32交叉的区域中。逻辑84根据所访问单元的地址来选择性地控制匹配信号RED58和RED*56施加到垂直条26a-26h上。
举例来说，在位于垂直条26d中第一水平条中的256K块30的奇数行中有缺陷的元件90。将输入单元地址与缺陷的单元地址进行比较，并作出匹配的判定。相应地，缺陷的元件必须用冗余元件代替。匹配电路82将向逻辑84提供高匹配信号RED58和低匹配信号RED*56。逻辑84根据单元地址将只在位于垂直条26c和26d之间的信号线56和58上提供这些信号，以禁止主要的字线驱动器34并使能冗余的字线驱动器34，如参考图4所描述的，只有垂直条26c和26d中的256K块30。其它的垂直条将接收低的匹配信号RED58，从而使能与其它垂直条中主要行相关的字线驱动器34。
因此，只有单独的段将被冗余段替代。在图6中示出了根据本发明的行的分段。如图6所示，一组存储器的每个行被分成标号为段<0>到段<3>的四段。对于奇数行42，段<0>包括256K的块30DQ<0>和DQ<1>，段<1>包括256K的块30DQ<2>和DQ<3>，段<2>包括256K的块30DQ<4>和DQ<5>，而段<3>包括256K的块30DQ<6>和DQ<7>。对于偶数行40，段<0>包括256K的块30DQ<0>和DQ<7>，段<1>包括256K的块30DQ<1>和DQ<2>，段<2>包括256K的块30DQ<3>和DQ<4>，而段<3>包括256K的块30DQ<5>和DQ<6>。
由此，当只有单独的段，诸如上例中包括垂直条26d(DQ<3>)中奇数行的段<1>被禁止时，可仍旧使用冗余行的其余段来修复在该条中其它256K块30中的其它缺陷单元。应该理解的是，在每行中可修复超过一个的段，即如果需要，逻辑84可向超过一个的段提供高的匹配信号RED58。在串故障的情况中，即其中几个缺陷的元件位于一个区域中，如果需要，仍然可以利用同一水平条上的冗余行来代替整个行，或从其它的水平条借整个一冗余行以代替整个行，或通过选择性地向一个或更多段施加高的冗余匹配信号RED58来代替整个一行的一部分。
由此，根据本发明，存储器组的行被分成四段，而且通过选择性地禁止字线驱动器的仅仅一个段来提供分段行修复，其中缺陷的存储单元被定位并用冗余项信号使能冗余的字线驱动器，从而只选择冗余行分段的整个行长度的特定部分。通过选择性地只禁止与缺陷存储单元相关的字线驱动器并将主要及冗余行分成四个段，可完成定位或单独位的修复，从而有效地使用存储器的冗余行。
在图7中的200总地描绘了包括根据本发明的存储器的典型的基于处理器的系统。计算机系统是一种具有包括存储器的数字电路的典型系统。多数传统的计算机包括允许存储大量数据的存储器。该数据在计算机的操作中被访问。其它类型的专用处理系统，比如无线电系统、电视系统、GPS接收系统、电话和电话系统也包含了可利用本发明的存储器。
基于处理器的系统，比如计算机系统，通常包含中央处理单元(CPU)210，比如，通过总线270与一个或更多个输入/输出(I/O)设备240通讯的微处理器。计算机系统200还包括诸如DRAM260的随机访问存储器(RAM)，而且在该情况下，计算机系统可包括诸如通过总线270与CPU210通讯的软盘驱动器220和压缩磁盘(CD)ROM驱动器230之类的外围设备。RAM260最好以集成电路构成，该电路包括允许如先前参考图4-6所描述的分段行修复的电路。在单片的IC芯片上集成存储器210和处理器260也是可以的。
应该指出的是，虽然描述本发明的较佳实施例是应用于具有典型的可寻址结构行的256Mbit存储DRAM器件，但本发明并不局限于此，它可以应用于具有其它结构或大小的存储器。另外，虽然本发明是参考将行分成四段进行描述的，但本发明并不局限于此，它可使用任何数目的行。
虽然以上已经描述并展示了本发明的较佳实施例，但应该理解的是，这些是本发明的示例，并不能被当作是本发明的限制。可在不脱离本发明的精神和范围的前提下作出添加、删除、替换和其它修改。相应地，本发明并不能被当作是受了上述描述的限制，本发明只受所附权利要求范围的限制。

Claims (51)

1.一种存储器件，它包含：
第一存储器组，它包括设置在水平条和垂直条中的多个存储器块，每个存储器块的所述水平条被分成多个段，所述多个存储器块中的每一个都包括多行主要存储单元和至少一行冗余存储单元，每一个段都包含主要存储单元的一个单行的一部分；
多个字线，用于访问所述存储器块的主要和冗余存储单元，所述多个字线中的每一个都分别由多个驱动器中的一个驱动；以及
电路，用于选择性禁止与主要存储单元行相关的一个字线驱动器，其中缺陷的存储单元位于所述的一个段之中，并使能与冗余存储单元行相关的字线的一个驱动器，从而用所述的冗余存储单元行的单独位来代替只在所述缺陷存储单元所处的一个段中的所述主要存储单元行的单独位。
2.根据权利要求1所述的存储器件，其特征在于，至少一个所述的段跨过所述存储器块的至少两个邻近的垂直条。
3.根据权利要求1所述的存储器件，其特征在于，所述的电路还包含：
多个逻辑门，所述多个逻辑门中的每一个都具有耦连于相关字线驱动器的输出，
其中，所述的与主要存储单元行相关的各个字线驱动器根据多个逻辑门中的一个所述输出被禁止，所述的与冗余存储单元相关的各个字线驱动器根据多个逻辑门的另一个所述输出被使能。
4.根据权利要求3所述的存储器件，其特征在于，还根据所述缺陷存储单元地址的一部分，使能所述的与所述冗余存储单元行相关的各个字线驱动器，并禁止与所述缺陷存储单元所处的所述主要存储单元行相关的各个所述字线驱动器。
5.根据权利要求3所述的存储器件，其特征在于，所述的多个逻辑门中的每一个都是与门，该门具有与多个第一控制信号耦连的第一输入以及与多个第二控制信号耦连的第二输入。
6.根据权利要求5所述的存储器件，其特征在于，所述的多个第一控制信号是各个相位信号。
7.根据权利要求6所述的存储器件，其特征在于，还包含：提供所述各个相位信号的全局驱动电路。
8.根据权利要求6所述的存储器件，其特征在于，所述的各个相位信号是根据被访问存储单元的地址来决定的。
9.根据权利要求6所述的存储器件，其特征在于，所述的多个第二控制信号包括冗余匹配信号和与冗余匹配信号互补的信号。
10.根据权利要求9所述的存储器件，其特征在于，还包含：
匹配电路，用于将输入存储单元地址与所述缺陷的存储单元地址进行比较，如果所述的输入存储单元地址匹配所述缺陷的存储单元的地址，则为所述冗余匹配信号输出高信号，而为所述的与所述冗余匹配信号互补的所述信号输出低信号。
11.根据权利要求10所述的存储器件，其特征在于，所述冗余匹配信号的高信号将使能所述与冗余存储单元行相关的各个字线驱动器，而所述与冗余匹配信号互补的信号的低信号将禁止与所述缺陷存储单元所处的主要存储单元行相关的各个字线驱动器。
12.根据权利要求11所述的存储器件，其特征在于，还包含：
逻辑电路，只向在所述缺陷存储单元所处的段中的字线驱动器提供所述的高信号和所述的低信号。
13.根据权利要求10所述的存储器件，其特征在于，所述的匹配电路还包含：
多个可编程的元件，可存储所述缺陷存储单元的所述地址。
14.根据权利要求13所述的存储器件，其特征在于，所述的可编程元件是熔丝。
15.根据权利要求1所述的存储器件，其特征在于，所述的电路还可以选择性的禁止与第二缺陷存储单元在第二所述段中所处的主要单元行相关的各个字线驱动器，并使能与所述第二段中冗余存储单元行相关的各个字线驱动器，从而用所述第二段中所述冗余存储单元行的一部分代替所述第二缺陷存储单元所处的第二段中的主要存储单元行。
16.一种存储电路，用于修复半导体存储器件的存储器块行的一部分，所述存储器块的每一个都具有多行对应的主要存储单元和至少一行冗余存储单元，所述多行主要存储单元中的每一行以及所述至少一行冗余存储单元都具有分别通过各个驱动器驱动的相关字线，所述的存储电路包含：
第一电路，将在所述存储器件中要被访问的存储单元的输入地址与在所述存储器件中缺陷的存储单元的地址进行比较，并根据所述的比较输出一对互补的控制信号；
第二电路，根据所述的要被访问的存储单元的输入地址提供多个相位信号；以及
多个逻辑门，所述的多个逻辑门中的每一个都具有连接于多个驱动器中一个的输出、连接于所述多个相位信号中相应一个的第一输入以及连接于所述互补控制信号对之一的第二输入，
其中，如果所述要访问的存储单元的输入地址与缺陷的存储单元的地址匹配，则所述的互补控制信号对和多个相位信号将使所述的多个逻辑门选择性地禁止所述缺陷存储单元所处的存储器块行中的存储器块的相应一个主要存储单元行的驱动器，并使能所述存储器块中至少一个冗余存储单元行的驱动器，从而只在所述至少一个缺陷存储单元所处的段中，用所述的至少一个冗余存储单元行的单独位来代替所述存储器组中的所述主要存储单元行的单独位，而并非代替至少一个其它所述的多个存储器块中的对应主要单元行。
17.根据权利要求16所述的半导体存储器，其特征在于，所述的多个逻辑门是与门。
18.根据权利要求16所述的半导体存储器，其特征在于，所述的多个相位信号包括四个相位信号。
19.一种存储器件，包含：
存储器阵列，它包含主要存储单元；
至少一个主要行字线，用于访问所述的主要存储单元，所述的至少一个主要行字线被分成多个段，每个段都能访问所述主要存储单元的各个部分；
至少一行冗余存储单元；
至少一个冗余行字线，用于访问所述的冗余存储单元，所述的至少一个冗余行字线被分成多个段，每个段都能访问所述冗余存储单元的一部分；以及
可编程逻辑电路，它被选择性地编程，从而在存储器访问操作中用冗余的行字线段的单独位来代替与缺陷的存储单元相关的至少一个所述的主要行字线段的单独位。
20.根据权利要求19所述的存储器件，其特征在于，所述的可编程逻辑电路还包括：
多个与门，多个所述与门中的每一个都具有与多个第一控制信号耦连的第一输入、与多个第二控制信号耦连以进行接收的第二输入以及分别与所述一个主要行字线及冗余行字线相关的驱动器耦连的输出。
21.根据权利要求20所述的存储器件，其特征在于，所述的多个第一控制信号是各个相位信号。
22.根据权利要求20所述的存储器件，其特征在于，还包含：
匹配电路，将输入存储单元地址与所述损失的存储单元地址进行比较，并根据所述的比较输出所述的多个第二控制信号。
23.一种处理器系统，包含：
中央处理单元；以及
与所述处理单元相连的存储器件，以从所述的中央处理单元接收数据并向其提供数据，所述的存储器件包含：
第一存储器组，它包括设置在水平条和垂直条中的多个存储器块，每个存储器块的所述水平条被分成多个段，所述多个存储器块中的每一个都包括多行主要存储单元和至少一行冗余存储单元，每一个段都包含主要存储单元的一个单行的一部分；
多个字线，用于访问所述存储器块的主要和冗余存储单元，所述多个字线中的每一个都分别由多个驱动器中的一个驱动；以及
电路，用于选择性禁止各个与主要存储单元行相关的字线驱动器，其中缺陷的存储单元被定位在所述的一个段之中，并使能与冗余存储单元行相关的字线的各个驱动器，从而用所述的冗余存储单元行的单独位来代替只在所述缺陷存储单元所处的一个段中的所述主要存储单元行的单独位。
24.根据权利要求23所述的处理器系统，其特征在于，至少一个所述的段跨过所述存储器块的至少两个邻近的垂直条。
25.根据权利要求23所述的处理器系统，其特征在于，所述的电路还包含：
多个逻辑门，所述多个逻辑门中的每一个都具有耦连于相关字线驱动器的输出，
其中，所述的与主要存储单元行相关的各个字线驱动器根据多个逻辑门中的一个所述输出被禁止，所述的与冗余存储单元相关的各个字线驱动器根据多个逻辑门的另一个所述输出被使能。
26.根据权利要求25所述的处理器系统，其特征在于，还根据所述缺陷存储单元地址的一部分，使能所述的与所述冗余存储单元行相关的各个字线驱动器，并禁止与所述缺陷存储单元所处的所述主要存储单元行相关的各个所述字线驱动器。
27.根据权利要求26所述的处理器系统，其特征在于，所述的多个逻辑门中的每一个都是与门，该门具有与多个第一控制信号耦连的第一输入以及与多个第二控制信号耦连的第二输入。
28.根据权利要求27所述的处理器系统，其特征在于，所述的多个第一控制信号是各个相位信号。
29.根据权利要求28所述的处理器系统，其特征在于，还包含：提供所述各个相位信号的全局驱动电路。
30.根据权利要求28所述的处理器系统，其特征在于，所述的各个相位信号是根据被访问存储单元的地址来决定的。
31.根据权利要求28所述的处理器系统，其特征在于，所述的多个第二控制信号包括冗余匹配信号和与冗余匹配信号互补的信号。
32.根据权利要求31所述的处理器系统，其特征在于，还包含：
匹配电路，用于将输入存储单元地址与所述缺陷的存储单元地址进行比较，如果所述的输入存储单元地址匹配所述缺陷的存储单元的地址，则为所述冗余匹配信号输出高信号，而为所述的与所述冗余匹配信号互补的所述信号输出低信号。
33.根据权利要求32所述的处理器系统，其特征在于，所述冗余匹配信号的高信号将使能所述与冗余存储单元行相关的各个字线驱动器，而所述与冗余匹配信号互补的信号的低信号将禁止与所述缺陷存储单元所处的主要存储单元行相关的各个字线驱动器。
34.根据权利要求33所述的处理器系统，其特征在于，还包含：
逻辑电路，只向在所述缺陷存储单元所处的段中的字线驱动器提供所述的高信号和所述的低信号。
35.根据权利要求32所述的处理器系统，其特征在于，所述的匹配电路还包含：
多个可编程的元件，可存储所述缺陷存储单元的所述地址。
36.根据权利要求35所述的处理器系统，其特征在于，所述的可编程元件是熔丝。
37.根据权利要求23所述的处理器系统，其特征在于，所述的电路还可以选择性的禁止与第二缺陷存储单元在第二所述段中所处的主要单元行相关的各个字线驱动器，并使能与所述第二段中冗余存储单元行相关的各个字线驱动器，从而用所述第二段中所述冗余存储单元行的一部分代替所述第二缺陷存储单元所处的第二段中的主要存储单元行。
38.根据权利要求23所述的处理器系统，其特征在于，所述的中央处理单元和所述的存储器件在同一芯片上。
39.一种处理器系统，包含：
中央处理单元；以及
与所述中央处理单元相连的存储器件，以从所述的中央处理单元接收数据并向其提供数据，所述的存储器件包含：
多个存储器块，每个存储器块都具有多行主要存储单元和至少一行冗余存储单元，所述的多行主要存储单元中的每一行以及至少一行冗余存储单元都具有分别由多个驱动器中的一个驱动的相关的字线；以及
存储器电路，用于修复所述多个存储器块行的一部分，所述的存储器电路包含：
第一电路，将在所述存储器件中要被访问的存储单元的输入地址与在所述存储器件中缺陷的存储单元的地址进行比较，并根据所述的比较输出一对互补的控制信号；
第二电路，根据所述的要被访问的存储单元的输入地址提供多个相位信号；以及
多个逻辑门，所述的多个逻辑门中的每一个都具有连接于多个驱动器中一个的输出、分别连接于所述多个相位信号的第一输入以及连接于所述互补控制信号对之一的第二输入，
其中，如果所述要访问的存储单元的输入地址与缺陷的存储单元的地址匹配，则所述的互补控制信号对和多个相位信号将使所述的多个逻辑门选择性地禁止所述缺陷存储单元所处的存储器块行中的存储器块的各个主要存储单元行的驱动器，并使能所述存储器块中至少一个冗余存储单元行，从而只在所述至少一个缺陷存储单元所处的段中，用所述的至少一个冗余存储单元行的单独位来代替所述存储器组中的所述主要存储单元行的单独位，而并非代替至少一个其它所述的多个存储器块中的对应主要单元行。
40.根据权利要求39所述的处理器系统，其特征在于，所述的多个逻辑门是与门。
41.根据权利要求39所述的处理器系统，其特征在于，所述的多个相位信号包括四个相位信号。
42.根据权利要求39所述的处理器系统，其特征在于，所述的中央处理单元和所述的存储器件在同一芯片上。
43.一种处理器系统，包含：
中央处理单元；以及
与所述中央处理单元相连的存储器件，从而从中央处理单元接收数据并向其提供数据，所述的存储器件包含：
包含主要存储单元的存储器阵列；
至少一个主要行字线，用于访问所述的主要存储单元，所述至少一个主要行字线被分成多个段，每个段都能访问所述主要存储单元的各个部分；
至少一行冗余存储单元；
至少一个冗余行字线，用于访问所述的冗余存储单元，所述的至少一个冗余行字线被分成多个段，每个段都能访问所述冗余存储单元的一部分；以及
可编程逻辑电路，它被选择性地编程，从而在存储器访问操作中用冗余的行字线段的单独位来代替与缺陷的存储单元相关的至少一个所述的主要行字线段的单独位。
44.根据权利要求43所述的处理器系统，其特征在于，所述的可编程逻辑电路还包括：
多个与门，多个所述与门中的每一个都具有与多个第一控制信号耦连的第一输入、与多个第二控制信号耦连以进行接收的第二输入以及分别与所述一个主要行字线及冗余行字线相关的驱动器耦连的输出。
45.根据权利要求44所述的处理器系统，其特征在于，所述的多个第一控制信号是各个相位信号。
46.根据权利要求44所述的处理器系统，其特征在于，还包含：
匹配电路，将输入存储单元地址与所述损失的存储单元地址进行比较，并根据所述的比较输出所述的多个第二控制信号。
47.一种修复存储器件中至少一个缺陷存储单元的方法，该方法包含：
将多行主要存储单元行中的每一行以及至少一行冗余存储单元分成多个段，从而每个段对应所述存储器件的至少两行的块；
通过以下的步骤来禁止只在所述的至少一个缺陷存储单元所处的段中的主要存储单元行：
把一个存储单元的输入地址和所述至少一个缺陷存储单元的地址进行比较，如果所述输入地址与所述至少一个缺陷存储单元的所述地址相匹配，则提供第一控制信号给第一逻辑电路，其中所述第一逻辑电路的输出仅在所述至少一个缺陷存储单元位于其中的所述段内禁止所述主要存储单元行；
使能所述段中至少一个冗余存储单元；以及
只在所述至少一个缺陷存储单元所处的段中，用所述的至少一个冗余存储单元行的单独位来修复所述的主要单元行的单独位。
48.根据权利要求47所述的方法，其特征在于，所述分段的步骤还包含：
将多行主要存储单元行和至少一行冗余存储单元分成多个段，从而每个段对应所述存储器件中的至少两个邻近行块。
49.根据权利要求47所述的方法，其特征在于，所述的第一逻辑电路是与门，所述的方法还包含：
向所述与门的第一输入输入所述的第一控制信号；
向所述与门的第二输入输入第一相位信号，所述的第一相位信号根据所述的一部分输入地址；以及
提供所述与门的所述输出，以禁止只在所述至少一个缺陷存储单元所处的所述段中的主要存储单元行。
50.根据权利要求49所述的方法，其特征在于，所述的使能步骤还包含：
向第二逻辑电路提供第二控制信号，所述的第二控制信号与所述的第一控制信号互补，其中，所述第二逻辑电路的输出使能所述段中至少一个冗余存储单元行。
51.根据权利要求50所述的方法，其特征在于，所述的第二逻辑电路是第二与门，所述的方法还包含：
向所述第二与门的第一输入输入所述的第二控制信号；
向所述第二与门的第二输入输入第二相位信号，所述的第二相位信号根据所述的一部分输入地址；以及
提供所述第二与门的所述输出，以使能所述段中至少一个冗余存储单元行。
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C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
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Owner name: MOSAID TECHNOLOGIES INC.

Free format text: FORMER OWNER: MICRON TECH INC.

Effective date: 20101207

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TR01 Transfer of patent right

Effective date of registration: 20101207

Address after: Ontario, Canada

Patentee after: Mosaid Technologies Inc.

Address before: Idaho

Patentee before: Micron Tech Inc.

C56 Change in the name or address of the patentee

Owner name: CONVERSANT INTELLECTUAL PROPERTY MANAGEMENT INC.

Free format text: FORMER NAME: MOSAID TECHNOLOGIES INC.

CP01 Change in the name or title of a patent holder

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Patentee after: Examine Vincent Zhi Cai management company

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Patentee before: Mosaid Technologies Inc.

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Granted publication date: 20081210

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