CN100452418C - 相变存储器装置 - Google Patents

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Abstract

本发明的相变存储器装置具有：半导体基板；分别设置在矩阵状排列的多个字线和多个位线的各交点上的一个MOS晶体管；多个相变存储器元件，在半导体基板上堆积相变材料的相变层中，在和一个MOS晶体管的扩散层的上部相对的区域中形成，存储保持多位数据；以及下部电极构造，使多个相变存储器元件中的每一个与一个MOS晶体管的扩散层电连接。

Description

相变存储器装置
技术领域
本发明涉及到一种在半导体基板上利用相变材料形成的、存储保持所需的数据的非易失性相变存储器装置。
背景技术
近些年来，为了存储保持移动设备等的数据而广泛使用非易失性存储器。并且作为下一代的非易失性存储器，利用了相变材料的构造变化的相变存储器为世人所瞩目。该相变存储器具有例如利用硫族化合物类的相变材料在半导体基板上堆积相变层、并在该预定区域上通过电极提供电流的构造。通过这种构造，能够对相变层的预定区域进行加热，在高电阻的非晶状态和低电阻的结晶状态之间自由转换，利用两者的电阻值的变化，可改写地保持所需的数据(例如参照US6590807B2、US6567296B1)。这种情况下，将用于提供电流的一个MOS晶体管和一个相变存储器元件作为单位单元集成，可构建多位的相变存储器。
但是在上述现有的相变存储器中，由于数据改写时的电流变得非常大，因此需要使MOS晶体管的栅极宽构成得较大。由于相变存储器中的单位单元的面积由MOS晶体管的栅极宽规定，因此无法避免单位单元面积的增大。这种情况下，越要确保较大的相变存储器的存储容量，芯片整体面积越会增加，因此妨碍高集成化的实现。
发明内容
本发明的目的在于提供一种在导体基板上使多个相变存储器元件与一个MOS晶体管连接的构造的、减小每1位的配置面积并适于高集成化的相变存储器装置。
本发明的相变存储器装置的形态为具有：半导体基板；分别设置在矩阵状排列的多个字线和多个位线的各交点上的一个MOS晶体管；多个相变存储器元件，在上述半导体基板上堆积上述相变材料的相变层中，在和上述一个MOS晶体管的扩散层的上部相对的区域中形成，存储保持多位数据；以及下部电极构造，使上述多个相变存储器元件中的每一个与上述一个MOS晶体管的扩散层电连接，上述下部电极构造也可包括：一个共用电极板，与上述多个相变存储器元件相对配置；一个或二个以上的第一插头，连接上述一个MOS晶体管的扩散层和上述一个共用电极板；以及多个第二插头，连接上述一个共用电极板和上述多个相变存储器元件的每一个，上述多个第二插头也可沿着上述一个MOS晶体管的栅极宽度所延伸的方向配置。
根据该方式，将一个MOS晶体管和多个相变存储器单元作为构成单位，通过各个构成单位承载多位数据来构成整体的相变存储器装置。因此，由于多个相变存储器共享一个MOS晶体管，因此当为了确保通过下部电极构造的充分的改写电流而增大MOS晶体管的栅极长度时，也可减小各个相变存储器元件的配置面积，并实现适于高集成化的相变存储器装置。
在本发明中也可以是，通过分别对应的上述第二插头中电流供给时所发的热，上述相变存储器元件在低电阻的结晶状态和高电阻的非晶状态之间转换，可改写数据。
在本发明中，上述多个第二插头也可以使在上述栅极宽度所延伸的方向上相邻的上述相变存储器元件之间互相具有栅极长度所延伸的方向的偏移量的方式进行配置。
在本发明中，也可具有上部电极构造，其包括用于向上述多个相变存储器元件的每一个分别提供电流的多个元件选择线。
在本发明中，上述元件选择线的延伸方向也可配置为在上述半导体基板上与上述位线的延伸方向平行。
在本发明中，上述上部电极构造也可层积为多个阶层。
在本发明中，除了上述上部电极构造外，上述下部电极构造也可层积为多个阶层。
如上所述，根据本发明，由于其构成为，在半导体基板上堆积相变层，将一个MOS晶体管和多个相变存储器元件作为构成单位并通过下部电极构造可提供电流，因此即使在构成为增大一个MOS晶体管的栅极长度从而可向多个相变存储器元件提供充分的改写电流的情况下，也可确保减小各个位的配置面积，因此可提高相变存储器装置的集成度。
附图说明
根据以下说明书并参考随同的附图，本发明的上述和其他目的和特征将变得更加明确。
图1是表示作为本实施方式的相变存储器的构成单位的基本的电路结构的图。
图2是表示在本实施方式的相变存储器的制造方法中初始阶段的工序的截面构造图。
图3是表示在本实施方式的相变存储器的制造方法中形成栅电极19的工序的截面构造图。
图4是表示在本实施方式的相变存储器的制造方法中形成硅氮化膜侧壁22和层间绝缘膜23的工序的截面构造图。
图5是表示在本实施方式的相变存储器的制造方法中将位线连接器24开口，形成钨膜25的成膜工序的截面构造图。
图6是在本实施方式的相变存储器的制造方法中配置了活性化区域的二根字线WL的状态的平面布局图。
图7是在本实施方式的相变存储器的制造方法中形成了位线BL的状态的平面布局图。
图8是表示在本实施方式的相变存储器的制造方法中形成层间绝缘膜26的工序的截面构造图。
图9是表示在本实施方式的相变存储器的制造方法中将下部电极板极连接器27开口，形成插头28a和下部电极板极28b的工序的截面构造图。
图10是在本实施方式的相变存储器的制造方法中下部电极板极连接器27开口的状态的平面布局图。
图11是在本实施方式的相变存储器的制造方法中形成了下部电极板极28b的状态的平面布局图。
图12是在本实施方式的相变存储器的制造方法中将下部电极连接器32开口的工序的截面构造图。
图13是在本实施方式的相变存储器的制造方法中下部电极连接器32开口的状态的平面布局图。
图14是表示在本实施方式的相变存储器的制造方法中堆积钨膜33的工序的截面构造图。
图15是表示在本实施方式的相变存储器的制造方法中形成下部电极插头33a并堆积硫族化合物膜34和上部电极膜35的工序的截面构造图。
图16是在本实施方式的相变存储器的制造方法中元件选择线SL被印刻成图的状态的平面布局图。
图17是表示在本实施方式的相变存储器的制造方法中堆积层间绝缘膜36并形成连接孔37和第二层布线38的工序的截面构造图。
图18A、18B表示本实施方式的相变存储器涉及的、与直达图16中的字线WL的二个截面对应的A-A’截面构造图和B-B’截面构造图。
图19表示本实施方式的相变存储器涉及的、与图16中的字线WL平行的截面对应的C-C’截面构造图。
图20是本实施方式的相变存储器中的第一变形例的截面构造图。
图21是本实施方式的相变存储器中的第二变形例的截面构造图。
具体实施方式
以下参照附图对本发明的实施方式进行说明。在本实施方式中，对将本发明适用于相变存储器装置的情况进行说明，上述相变存储器装置是利用了相变材料的非易失性的半导体存储装置。
首先，参照图1对作为本实施方式的相变存储器装置的构成单位的基本的电路结构进行说明。在图1所示的电路中，通过MOS晶体管T和与之共同连接的四个相变存储器元件M，构成一个单位电路U。四个相变存储器元件M中，分别连接不同的元件选择线SL，可分别提供电流。相变存储器装置的整体电路通过规则地配置具有同一结构的多个单位电路U而构成。在图1中图示相变存储器装置的整体电路中包括二个单位电路U的电路部分。
字线WL连接到MOS晶体管T的栅极。并且，在MOS晶体管T的一个源极/漏极扩散层中，一个连接位线BL，在另一个源极/漏极扩散层中连接元件选择线SL及通过元件选择线SL连接的相变存储器元件M。字线WL和位线BL分别设定预定的根数，整体构成矩阵状。在各个字线WL和位线BL的交点上配置由一个MOS晶体管T和四个相变存储器元件M构成的单位电路U。
相变存储器元件M例如使用作为硫族化合物类的相变材料的锗、锑、碲形成，作为与高电阻和低电阻的状态对应的可改写地存储1位数据的存储器元件(电阻)而起作用。因此，与一个MOS晶体管T连接的四个相变存储器元件M承载4位数据。在改写相变存储器元件M中保持的数据时，需要施加用于在高电阻的非晶状态和低电阻的结晶状态间转换的预定的脉冲，需要在半导体上构成其控制电路。
并且，通过分别控制与四个相变存储器元件M连接的四个元件选择线SL的电位，从四个相变存储器元件M经由共用的MOS晶体管T和位线BL流过电流。由此，对四个相变存储器元件M可分别控制写入/读出动作。
在上述结构的相变存储器装置中，MOS晶体管T的栅极宽需要增大到在进行各个相变存储器元件M的改写时可提供充分的电流的程度，因而半导体上的配置增大。但是在本实施方式中，即使使一个MOS晶体管T的栅极宽增大，由于是四个相变存储器元件M共享一个，因此相变存储器装置在整体上每1位的配置面积减小，可实现有利于高集成化的构造。
接着参照图2～图19，说明本实施方式的相变存储器装置的制造方法，同时对详细的设备构造进行说明。
首先，如图2所示，例如在由P型硅单晶构成的半导体基板10的主面上形成浅槽14。并且通过在浅槽14中埋入硅氧化膜，形成分离区域15。例如该浅槽14也可具有0.3μm的深度，在内壁上通过热氧化法形成硅氧化膜。在形成分离区域15时，进一步堆积硅氧化膜，并将其通过CMP(Chemical Mechanical Polishing，化学机械研磨)法研磨，成为仅在浅槽14内残留硅氧化膜的状态。接着将光致抗蚀剂作为掩模并将磷(P)离子进行离子注入，形成n形阱11。进一步，将光致抗蚀剂作为掩模并将硼(B)离子进行离子注入，形成p形阱12、13。
如图2所示，在相变存储器装置的截面构造中包括相变存储器元件区域和周边电路区域。由于周边电路区域是与一般的DRAM的制造工序共同的，因此在以下的图3～图19中省略周边电路区域的构造的图示，主要图示相变存储器元件区域的构造。
其次，如图3所示，在作为活性化区域的p形阱13中，通过热氧化法形成栅极绝缘膜16。并且，在半导体基板10的主面上，将多晶硅膜17例如通过CVD(Chemical Vapor Deposition，化学汽相沉积法)法堆积为膜厚50nm后，继续将钨膜18例如通过溅射法堆积为膜厚100nm。并且，多晶硅膜17例如可将磷(P)作为杂质导入并堆积。此时，在多晶硅膜17和钨膜18之间从防止两者发生反应的目的出发，优选插入例如通过溅射法形成的氮化钨(WN)膜。
之后堆积例如200nm的硅氮化膜。进一步地，通过使用光刻技术及干蚀刻技术成图，从而形成由多晶硅膜17及钨膜18构成的栅电极19，在其上部形成盖(cap)绝缘膜20。
接着，将盖绝缘膜20及栅电极19和光致抗蚀剂(未图示)作为掩模，例如将砷(As)或磷(P)作为杂质进行离子注入，形成杂质区域21。该杂质区域21作为n沟道MOS晶体管的源极/漏极而起作用。并且，在未图示的周边电路区域中，例如将硼(B)作为杂质进行离子注入，形成作为P沟道MOS晶体管起作用的杂质区域。
接着，如图4所示，在半导体基板10的整个面上堆积例如30nm的硅氮化膜(未图示成膜之后的状态)。之后，向该硅氮化膜进行各向异性的干蚀刻，成为残留在盖绝缘膜20及栅电极19的侧壁的状态，由此在栅电极19上形成硅氮化膜侧壁22。
接着，例如通过CVD法形成膜厚500nm的硅氧化膜，将其表面通过CMP法研磨打平，形成层间绝缘膜23。此时，作为硅氧化膜也可使用例如以TEOS(Tetra Ethoxy Silane、四乙氧基硅烷)为原料气体通过CVD法形成的TEOS氧化膜。并且，在把预定量的硼(B)及磷(P)导入到硅氧化膜中后，通过进行热处理可使硅氧化膜回流。之后，同时利用CMP法提高平整性，从而可形成层间绝缘膜23。
接着，如图5所示，利用光刻技术和干蚀刻技术将位线连接器24开口。在进行此时的干蚀刻时，通过利用硅绝缘膜和硅氮化膜的蚀刻速度差，硅氮化膜侧壁22及盖绝缘膜20在难以蚀刻的条件下自动匹配地形成在栅电极19上。
图6表示栅电极19和位线连接器24开口的状态的相变存储器装置的平面布局。如图6所示，通过分离区域15被隔开的长方形图案的活性化区域RA规则地配置。作为字线WL的栅电极19在各个活性化区域中分别配置二根，在其中间部配置有一个位线连接器24。该位线连接器24用于连接下方的MOS晶体管的扩散层和位线BL(制造方法稍后论述)，从而可使活性化区域RA的二根字线WL与共用的位线BL连接。
其中，如图6所示，活性化区域RA的二根字线WL配置为迂回于位线连接器24的图案。因此，在靠近位线连接器24的部分，在一定程度上扩大字线WL之间的间隔，另一方面，在不靠近位线连接器24的部分，可用最小加工尺寸配置二根字线WL，有利于缩小配置面积。并且，字线WL的图案的主要部分成图为直线状，在其加工界限下也易于进行光刻。
另一方面，在图5中，将位线连接器24开口后，在半导体基板10的主面上形成例如钨膜25。此时，在杂质区域21中为了确保位线连接器24接触的源极、漏极区域之间的良好的电导通性，优选提前形成由钴(Co)、钛(Ti)、钽(Ta)、钨(W)等高熔点金属构成的硅化膜。
并且，需要提高位线连接器24开口之后的工序中的半导体基板10的主面的平整性。因此，也可以例如通过CMP法研磨堆积的钨膜25并形成金属插头，在其上部重新堆积钨膜，并通过光刻技术和干蚀刻技术加工所需的位线。
图7表示由钨膜25形成的位线BL的状态的相变存储器装置的平面布局。如图7所示，在相邻的活性化区域RA(P形阱13)内，在连接相邻的位线连接器24的方向上配置位线BL。因此字线WL(栅电极19)和位线BL(钨膜25)配置在互相垂直相交的方向上。通过这种配置，与位线BL相关的电路部分、及与字线WL相关的电路部分可集成到半导体基板10中的各个端部，从而可构成高效的平面布局。
接着，如图8所示，在半导体基板10的主面上形成层间绝缘膜26。作为该层间绝缘膜26可使用上述TEOS氧化膜。此时，为了提高平整性，也可追加通过上述CMP法进行研磨的工序。
接着，如图9所示，利用光刻技术和干蚀刻技术将下部电极板连接器27开口。在进行此时的干蚀刻时，通过利用硅绝缘膜和硅氮化膜的蚀刻速度差，形成在栅电极19的侧面的硅氮化膜侧壁22及盖绝缘膜20在难以蚀刻的条件下自动匹配地形成在栅电极19上。
图10表示下部电极板连接器27开口状态下的相变存储器装置的平面布局。下部电极板连接器27形成在露出到平行的二根字线WL的外侧的活性化区域RA上。并且，在图10中表示四个下部电极板连接器27配置在各个活性化区域RA内的四个角落的例子。由于下部电极板连接器27在相变存储器元件和MOS晶体管的源极/漏极扩散层的布线构造中是必需的，因此从降低布线电阻成分的角度出发优选配置多个。而如果在各活性化区域RA内至少形成一个下部电极板连接器27，则可构建本实施方式的相变存储器装置。
如图9所示，在开口的下部电极板连接器27中，形成插头28a(相当于本发明的第一插头)。该插头28a例如在通过CVD法形成钨膜后，通过CMP法研磨形成即可。之后进一步堆积例如钨膜，并通过使用光刻技术和干蚀刻技术形成下部电极板28b(相当于本发明的共用电极板)。并且，为了确保与插头28a接触的各基底的良好的电导通性，优选提前形成由钴(Co)、钛(Ti)、钽(Ta)、钨(W)等构成的硅化膜。
图11表示形成了下部电极板28b的状态下的相变存储器装置的平面布局。在各个活性化区域RA中，分别配置二个下部电极板28b，分别与上述四个下部电极板连接器27中的二个连接。由此，可使在后续工序中形成的相变存储器元件与同一MOS晶体管的源极/漏极扩散层连接。而如果使下部电极板28b至少与一个下部电极板连接器27连接，则可构建本实施方式的相变存储器装置。
接着，如图12所示，利用光刻技术和干蚀刻技术将下部电极连接器32开口。首先，在半导体基板10的主面上形成绝缘膜29，在其上部进一步形成硬掩模(hard mask)30。并且在硬掩模30开口下部电极连接器32a，接着在半导体基板10的主面上形成同样的膜。向该膜进行各向异性的干蚀刻，在下部电极连接器32a的开口部分的侧壁上形成侧壁间隔(side wall spacer)31。通过形成这样的侧壁间隔31，可使相变存储器元件的下部电极形成得较小，因此有利于提高发热效率。最后将硬掩模30和侧壁间隔31作为掩模，并利用干蚀刻技术对下部电极连接器32开口。由此，可形成比下部电极连接器32a的开口半径小的下部电极连接器32。
图13表示下部电极连接器32开口状态下的相变存储器装置的平面布局。四个下部电极连接器32连接到各个下部电极板28b。如图13所示，一个下部电极板28b中的四个下部电极连接器32的配置不是一条直线上的排列，而是交互具有横向的偏移量的排列。如果以将相邻的下部电极连接器32间的距离以最小加工尺寸配置为前提，则与一条直线上的排列相比，在交互地具有偏移量的排列下，可缩短四个下部电极连接器32所占的整体长度，具有减小配置面积的效果。
接着，如图14所示，作为下部电极的导电膜，例如将钨膜33堆积到半导体基板1的整个面。钨膜33的堆积例如可使用CVD法。
接着，如图15所示，将堆积的钨膜33例如通过CMP法进行研磨，从而形成下部电极插头33a(相当于本发明的第二插头)。该下部电极插头33a通过在提供电流时发热起到相变存储器元件的温度上升引起构造变化的作用。作为下部电极插头33a的材料从发热点出发优选高电阻的材料，例如除了使用钨外，优选使用氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化钛铝(TiAlN)等高熔点金属及其氮化物，或硅化物氮化膜(例如TiSiN)。
接着，将作为相变材料的硫族化合物膜34和上部电极膜35通过例如溅射法堆积到半导体基板10的整个面。硫族化合物34例如在膜厚50～200nm的范围内堆积Ge2Sb2Te5，作为上部电极膜35例如堆积膜厚50nm的钨膜即可。之后，利用光刻技术和干蚀刻技术对硫族化合物膜34及上部电极膜35统一加工，从而使用于向所需的相变存储器元件提供电流的元件选择线SL成图。
并且，作为硫族化合物膜34可使用含有锗(Ge)、锑(Sb)、碲(Te)、硒(Se)中的任意二个以上的材料。并且，作为上部电极膜35的材料从发热点出发优选高电阻的材料，例如优选使用钨(W)、氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化钛铝(TiAlN)等高熔点金属及其氮化物，或硅化物氮化膜(例如TiSiN)。
图16表示一体形成的硫族化合物膜34和与上部电极膜35对应的元件选择线SL被成图的状态下的相变存储器装置的平面布局。元件选择线SL的延伸方向配置在与位线BL相同的方向上，配置得与字线WL在垂直相交。在本实施方式中，互相共享MOS晶体管的四个相变存储器元件分别与不同的独立的元件选择线SL连接。由此，与元件选择线SL连接的控制电路的部分可以和电路规模大的与字线WL相关的电路部分集成在各个端部，可构成较高效的平面布局。
接着，如图17所示，在半导体基板1的整个面上堆积层间绝缘膜36。作为该层间绝缘膜36，例如可使用等离子成膜的硅氧化膜。这种情况下，由于消除了源自元件选择线SL的段差，因此优选例如通过CMP法研磨使表面平整化。
进一步地，形成第二层布线38。在该第二层布线38和形成元件选择线SL或位线BL等的钨膜25b之间，通过连接孔37连接。第二层布线38例如可通过氮化钛(TiN)、铝(Al)及氮化钛的层积来形成。并且，连接孔37可通过钛(Ti)、氮化钛及钨的层积形成。此外也可在第二层布线38的上部进一步地通过层间绝缘膜设置第三层布线或其以上的布线层(未图示)。
通过上述各工序，完成本实施方式的相变存储器装置的设备构造。在此表示完成状态的相变存储器装置相关的详细截面构造。对应于图16中与字线WL垂直相交的二个截面(A-A’截面、B-B’截面)，图18A表示A-A’截面构造图，并且图18B表示B-B’截面构造图。并且，对应于图16中与字线WL平行的C-C’截面，图19表示C-C’截面构造图。并且，图2-图17含有的各截面构造图是将A-A’截面和B-B’截面混合表现的图。
在本实施方式的相变存储器装置中，包括不限于上述构造的多种变形例。图20是本实施方式的第一变形例的截面构造图，是本实施方式中与图19的C-C’截面构造图对应的图。在第一变形例中，层积形成以下二层：由与下部电极插头40a连接的硫族化合物膜41a和上部电极膜42a构成的第一层；及由与下部电极插头40b连接的硫族化合物膜41b和上部电极膜42b构成的第二层。通过这种构造，可减小用于配置元件选择线SL所需的面积，其结果是随着在相变存储器装置中位单位的面积的减小，可缩小整体的配置面积。
图21是本实施方式的第二变形例的截面构造图，与第一变形例一样是与图19的C-C’截面构造图对应的图。在第二变形例中，由与下部电极插头50a连接的硫族化合物膜51a和上部电极膜52a构成的第一层与第一变形例相同，但第二层构造是不同的。即，在下部电极板28b的上部通过插头53构成第二层的下部电极板54，并堆积层间绝缘膜55。并且，在第二层中，形成由与下部电极插头50b连接的硫族化合物膜51b和上部电极膜52b构成的第二层。由此包括下部电极板28b、54层积形成两个阶层，在相变存储器装置中随着位单位的面积减小，可减小整体的配置面积。
并且，在第一变形例及第二变形例中，均表示了二个阶层的构造，也可增加层积数构成多个阶层。
以上根据本实施方式对本发明进行了具体说明，但本发明不限于上述实施方式，在不脱离其主旨的范围内可进行各种变更。例如在本实施方式中，对相变存储器元件使用硫族化合物类的相变材料的情况进行了说明，在使用可实现同样功能的其他相变材料的情况下也可广泛适用本发明。并且，本实施方式的相变存储器装置中的电极构造或MOS晶体管的构造不限于本实施方式的构造，可采用多种方式。
本发明不限于上述实施方式，在不脱离本发明范围的前提下可进行多种变更及修改。
本申请基于2005年2月9日提交的第2005-033271号日本专利申请，因而其内容包括在本申请中。

Claims (7)

1.一种相变存储器装置，其特征在于，具有：
半导体基板；
分别设置在矩阵状排列的多个字线和多个位线的各交点上的一个MOS晶体管；
多个相变存储器元件，在上述半导体基板上堆积相变材料的相变层中，在和上述一个MOS晶体管的扩散层的上部相对的区域中形成，存储保持多位数据；以及
下部电极构造，使上述多个相变存储器元件中的每一个与上述一个MOS晶体管的扩散层电连接，
上述下部电极构造包括：
一个共用电极板，与上述多个相变存储器元件相对配置；
一个或二个以上的第一插头，连接上述一个MOS晶体管的扩散层和上述一个共用电极板；以及
多个第二插头，连接上述一个共用电极板和上述多个相变存储器元件的每一个，
上述多个第二插头沿着上述一个MOS晶体管的栅极宽度所延伸的方向配置。
2.根据权利要求1所述的相变存储器装置，其特征在于，
通过分别对应的上述第二插头中电流供给时所发的热，上述相变存储器元件在低电阻的结晶状态和高电阻的非晶状态之间转换，可改写数据。
3.根据权利要求1所述的相变存储器装置，其特征在于，
上述多个第二插头以使在上述栅极宽度所延伸的方向上相邻的上述相变存储器元件之间互相具有栅极长度所延伸的方向的偏移量的方式进行配置。
4.根据权利要求1所述的相变存储器装置，其特征在于，
具有上部电极构造，其包括用于向上述多个相变存储器元件的每一个分别提供电流的多个元件选择线。
5.根据权利要求4所述的相变存储器装置，其特征在于，
上述元件选择线的延伸方向配置为在上述半导体基板上与上述位线的延伸方向平行。
6.根据权利要求4所述的相变存储器装置，其特征在于，
上述上部电极构造层积为多个阶层。
7.根据权利要求6所述的相变存储器装置，其特征在于，
除了上述上部电极构造外，上述下部电极构造也层积为多个阶层。
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