CN100458969C

CN100458969C - 存储器

Info

Publication number: CN100458969C
Application number: CNB200410075264XA
Authority: CN
Inventors: 宫本英明; 境直史; 石塚良行
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2003-09-11
Filing date: 2004-09-13
Publication date: 2009-02-04
Anticipated expiration: 2024-09-13
Also published as: KR100610283B1; CN1595529A; JP2005108397A; US20050057958A1; US7110279B2; JP3970259B2; KR20050027036A

Abstract

本发明提供一种能够抑制扰动现象的存储器。该存储器，在对一部分所述选择存储单元进行重写动作，或者对全体选择存储单元都不进行重写动作时，选择字线以及与不被重写的存储单元对应的各个位线，在将互相之间的电位差维持在给定值以下的情况下进行升压，同时，让向选择字线以及与被重写的所述存储单元对应的各个位线施加用于重写的电压的期间长度，与字线以及与不被重写的存储单元对应的位线中至少任一方的电位迁移期间长度不一样。

Description

存储器

技术领域

本发明涉及一种存储器，特别是一种具有连接在字线与位线之间的存储单元的存储器。

背景技术

以前，作为半导体存储器，人们所知道的有易失性存储器与非易失性存储器。另外作为易失性存储器，有DRAM(Dynamic Random AccessMemory)，作为非易失性存储器有闪烁EEPROM(Electrically Erasable andProgrammable Read Only Memory)。DRAM以及闪烁EEPROM，能够高集成化，应用十分广泛。

图25表示以前的DRAM存储器单元的构成的等价电路图。另外，图26表示以前的DRAM中所使用的沟槽型电容器的构造的截面图。首先，参照图25，作为以前的易失性存储器的DRAM的存储单元103，由1个选择晶体管101以及一个电容器102构成。存储单元的信息，作为电荷被积蓄在电容器102中。每当读取存储单元的信息时，通过字线WL的升压，使选择晶体管101为导通状态。这样，单元电容Ccell与位线电容Cbl成电容结合。由于位线电位由在存储单元中所积蓄的电荷量决定，因此能够读出该电位。

如上所构成的以前的DRAM存储单元中，为了即使在微细化的情况下也能够确保电容器102的单元电容Ccell，如图26所示，采用构成电容器102的上部电极102a与下部电极102c以及电介质膜102b在纵方向延伸的沟槽型电容器。然而，如果进一步微细化，即使使用图26中所示的沟槽型电容器，也很难确保电容器102的容量。也即，通过缩小设计标准而进行DRAM的高集成化，已经接近一定的极限了。

另外，作为非易失性存储器的闪烁EEPROM(以下称作闪烁存储器)中，多层栅(stacked-gate)以及分裂栅(split-gate)等CHE(Channel HotElectron：沟道热电子)写入方式的存储单元，沟道长度的微细化也有限度。另外，NAND型等FN(Fowlerordheim：隧道效应)写入方式的存储单元中，微细化的限度与逻辑晶体管中的一样。然而，闪烁存储器的工作中，需要15V～20V的高电压，随着逻辑晶体管的低电源电压化的进展，从该低电源电压生成15V～20V的高电压时的生成效率低下。因此，增大了功率消耗，同时还增加了充电泵部的面积，因此存在成为微细化的障碍这一问题。

另外，作为近年来非常引人注目的非易失性存储器中的一种，所知道的有强电介质存储器。该强电介质存储器，将基于强电介质的极化方向的伪电容变化作为存储器元件而利用。该强电介质存储器，原理上由于能够进行高速且低电压的数据重写，因此兼有高速以及低电压这种DRAM的优点，以及非易失性这种闪烁存储器的优点，是一种理想的存储器。

强电介质存储器的存储单元方式，可以分成1晶体管1电容器方式、单纯矩阵方式以及1晶体管方式这3大类。图27表示1晶体管1电容器方式的强电介质存储器的存储单元的等价电路图。另外，图28表示单纯矩阵方式的强电介质存储器的存储单元阵列的等价电路图，图30为用来说明单纯矩阵方式的强电介质存储器中的扰动现象的迟滞曲线图。另外，图31表示1晶体管方式的强电介质存储器的存储单元的等价电路图，图32为用来说明1晶体管方式的强电介质存储器的动作的迟滞曲线图。另外，图33为用来说明图31中所示的1晶体管方式的强电介质存储器的写入时的电压施加状态的等价电路图，图34为用来说明图31中所示的1晶体管方式的强电介质存储器的等待时的电压施加状态的等价电路图。

首先，如图27所示，1晶体管1电容器方式的强电介质存储器的存储单元113，与DRAM一样，由1个选择晶体管111与1个强电介质电容器112构成。与DRAM不同点在于，电容器为强电介质电容器112。其动作，通过升压字线WL来使选择晶体管111为导通状态。这样，强电介质电容器112的电容器电容Ccell与位线电容Cbl相连接。接下来，通过脉冲驱动板线PL，将与强电介质电容器112的极化方向不同的电荷量发送给位线BL。接着，与DRAM一样，读出位线BL的电压作为数据。

该1晶体管1电容器方式的强电介质存储器，由于具有与DRAM相同的构成，因此强电介质电容器112的微细化中也有限度。所以与DRAM一样，对高集成化有限度。

接下来，对照图28～图30，对单纯矩阵方式的强电介质存储器进行说明。单纯矩阵方式的强电介质存储器的存储单元121，如图28所示，由字线WL、位线BL以及位于字线WL与位线BL的交点上的强电介质电容器122构成。

强电介质电容器122的一端与字线WL相连接，强电介质电容器122的另一端与位线BL相连接。该单纯矩阵方式的强电介质存储器，由于通过位线BL与强电介质电容器122的容量结合读出电位，因此与DRAM一样，必须确保容量。但是该单纯矩阵方式的强电介质存储器中，只通过强电介质电容器122构成存储单元121，而并不存在选择晶体管，因此能够达到比1晶体管1电容器方式更高的集成度。

下面，对照图28以及图29对该单纯矩阵方式的强电介质存储器的动作进行说明。另外，读出/写入时施加给各个单元的电压如下表1所示。

表1

	等待	读出	写入“1”	写入“0”
	等待	读出	写入“1”	写入“0”	选择WL	1/2VCC	VCC	0	VCC
非选择WL	1/2VCC	1/3VCC	2/3VCC	1/3VCC	选择WL	1/2VCC	VCC	0	VCC
非选择WL	1/2VCC	1/3VCC	2/3VCC	1/3VCC	选择BL	1/2VCC	0-＞浮动	VCC	0
非选择BL	1/2VCC	2/3VCC	1/3VCC	2/3VCC	选择BL	1/2VCC	0-＞浮动	VCC	0

作为写入动作，在等待状态下，强电介质电容器122的两端为同一电位。写入数据“0”时，给字线WL施加VCC，同时给位线BL施加0V。此时，强电介质电容器122中，被施加VCC的电压。这样，移动到图29所示的A点。之后，使强电介质电容器122的两端为同一电位，迁移到图29中所示的“0”。写入数据“1”时，给字线WL施加0V，同时给位线BL施加VCC。此时，强电介质电容器122中，被施加-VCC的电压。这样，移动到图29所示的B点。之后，使强电介质电容器122的两端为同一电位，迁移到图29中所示的“1”。

另外，读取动作，首先给位线BL预充电到0V。之后将字线WL升压到VCC。假定强电介质电容器122的容量为CFE，位线BL的寄生容量为CBL，该电压VCC则由CFE与CBL进行容量分割。强电介质电容器122的容量CFE，通过所保持的数据，能够接近C0或C1。因此，位线BL的电位由下面的式(1)以及式(2)表示。

V0＝{C0/(C0+CBL)}×VCC ......(1)

V1＝{C1/(C1+CBL)}×VCC ......(0)

上面的式(1)，表示保持数据“0”时的位线BL的电位V0；上面的式(2)，表示保持数据“1”时的位线BL的电位V1。

通过读出放大器判断上述式(1)的位线电位V0与上述式(2)的位线电位V1之间的电位差而进行数据的读出。进行该数据读出时，由于存储单元的数据被破坏，读出数据之后，根据所读取的数据进行写入动作(恢复)。

另外，在单纯矩阵方式的强电介质存储器中，具有会清除非选择单元的数据的扰动这种不便之处。也即，全体非选择存储单元中，写入以及读出时，都施加1/3VCC的电压。因此，如图30所示，由于强电介质所具有的延迟特性，极化量逐渐减少，其结果是导致数据消失。

接下来，对照图31～图34，对1晶体管方式的强电介质存储器进行说明。1晶体管方式的强电介质存储器的存储单元131，如图31所示，MOS晶体管133的栅极连接有强电介质电容器132。另外，该1晶体管方式的强电介质存储器中，强电介质电容器132的一端与字线WL相连接，强电介质电容器132的另一端与构成单元晶体管的MOS晶体管133的栅极相连接。该1晶体管方式的强电介质存储器中，由于MOS晶体管133的阈值电压，根据强电介质电容器132的极化方向变化，因此存储单元电流也变化。通过判断该存储单元电流的变化来读出数据。该1晶体管方式的强电介质存储器，通过检测存储单元电流来进行数据的读取，因此象图27中所示的1晶体管1电容器方式的强电介质存储器一样，不需要考虑位线容量而将强电介质电容器的电容器容量增大到某个程度。因此，能够缩小强电介质电容器132，适于微细化。

下面对1晶体管方式的强电介质存储器的动作进行说明。首先，在等待状态下，使全体字线WL、位线BL以及源线SL为0V。作为写入动作，在写入数据“1”时，给字线WL施加Vpp(升压电压)。此时，强电介质电容器132被施加与MOS晶体管133的栅极容量进行容量分割所得到的电位VCC。这样，不管初始状态如何都迁移到图32中所示的A点。之后，将字线WL复位到0V，迁移到图32中所示的数字“1”。在写入数据“0”时，给字线WL施加0V，给位线BL施加Vpp。此时，强电介质电容器132被施加-VCC的电压。这样，不管初始状态如何都迁移到图32中所示的B点。之后，将位线BL复位到0V，迁移到图32中所示的数字“0”。

1晶体管方式的强电介质存储器的读出动作，通过给字线WL升压到不会发生极化反转程度的电压Vr来进行。这样，单元晶体管(MOS晶体管)133的栅极电压根据写入状态变化。根据单元晶体管133的栅极电压的变动，在单元晶体管133中流动的电流不同，因此通过位线BL读出该电流差。也即，1晶体管方式的强电介质存储器中，不存在强电介质电容器与位线容量的容量结合所导致的电位差，可以读出单元晶体管的电流，因此读出时不需要进行极化反转。所以可以进行非破坏读出。

但是，该1晶体管方式的强电介质存储器中，与上述单纯矩阵方式的强电介质存储器一样，存在非选择单元的扰动问题。另外，还存在因持续对强电介质电容器132保持反偏置状态所引起的数据变化，所谓的逆偏置保留这个问题。也即，写入数据时，如图33所示，通过给字线WL施加Vpp而写入数据之后，返还等待状态，如图34所示，被持续施加与极化反向的电位。因此，存在数据保持时间变短这个问题。

于是，以前有人提案了减轻1晶体管方式的强电介质存储器的非选择单元上所发生的扰动现象的方法。这种方法，例如有特开平10-64255号公报中所公布的方法。该特开平10-64255号公报的数据写入工序中，首先，作为第1步骤，给选择单元的字线施加+V，给其他字线施加1/3V，给选择单元的位线施加0V，给其他位线施加2/3V的电压。接下来，作为第2步骤，给选择单元的字线施加0V，给其他字线施加1/3V，给选择单元的位线施加1/3V，给其他位线施加0V的电压。或者，在上述第1步骤中，给选择单元的字线施加-V，给其他字线施加-1/3V，给选择单元的位线施加0V，给其他位线施加-2/3V的电压的情况下，在接下来的第2步骤中，给选择单元的字线施加0V，给其他字线施加-1/3V，给选择单元的位线施加-1/3V，给其他位线施加0V的电压。这样，非选择单元的大部分单元中，通过第1步骤与第2步骤，分别被加上一次极性不同的1/3V的电压，因此能够大幅降低扰动现象。

然而，上述特开平10-64255号公报中所公布的技术，在非选择单元中，对于与选择单元共有字线以及位线的存储单元，在第2步骤中没有被施加电压，因此存在无法避免这些单元中的扰动现象这一问题。另外，上述专利文献1中，根本没有提及降低读出时的扰动现象的方法。

发明内容

本发明为解决上述问题，目的之一在于提供一种能够抑制扰动现象的存储器。

为实现上述目的，基于本发明第1方面的存储器，具有：位线、配置成与位线相交叉的字线、和被连接在位线与字线之间的由强电介质电容器构成的存储单元，对与所选择的字线相连接的选择存储单元进行读出动作，之后，在对一部分选择存储单元进行重写动作，或者对全体选择存储单元都不进行重写动作时，选择字线以及与不被重写的存储单元对应的各个位线，在将互相之间的电位差维持在最小单位电压值以下的情况下进行升压，并且让向选择字线以及与被重写的存储单元对应的各个位线施加用于重写的电压的期间长度，与字线以及与不被重写的存储单元对应的位线中至少任一方的电位迁移期间长度相同或者更长。该用于重写的电压优选是电压脉冲。另外，迁移期间是指，使字线以及与不被重写的存储单元对应的位线中至少任一方的电位变化到升压时的时刻之间的间隔。

该基于第1方面的存储器，如上所述，对与所选择的字线相连接的选择存储单元进行读出动作，在对一部分选择存储单元进行重写动作的情况下，如果调整重写动作，就能够通过上述读出动作以及重写动作，能够至少给与选择字线之外的字线相连接的非选择存储单元，分别施加相同次数的第1方向的电压以及具有与第1方向相反的方向的电场的电压。这样，能够至少抑制与选择字线之外的字线相连接的非选择存储单元中的读出动作时的扰动现象。另外，通过选择字线以及与不被重写的存储单元对应的各个位线，在将互相之间的电位差维持在给定值以下的情况下进行升压，如果使上述给定值的电位差，保持在进行重写动作时所选择的字线与不被重写的存储单元所对应的位线之间的电位差以下，就能够在升压选择字线与不被重写的存储单元所对应的位线的过程中，抑制选择字线与不被重写的存储单元所对应的位线之间的电位差，不超过进行重写动作时的选择字线与不被重写的存储单元所对应的位线之间的电位差。这样，即使在开始升压选择字线的时序与开始升压不被重写的存储单元所对应的位线的时序不同的情况下，也能够在升压选择字线与不被重写的存储单元所对应的位线的过程中，抑制给不被重写的存储单元施加比进行重写动作时所施加的电压大的电压。因此，存储单元中，能够抑制在重写动作中不被重写的存储单元的扰动现象。

另外，基于第1方面的存储器，对选择存储单元进行重写动作时，通过让向选择字线以及与被重写的存储单元对应的各个位线施加用于重写的电压的期间长度，与字线以及与不被重写的存储单元对应的位线中至少任一方的电位迁移期间长度不一样，例如，如果使给选择字线以及与被重写的存储单元所对应的位线施加分别用于重写的电压的期间的长度，比上述迁移期间的长度长，就能够一边通过字线以及不被重写的存储单元所对应的位线的短迁移期间，使存储器的读出以及重写动作高速化，通过使对选择存储单元进行重写的期间变长，可以确保进行在选择存储单元中的重写所必须的长度的期间。这样，既能够使存储器的动作高速化，又能够对选择存储单元可靠地进行数据的重写。

在上述第1方面的存储器中，优选：施加电压的期间长度，比字线以及与不被重写的存储单元对应的位线中至少任一方的电位迁移期间长度长。通过这样的构成，就能够容易的通过字线以及不被重写的存储单元所对应的位线的短迁移期间，使存储器的读出以及重写动作高速化，同时通过使对选择存储单元进行重写的期间较长，确保进行在选择存储单元中的重写所必须的长度的期间。这样，既能够容易的使存储器的动作高速化，又能够对选择存储单元可靠地进行数据的重写。

在上述第1方面的存储器中，优选：重写动作由多个步骤构成；通过对与选择字线相连接的选择存储单元进行的读出动作以及由多个步骤构成的重写动作，向至少是选择存储单元以外的存储单元的非选择存储单元，分别施加相同次数的给予第1方向的电场的电压和给予与第1方向相反的电场的电压。这样的构成，由于通过读出动作以及重写动作，至少给与选择字线之外的字线相连接的所有存储单元，分别施加相同次数的给予第1方向的电场的电压以及给予与上述第1方向相反的电场的电压，因此，通过读出动作以及重写动作，能够抑制与选择字线之外的字线相连接的所有的非选择存储单元中的极化恶化。这样，能够通过读出动作以及重写动作，抑制存储单元中的扰动现象。

在上述第1方面的存储器中，优选：选择字线以及与不被重写的存储单元对应的位线中至少任一方，徐徐升压到向不被重写的存储单元施加的电压。通过这样的构成，例如，通过以能够抑制扰动的电压徐徐升压，能够抑制扰动，同时能够使选择字线或不进行重写动作的存储单元所对应的位线中任一方，比另一方先升压。另外，徐徐升压不单单指阶梯上升，还含有连续上升的意味。

这时，优选：选择字线以及与不被重写的存储单元对应的位线中至少任一方，以向不被重写的存储单元上施加的电位差的1/3以下电压的阶梯进行升压。通过这样的构成，由于能够抑制在进行重写动作时，选择字线以及与不被重写的存储单元对应的位线之间的电位差超过被重写的存储单元上所被施加的电位差的1/3，因此，能够抑制因不被重写的存储单元上被施加了比被重写的存储单元所被施加的电位差的1/3大的电位差所引起的扰动现象。另外，本发明中，施加给被重写的存储单元的电位差的1/3是指，进行重写动作时给被重写的存储单元所施加的电位差的实质上的1/3。也即，包括噪声等引起的瞬间比给被重写的存储单元所施加的电位差的1/3稍大的电位差或稍小的电位差的情况。

在上述第1方面的存储器中，优选：与不被重写的存储单元对应的位线，在选择字线升压之前，在将与字线之间的电位差维持在给定的电位差以下的情况下，升压到向不被重写的存储单元施加的电压。通过这样的构成，在升压选择字线时，能够抑制选择字线与对应于不被重写的存储单元的位线之间的电位差，不超过进行重写动作时选择字线与对应于不被重写的存储单元的位线之间的电位差。因此，能够可靠的抑制不被重写的存储单元上，被施加比进行重写动作时所施加的电位差大的电位差。

这时，优选：与不被重写的存储单元对应的位线，作为第1阶段，升压向被重写的存储单元施加的电位差的1/3的电压，之后，作为第2阶段，升压向被重写的存储单元施加的电位差的1/3的电压。通过这样的构成，由于能够让与不被重写的存储单元对应的位线以能够抑制扰动的被重写的存储单元上所被施加的电位差的1/3，进行阶梯升压，因此能够抑制扰动，同时使不进行重写动作的存储单元比选择字线先升压。

这时，优选：在与不被重写的存储单元对应的位线，作为第1阶段，升压向被重写的存储单元施加的电位差的1/3的电压时，选择字线上，也被施加了向被重写的存储单元施加的电位差的1/3的电压。通过这样的构成，由于在第1阶段中，选择字线与不被重写的存储单元所对应的位线之间的电位差变为0V，因此能够使施加在不被重写的存储单元所对应的位线上的电位差为0V。这样，第1阶段中，能够抑制不被重写的存储单元中的扰动现象。

在上述第1方面的存储器中，优选：存储单元，在字线与位线相交叉的位置上，包括被配置在字线与位线之间的强电介质膜。通过这样的构成，能够在单纯矩阵方式的强电介质存储器中抑制扰动现象。

本发明第2方面的存储器，具有：位线、配置成与位线相交叉的字线、和被连接在位线与字线之间的由强电介质电容器构成的存储单元，对与所选择的字线相连接的选择存储单元进行读出动作，之后，在对一部分选择存储单元进行重写动作，或者对全体选择存储单元都不进行重写动作时，选择字线以及与不被重写的存储单元对应的各个位线，在将互相之间的电位差维持在最小单位电压值以下的情况下进行升压，并且让选择字线以及与不被重写的存储单元对应的位线中至少任一方，以向被重写的存储单元施加的电位差的1/3以下的电压的阶梯进行升压。也即，包括噪声等引起的瞬间比给被重写的存储单元所施加的电位差的1/3稍大的电位差或稍小的电位差的情况。

该基于第2方面的存储器，如上所述，对与所选择的字线相连接的选择存储单元进行读出动作，在对一部分选择存储单元进行重写动作的情况下，如果调整重写动作，就能够通过上述读出动作以及重写动作，能够至少给与选择字线之外的字线相连接的非选择存储单元，分别施加相同次数的第1方向的电压以及具有与第1方向相反的方向的电场的电压。这样，能够至少抑制与选择字线之外的字线相连接的非选择存储单元中的读出动作时的扰动现象。另外，通过选择字线以及与不被重写的存储单元对应的各个位线，在将互相之间的电位差维持在给定值以下的情况下进行升压，如果使上述给定值的电位差，保持在进行重写动作时所选择的字线与不被重写的存储单元所对应的位线之间的电位差以下，就能够在升压选择字线与不被重写的存储单元所对应的位线的过程中，抑制选择字线与不被重写的存储单元所对应的位线之间的电位差，不超过进行重写动作时的选择字线与不被重写的存储单元所对应的位线之间的电位差。这样，即使在开始升压选择字线的时序与开始升压不被重写的存储单元所对应的位线的时序不同的情况下，也能够在升压选择字线与不被重写的存储单元所对应的位线的过程中，抑制给不被重写的存储单元施加比进行重写动作时所施加的电压大的电压。因此，存储单元中，能够抑制在重写动作中不被重写的存储单元的扰动现象。另外，通过使选择字线与不被重写的存储单元所对应的位线中至少一方，以被重写的存储单元上所被施加的电位差的1/3以下为阶梯进行升压，能够抑制在进行重写动作时，选择字线以及不被重写的存储单元所对应的位线之间的电位差超过被重写的存储单元上所被施加的电位差的1/3，因此，能够抑制因不被重写的存储单元上被施加了比被重写的存储单元所被施加的电位差的1/3大的电位差所引起的扰动现象。

在上述第2方面的存储器中，优选：与不被重写的存储单元对应的位线，在选择字线升压之前，在与字线之间的电位差维持在给定的电位差以下的情况下，升压到向不被重写的存储单元所施加的电压。通过这样的构成，在升压选择字线时，能够抑制选择字线与对应于不被重写的存储单元的位线之间的电位差，不超过进行重写动作时选择字线与不被重写的存储单元所对应的位线之间的电位差。因此，能够可靠的抑制不被重写的存储单元上，被施加比进行重写动作时所施加的电位差大的电位差。

这时，优选：与不被重写的存储单元对应的位线，作为第1阶段，升压向被重写的存储单元施加的电位差的1/3的电压，之后，作为第2阶段，升压向被重写的存储单元施加的电位差的1/3的电压。通过这样的构成，由于能够让不被重写的存储单元所对应的位线以能够抑制扰动的被重写的存储单元上所被施加的电位差的1/3为阶梯进行升压，因此能够抑制扰动，同时使不进行重写动作的存储单元比选择字线先升压。

在上述第2方面的存储器中，优选：存储单元，在字线与位线相交叉的位置上，包括被配置在字线与位线之间的强电介质膜。通过这样的构成，能够在单纯矩阵方式的强电介质存储器中抑制扰动现象。

有关本发明第3方面的存储器，具有：位线；配置成与位线相交叉的字线；被连接在位线与字线之间的由强电介质电容器构成的存储单元；和控制电路，其用于对与所选择的字线相连接的选择存储单元进行读出动作，之后，在对一部分选择存储单元进行重写动作，或者对全体选择存储单元都不进行重写动作时，选择字线以及与不被重写的存储单元对应的各个位线，在将互相之间的电位差维持在最小单位电压值以下的情况下进行升压，同时，让向选择字线以及与被重写的存储单元对应的各个位线施加用于重写的电压的期间长度，与字线以及与不被重写的存储单元对应的位线中至少任一方的电位迁移期间长度相同或更长。另外，该用于重写的电压最好是电压脉冲。另外，迁移期间是指，使字线以及与不被重写的存储单元对应的位线中至少任一方的电位变化到升压时的时刻之间的间隔。

该基于第3方面的存储器，如上所述，对与所选择的字线相连接的选择存储单元进行读出动作，在对一部分选择存储单元进行重写动作的情况下，如果调整重写动作，就能够通过上述读出动作以及重写动作，能够至少给与选择字线之外的字线相连接的非选择存储单元，分别施加相同次数的第1方向的电压以及具有与第1方向相反的方向的电场的电压。这样，能够至少抑制与选择字线之外的字线相连接的非选择存储单元中的读出动作时的扰动现象。另外，通过选择字线以及与不被重写的存储单元对应的各个位线，在将互相之间的电位差维持在给定值以下的情况下进行升压，如果使上述给定值的电位差，保持在进行重写动作时所选择的字线与不被重写的存储单元所对应的位线之间的电位差以下，就能够在升压选择字线与不被重写的存储单元所对应的位线的过程中，抑制选择字线与不被重写的存储单元所对应的位线之间的电位差，不超过进行重写动作时的选择字线与不被重写的存储单元所对应的位线之间的电位差。这样，即使在开始升压选择字线的时序与开始升压不被重写的存储单元所对应的位线的时序不同的情况下，也能够在升压选择字线与不被重写的存储单元所对应的位线的过程中，抑制对不被重写的存储单元施加比进行重写动作时所施加的电压大的电压。因此，存储单元中，能够抑制在重写动作中不被重写的存储单元的扰动现象。

另外，基于第3方面的存储器，对选择存储单元进行重写动作时，通过使给选择字线以及被重写的存储单元所对应的位线施加分别用于重写的电压的期间的长度，与字线以及不被重写的存储单元所对应的位线中至少任一方的电位迁移期间的长度不一样，例如，如果使给选择字线以及被重写的存储单元所对应的位线施加分别用于重写的电压的期间的长度，比上述迁移期间的长度长，就能够一边通过字线以及不被重写的存储单元所对应的位线的短迁移期间，使存储器的读出以及重写动作高速化，一边通过使对选择存储单元进行重写的期间较长，确保进行在选择存储单元中的重写所必须的长度的期间。这样，既能够使存储器的动作高速化，又能够对选择存储单元可靠地进行数据的重写。

在上述第3方面的存储器中，优选：控制电路包括用于响应时钟信号、生成第1信号和第2信号的时钟控制电路；第1信号用于设定字线以及与不被重写的存储单元对应的位线中至少任一方的电位迁移期间的始点以及终点；第2信号用于设定对选择字线以及与被重写的存储单元对应的各个位线施加用于重写的电压的期间的始点以及终点。通过这样的构成，使用时钟控制电路，如果对应于时钟信号，生成设定施加用于重写的电压的期间的始点以及终点的第2信号，使得施加用于重写的电压的期间的长度，比通过第1信号所设置的迁移期间的长度长，在为了使存储器的读出以及重写动作的高速化而使时钟信号的脉冲宽度缩小的情况下，即使迁移期间以及施加用于重写的电压的期间的长度变短，也能够容易的确保在选择存储单元中进行重写所必须的长度的期间。这样，能够容易的使存储器的动作高速化，同时可靠的对选择存储单元进行数据的重写。

在上述第3方面的存储器中，优选：控制电路，包括用于生成第1信号和第2信号的延迟电路部；第1信号用于设定字线以及与不被重写的存储单元对应的位线中至少任一方的电位迁移期间的始点以及终点；第2信号用于设定对选择字线以及与被重写的存储单元对应的各个位线施加用于重写的电压的期间的始点以及终点。通过这样的构成，使用延迟电路，如果生成设定施加用于重写的电压的期间的始点以及终点的第2信号，使得施加用于重写的电压的期间的长度，比通过第1信号所设置的迁移期间的长度长，就能够容易的通过短迁移期间，使存储器的读出以及重写动作高速化，同时通过使对选择存储单元进行重写的期间较长，确保进行在选择存储单元中的重写所必须的长度的期间。这样，能够容易的使存储器的动作高速化，同时对选择存储单元可靠地进行数据的重写。

在上述第3方面的存储器中，优选：施加电压的期间长度，比字线以及与不被重写的存储单元对应的位线中至少任一方的电位迁移期间长度长。通过这样的构成，能够容易的通过字线以及不被重写的存储单元所对应的位线的短迁移期间，使存储器的读出以及重写动作高速化，通过使对选择存储单元进行重写的期间较长，确保进行在选择存储单元中的重写所必须的长度的期间。这样，能够容易的使存储器的动作高速化，同时对选择存储单元可靠地进行数据的重写。

在上述第3方面的存储器中，优选：重写动作由多个步骤构成；通过对与选择字线相连接的选择存储单元进行的读出动作以及由多个步骤构成的重写动作，向至少是选择存储单元以外的存储单元的非选择存储单元，分别施加相同次数的给予第1方向的电场的电压和给予与第1方向相反的电场的电压。这样的构成，由于通过读出动作以及重写动作，至少给与选择字线之外的字线相连接的所有存储单元，分别施加相同次数的给予第1方向的电场的电压以及给予与上述第1方向相反的电场的电压，因此，通过读出动作以及重写动作，能够抑制与选择字线之外的字线相连接的所有的非选择存储单元中的极化恶化。这样，能够通过读出动作以及重写动作，抑制存储单元中的扰动现象。

在上述第3方面的存储器中，优选：选择字线以及与不被重写的存储单元对应的位线中至少任一方，徐徐升压到向不被重写的存储单元施加的电压。通过这样的构成，例如，通过以能够抑制扰动的电压徐徐升压，能够抑制扰动，同时能够使选择字线或不进行重写动作的存储单元所对应的位线中的任一方，比另一方先升压。另外，徐徐升压不单单指阶梯上升，还含有连续上升的意味。

这时，优选：选择字线以及与不被重写的存储单元对应的位线中至少任一方，以向不被重写的存储单元上施加的电位差的1/3以下电压的阶梯进行升压。通过这样的构成，由于能够抑制在进行重写动作时，选择字线以及不被重写的存储单元所对应的位线之间的电位差超过被重写的存储单元上所被施加的电位差的1/3，因此，能够抑制因不被重写的存储单元上被施加了比被重写的存储单元所被施加的电位差的1/3大的电位差所引起的扰动现象。另外，本发明中，施加给被重写的存储单元的电位差的1/3是指，进行重写动作时给被重写的存储单元所施加的电位差的实质上的1/3。也即，包括噪声等引起的瞬间比给被重写的存储单元所施加的电位差的1/3稍大的电位差或稍小的电位差的情况。

在上述第3方面的存储器中，优选：与不被重写的存储单元对应的位线，在选择字线升压之前，在将与字线之间的电位差维持在给定的电位差以下的情况下，升压到向不被重写的存储单元施加的电压。通过这样的构成，在升压选择字线时，能够抑制选择字线与对应于不被重写的存储单元的位线之间的电位差，不超过进行重写动作时选择字线与对应于不被重写的存储单元的位线之间的电位差。因此，能够可靠的抑制不被重写的存储单元上，被施加比进行重写动作时所施加的电位差大的电位差。

在上述第3方面的存储器中，优选：存储单元，在字线与位线相交叉的位置上，包括被配置在字线与位线之间的强电介质膜。通过这样的构成，能够在单纯矩阵方式的强电介质存储器中抑制扰动现象。

附图说明

图1表示基于本发明第1实施方式的单纯矩阵方式的强电介质存储器的全体构成框图。

图2表示与基于本发明第1实施方式的存储单元阵列的选择字线与选择位线相连接的存储单元中所保存的数据的示意图。

图3表示基于本发明第1实施方式的存储单元阵列的单元区域的定义的示意图。

图4为用来说明基于本发明第1实施方式的存储器的读出-写入动作的电压波形图。

图5表示用来给基于本发明第1实施方式的存储器的字线与位线提供电压而使用的内部信号的电压波形图。

图6表示另一例给基于图1中所示的本发明第1实施方式的存储器的字线与位线施加电压的方法的电压波形图。

图7为用来说明图6中所示的电压波形图中的重写时的动作的问题点的示意图。

图8表示基于本发明第1实施方式的生成状态信号的状态器电路的构成的电路图。

图9～图13为用来说明基于图8中所示的第1实施方式的状态器电路的变形例的构成的电路图。

图14表示生成字线源控制信号的字线源驱动器的构成的电路图。

图15表示基于图1中所示的本发明第1实施方式的存储器的行解码器的构成的电路图。

图16表示生成位线源控制信号的位线源驱动器的构成的电路图。

图17表示基于图1中所示的本发明第1实施方式的存储器的增感放大器的构成的电路图。

图18表示给基于本发明第2实施方式的存储器的字线与位线的施加电压的方法的电压波形图。

图19表示生成基于本发明第2实施方式的存储器的状态信号的状态器电路的构成的电路图。

图20表示给基于本发明第3实施方式的存储器的字线与位线施加电压的方法的电压波形图。

图21表示生成基于本发明第3实施方式的存储器的状态信号的状态器电路的构成的电路图。

图22表示给基于本发明的变形例的存储器的字线与位线施加电压的方法的电压波形图。

图23表示用来给基于本发明的变形例的存储器的字线WL与位线BL提供电压而使用的内部信号的电压波形图。

图24表示生成基于图23中所示的本发明的变形例的存储器的状态信号的状态器电路的构成的电路图。

图25表示以前的DRAM的存储单元的构成的示意图。

图26表示以前的DRAM的沟槽型电容器的构造的截面图。

图27表示以前的1晶体管1电容器方式的强电介质存储器的存储单元的等价电路图。

图28表示以前的单纯矩阵方式的强电介质存储器的存储单元阵列的等价电路图。

图29为用来说明以前的单纯矩阵方式的强电介质存储器的动作的迟滞曲线图。

图30为用来说明以前的单纯矩阵方式的强电介质存储器的中的扰动现象的迟滞曲线图。

图31表示以前的1晶体管方式的强电介质存储器的存储单元的等价电路图。

图32为用来说明以前的1晶体管方式的强电介质存储器的动作的迟滞曲线图。

图33为用来说明图31中所示的以前的1晶体管方式的强电介质存储器的写入时的电压施加状态的等价电路图。

图34为用来说明图31中所示的以前的1晶体管方式的强电介质存储器的等待时的电压施加状态的等价电路图。

具体实施方式

下面对照附图对本发明的实施方式进行说明。

(第1实施方式)

首先，对照图1，对第1实施方式的单纯矩阵方式的强电介质存储器的全体构成进行说明。第1实施方式的强电介质存储器，包括存储单元阵列1、行解码器2、列解码器3、行地址缓冲器4、列地址缓冲器5、写入放大器6、输入缓冲器7、读出放大器8、输出缓冲器9、电压生成电路10、状态器电路11、字线源驱动器12、位线源驱动器13、增感放大器14、时钟生成电路15。

存储单元阵列1中，多个字线WL与多个位线BL相交叉，在其交叉位置上配置有只通过强电介质电容器(图中未画出)所构成的单纯矩阵方式的存储单元。构成该存储单元的强电介质电容器是本发明的“存储单元”的一个例子。另外，构成存储单元的强电介质电容器，由字线WL、位线BL以及配置在字线WL与位线BL之间的强电介质膜(图中未画出)构成。另外，存储单元阵列1的字线WL与行解码器2相连接，位线BL通过增感放大器14与列解码器3相连接。

另外，行解码器2与字线源驱动器12相连接，同时字线源驱动器12与电压生成电路10相连接。另外，字线源驱动器12上还连接有状态器电路11。另外，增感放大器14与位线源驱动器13相连接，同时位线源驱动器13与电压生成电路10相连接。该电压生成电路10，给字线源驱动器12与位线源驱动器13提供1/3VCC、2/3VCC以及VCC。另外，增感放大器14与写入放大器6以及读出放大器8相连接。另外，读出放大器8与输出缓冲器9相连接，同时写入放大器6与输入缓冲器7相连接。另外时钟生成电路15与行地址缓冲器4、列地址缓冲器5、写入放大器6以及读出放大器8相连接。

下面对照图2～图4，对基于第1实施方式的单纯矩阵方式的强电介质存储器中的读出-重写动作进行说明。另外，第1实施方式的说明，如图2所示，选择WL为字线WL3，非选择WL(非选择字线)为字线WL0～2以及4～7。另外，与该选择WL(字线WL3)相连接的存储单元中，与位线BL3以及位线BL5相连接的存储单元中保存有数据“1”，与其他的位线(BL0～2、4、6、7)相连接的存储单元中保存有数据“0”。另外，以下将与写有数据“1”的存储单元相连接的位线BL3以及BL5称作“1”读取位线BL(“1”读取BL)，同时将与写有数据“0”的存储单元相连接的位线BL0～2、4、6、7称作“0”读取位线BL(“0”读取BL)。另外，如图3所示，将与选择WL(WL3)相连接的存储单元中，写有数据“0”的存储单元群作为第1单元区域，与选择WL相连接的存储单元中，写有数据“1”的存储单元群作为第2单元区域。另外，将与非选择WL相连接的存储单元中，与位线BL3以及位线BL5(“1”读取BL)相连接的存储单元群作为第3单元区域，与非选择WL相连接的存储单元中，与位线BL3以及位线BL5之外的位线(“0”读取BL)相连接的存储单元群作为第4单元区域。另外，与选择WL相连接的第1以及第2单元区域中所包括的存储单元是本发明的“选择存储单元”的一个例子，第3以及第4单元区域中所包括的存储单元是本发明的“非选择存储单元”的一个例子，

如图4所示，读出-写入动作在T0～T62的期间进行。另外，T0的期间，全体字线WL以及位线BL都处于非激活状态(等待状态)。T1期间进行读出动作。T3以及T5期间进行再写入动作。该T3以及T5期间中，分别向存储单元施加相互方向相反的电场。T21、T22、T41、T42、T61以及T62中，是依次改变字线WL或位线BL的电压的期间。另外，T1、T21以及T22期间为本发明的“迁移期间”的一个例子。接下来，对照图3以及图4，对T0～T62期间各自的动作进行说明。

首先，在T0的等待状态期间，全体字线WL(WL0～WL7)以及位线BL(BL0～BL7)分别都为VSS(0V)。这样，通过外部所输入的信号，从T0期间转移到T1期间(进行读出动作的期间)。该T1的期间中，将由外部所输入的地址信号所选择的选择WL(WL3)的电压上升到VCC。此时，非选择WL(WL0～2以及WL4～7)保持VSS。另外，T1期间中的给定期间上，全体位线BL(“1”位线BL以及“0”位线BL：BL0～BL7)都处于具有介于VCC与VSS之间的不确定的电压的高阻抗状态(开路状态)。这样，将对应于与选择WL(WL3)相连接的第1以及第2单元区域的存储单元中所记录的数据“0”或数据“1”的电压，输出给各个位线BL0～BL7，同时经各个位线BL0～BL7输入给增感放大器14(参考图1)。在增感放大器14中比较输入到增感放大器14的电压与通过其他途径所生成的参照电位并放大，来进行存储单元的数据是“0”还是“1”的判断。

另外，T1期间中，位线BL0～BL7处于高阻抗状态，第1～第4单元区域(参考图3)的存储单元分别被施加不同的电压。也即，第1单元区域的存储单元，被施加VCC-Vr0(读取数据“0”的电压)的电压。另外，第2单元区域的存储单元，被施加VCC-Vr1(读取数据“1”的电压)的电压。另外，第3单元区域的存储单元，被施加-Vr1的电压，第4单元区域的存储单元，被施加-Vr0的电压。另外，经过了T1期间中的高阻抗状态之后，使全体位线BL0～BL7为VSS。此时，第1以及第2单元区域的存储单元被施加VCC的电压，另外，第3以及第4单元区域的存储单元没有被施加电压。

接下来，通过外部所输入的信号或存储器内部所生成的信号等，转移到T21期间。另外，向T21期间以后的T22～T62各期间的转移也和从T1期间向T21期间的转移同样，由外部所输入的信号或存储器内部所生成的信号等进行。从该期间T1向T21转移时，第1实施方式中，使选择WL(WL3)与“0”读取BL(BL0～2、4、6、7)的电压分别同时上升到相同的1/3VCC。另外，使非选择WL(WL0～2以及WL4～7)与“1”读取BL(BL3与BL5)的电压也分别同时上升到相同的1/3VCC。这样，T21期间上，第1～第4单元区域的全体存储单元的字线WL以及位线BL之间的电位差为0V。另外，由于电压传递的延迟，即使在分别施加在非选择WL(WL0～2以及WL4～7)、“1”读取BL(BL3与BL5)以及“0”读取BL(BL0～2、4、6、7)的各个存储单元上的电压，变为1/3VCC有短暂迟延的情况下，由于全体字线(选择WL(WL3)以及非选择WL(WL0～2，4～7))，与位线BL(“1”读取BL(BL3与BL5)以及“0”读取BL(BL0～2、4、6以及7))之间的电位差在1/3VCC以下，因此不会在全体存储单元上施加比1/3VCC大的电压。

接下来进入T22期间，在该T22期间，选择WL(WL3)、非选择WL(WL0～2，4～7)以及“1”读取BL(BL3与BL5)的电压保持1/3VCC，同时使“0”读取BL(BL0～2、4、6以及7)的电压上升到2/3VCC。这样，本实施方式中，在T1～T22期间上，“0”读取BL(BL0～2、4、6以及7)的电压上升2个阶梯。在该T22期间，给第1以及第4单元区域的存储单元施加-1/3VCC的电压，同时给第1以及第3单元区域的存储单元所施加的电压保持为0V。

接下来，进入给存储单元进行第1次重写动作的T3期间。第1实施方式中，如图4所示，该T3期间的长度被设置为T1～T22各期间长度的2倍。另外，T3期间中，再次使选择WL(WL3)的电压上升到VCC。另外，使非选择WL(WL0～2，4～7)以及“0”读取BL(BL0～2、4、6以及7)的电压分别保持1/3VCC以及2/3VCC，同时使“1”读取BL(BL3与BL5)的电压降低到VSS。这样，由于与“1”读取BL(BL3与BL5)相连接的第2单元区域的存储单元被施加了VCC的电压，进行对第2单元区域的存储单元再次写入数据“0”的动作。由于该T3期间的长度被设置为T1～T22各期间长度的2倍，因此能够可靠的对第2单元区域的存储单元重写入数据“0”。另外，第1以及第3单元区域的存储单元被施加1/3VCC，同时，第4单元区域的存储单元被施加-1/3VCC。

接下来，进入T41的期间，在该T41期间，使选择WL(WL3)的电压降低到1/3VCC，同时使非选择WL(WL0～2，4～7)的电压保持1/3VCC。另外，使“1”读取BL(BL3与BL5)的电压上升到1/3VCC，同时使“0”读取BL(BL0～2、4、6以及7)的电压保持2/3VCC。这样，第1单元区域的存储单元被施加-1/3VCC的电压，同时第2以及第3单元区域的存储单元被施加0V的电压。另外，保持施加给第4单元区域的存储单元为-1/3VCC。

接下来，进入期间T42。在该T42期间，使选择WL(WL3)的电压保持1/3VCC，同时使非选择WL(WL0～2，4～7)的电压上升到2/3VCC。另外，使“1”读取BL(BL3与BL5)的电压保持1/3VCC，同时使“0”读取BL(BL0～2、4、6以及7)的电压下降到1/3VCC。这样，第1单元区域的存储单元被施加0V的电压，同时施加给第2单元区域的存储单元的电压保持0V。另外，第3以及第4单元区域的存储单元被施加1/3VCC的电压。另外，即使由于电压传递延迟而导致施加给“0”读取BL(BL0～2、4、6以及7)以及非选择WL(WL0～2，4～7)的各个存储单元的电压，达到1/3VCC以及2/3VCC有短暂延迟的情况下，由于从期间T41进入期间T42时，全体字线(选择WL(WL3)以及非选择WL(WL0～2，4～7))，与位线BL(“1”读取BL(BL3与BL5)以及“0”读取BL(BL0～2、4、6以及7))之间的电位差在1/3VCC以下，因此不会给全体存储单元施加比1/3VCC大的电压。

接下来，进入给存储单元进行第2次重写动作的T5期间。第1实施方式中，如图4所示，该T5期间的长度被设置为T1～T22、T41以及T42各期间长度的2倍。另外，T5期间中，使选择WL(WL3)的电压降低到VSS，同时使非选择WL(WL0～2，4～7)的电压保持2/3VCC。另外，使“1”读取BL(BL3与BL5)的电压上升到VCC，同时使“0”读取BL(BL0～2、4、6以及7)的电压保持1/3VCC。这样，第1单元区域的存储单元被施加-1/3VCC的电压，同时第2单元区域的存储单元被施加了-VCC的电压。因此，给第2单元区域的存储单元再次写入数据“1”。由于该T5期间的长度被设置为T1～T22、T41以及T42各期间长度的2倍，因此能够可靠的对第2单元区域的存储单元重写入数据“1”。另外，第1以及第3单元区域的存储单元分别被施加-1/3VCC，同时，第4单元区域的存储单元被施加1/3VCC。这样，由于第1以及第3单元区域的存储单元，被施加了与第1次重写动作(T3期间)所给予的1/3VCC相反的电压-1/3VCC，同时，第4单元区域的存储单元，被施加了与第1次重写动作(T3期间)所给予的-1/3VCC相反的电压1/3VCC，因此第1、第3以及第4单元区域的存储单元中的扰动被消除。

接下来进入T61期间。在该T61期间，使选择WL(WL3)的电压上升到1/3VCC，同时使非选择WL(WL0～2，4～7)的电压保持2/3VCC。另外，使“1”读取BL(BL3与BL5)的电压降低到1/3VCC，同时使“0”读取BL(BL0～2、4、6以及7)的电压保持1/3VCC。这样，第1以及第2单元区域的存储单元被施加0V的电压。另外，第3单元区域的存储单元被施加1/3VCC的电压，同时保持施加给第4单元区域的存储单元为1/3VCC。

接下来进入T62期间。在该T62期间，使选择WL(WL3)、“1”读取BL(BL3与BL5)以及“0”读取BL(BL0～2、4、6以及7)的电压保持在1/3VCC，同时使非选择WL(WL0～2，4～7)的电压降低到1/3VCC。这样，全体字线(WL0～WL7)以及位线(BL0～BL7)的电压都变为1/3VCC。因此，施加给第1～第4单元区域的全体存储单元的电压变为0V。

最后，进入等待状态的T0期间。在该T0期间，如上所述，由于使全体字线WL0～7以及位线BL0～7的电压都降低到VSS，。因此，施加给第1～第4单元区域的全体存储单元的电压变为0V。该T0期间之后，全体存储单元保持0V的等待状态，直到开始下一个读出-重写动作(T1～T62)。

图5中显示了用来给基于第1实施方式的存储器的字线WL以及位线BL提供电压(VSS、1/3VCC、2/3VCC、VCC)而使用的内部信号的电压波形图。图5中，CLK为时钟生成电路15(参考图1)输入给状态器电路11(参考图1)的时钟信号，CSB为外部输入给状态器电路11的反相芯片选择信号。通过使该反相芯片选择信号变为L电平，激活状态器电路11。另外，STT1～5分别是状态器电路11所生成的状态信号，该状态信号STT1～5，由状态器电路11提供给字线源驱动器12以及位线源驱动器13。另外，CUP以及CUPB，分别是状态器电路11所生成的计数结束信号以及作为该计数结束信号的反相信号的反相计数结束信号。

另外，XSE3B、XSE1以及XSE0，分别是用来选择VSS、1/3VCC以及VCC中的任何一个电压提供给选择WL(WL3)而使用的字线源控制信号，通过给字线源驱动器12(参考图1)提供STT1～5而在字线源驱动器12的内部生成。另外，XUE2B、XUE1以及XUE0，分别是用来选择VSS、1/3VCC以及2/3VCC中的任何一个电压提供给非选择WL(WL0～2、4～7)而使用的字线源控制信号，字线源控制信号XSE3B、XSE1以及XSE0同样也在字线源驱动器12的内部生成。

另外，YHE3B、YHE1以及YHE0，分别是通过增感放大器选择VSS、1/3VCC以及VCC中的任何一个电压提供给读出H电平的数据的位线BL(“1”读取BL：BL3与BL5)而使用的位线源控制信号。该位线源控制信号YHE3B、YHE1以及YHE0，通过给位线源驱动器13(参考图1)提供状态信号STT1～5而在位线源驱动器13的内部生成。另外，YLE3B、YLE1以及YLE0，分别是通过增感放大器选择VSS、1/3VCC以及2/3VCC中的任何一个电压提供给读出L电平的数据的位线BL(“1”读取BL：BL3与BL5)而使用的位线源控制信号。该位线源控制信号YLE3B、YLE1以及YLE0，通过给位线源驱动器13提供状态信号STT1～5而在位线源驱动器13的内部生成。另外，图5中所示的电压波形图中，当时钟信号CLK上升时，在反相芯片选择信号CSB为L电平的情况下，构成上升各内部信号使字线WL以及位线BL从等待状态(期间T0)向动作状态(期间T1～T62)转移。

接下来，对照图5，对各个内部信号的动作进行说明。首先，当反相芯片选择信号CSB为L电平时，通过使时钟信号CLK变为H电平而使状态信号STT1上升到H电平。这样，与时钟信号CLK顺次变为H电平相对应，状态信号STT2～4也顺次上升到H电平。接着，当状态信号STT4上升到H电平之后，对应于第2个H电平的时钟信号CLK，状态信号STT5也上升到H电平。也即，状态信号STT5的上升，比状态信号STT4的上升延迟两个H电平的时钟信号CLK。这样，状态信号STT5的上升的延迟量，为比前一个状态信号延迟1个H电平的时钟信号CLK的状态信号STT2～4的上升的延迟量的2倍。另外，状态信号STT2～STT4是本发明的“第1信号”的一个例子，状态信号STT4以及状态信号STT5是本发明的“第2信号”的一个例子。

这样，对应于状态信号STT5上升到H电平的时钟信号CLK的下一个H电平的时钟信号CLK，状态信号STT1下降为L电平，同时，对应于下一个H电平的时钟信号CLK，状态信号STT2下降为L电平。状态信号STT2下降为L电平之后，对应于第2个H电平的时钟信号CLK，状态信号STT3下降为L电平。也即，状态信号STT3的下降，比状态信号STT2的下降延迟了2个H电平的时钟信号CLK。这样，状态信号STT3的下降的延迟量，是比前一个状态信号延迟1个H电平的时钟信号CLK的状态信号STT1以及STT2的下降的延迟量的2倍。

之后，状态信号STT4以及5，对应于时钟信号CLK顺次变为H电平，顺次下降为L电平。这样，通过使状态信号STT1～5对应于时钟信号CLK变为H电平或L电平，如图5所示，状态信号STT1～5的H电平或L电平的组合，具有10种组合方式(图5中的A～J的各个期间的组合)。通过该状态信号STT1～5的10种组合(A～J)特定上述T0～T62。这样，对应于所特定的期间的字线源控制信号XSE3B、XSE1、XSE0、XUE2B、XUE1以及XUE0，与位线源控制信号YHE3B、YHE1、YHE0、YLE2B、YLE1以及YLE0分别由字线源驱动器12以及位线源驱动器13生成。

第1实施方式，如上所述，在进行第1次重写动作期间T3之前的期间T21以及T22中，“0”读取BL(BL0～2、4、6以及7)的电压分别各上升1/3VCC而上升2个阶梯，在进行第1次重写动作期间T3中，当选择WL(WL3)上升到VCC时，由于能够使“0”读取BL的电压预先达到进行重写动作时的2/3VCC，因此即使在通过“0”读取BL进行电压传递有短暂延迟的情况下，也能够抑制选择WL与“0”读取BL之间的电位差，不超过进行重写动作时的选择WL与“0”读取BL之间的电位差(1/3VCC)。因此，能够抑制第1单元区域的存储单元被施加比进行重写动作时所施加的1/3VCC大的电压。这样，能够抑制因被施加了比进行重写动作时所施加的1/3VCC大的电压所引起的第1单元区域的存储单元的扰动现象。

另外，第1实施方式中，在进行第1次重写动作时(期间T3)，给第1与第3单元区域的存储单元，以及第4单元区域的存储单元分别施加1/3VCC的电压与-1/3VCC的电压，同时，在进行第2次重写动作时(期间T5)，给第1与第3单元区域的存储单元，以及第4单元区域的存储单元分别施加-1/3VCC的电压与1/3VCC的电压，这样，由于第1、第3以及第4单元区域的存储单元每次都被施加反向的电压(±1/3VCC)，通过读出动作以及重写动作，能够抑制第1、第3以及第4单元区域的存储单元中的极化恶化。这样，通过读出动作以及重写动作，能够抑制第1、第3以及第4单元区域的存储单元中的扰动现象。

另外，在第1实施方式中，通过使用于重写动作的期间T3以及T5的长度为T1～T22各期间的长度的两倍，在为了使存储器的读出与重写动作高速化，而缩短用于生成T1～T62各期间的长度的时钟信号CLK的脉冲宽度的情况下，即使T1～T62各期间的长度变短，也能够确保用来在第2单元区域(参考图3)的存储单元中进行重写所需要的长度的期间。这样，能够既使存储器的动作高速化，又对第2单元区域的存储单元进行可靠的数据重写。

另外，作为给字线WL以及位线BL施加电压的方法的另一个例子，如图6所示，可以在进行读出动作的期间T1后的期间T2，使选择WL(WL3)以及“0”读取BL(BL0～2、4、6以及7)(参考图3)的电压分别为VSS，同时，在从期间T2转移到进行重写动作的期间T3时，使选择WL(WL3)以及“0”读取BL(BL0～2、4、6以及7)的电压分别为同时为VCC或2/3VCC。这种情况下，如图7中的a状态所示，如果选择WL(WL3)以及“0”读取BL(BL0～2、4、6以及7)的电压，在完全相同的时序上升的话，选择WL(WL3)与“0”读取BL的电位差V(WL)-V(BL)就不会超过1/3VCC。因此该a状态的情况下，与选择WL(WL3)以及“0”读取BL(BL0～2、4、6以及7)相连接的第1单元区域的存储单元上不会被施加比1/3VCC大的电压。

然而，由于“0”读取BL(BL0～2、4、6以及7)实际上具有给定的长度，位线源驱动器13通过增感放大器14提供给“0”读取BL(BL0～2、4、6以及7)的端部的电压，传递到中央部需要有一定的时间。因此，与“0”读取BL(BL0～2、4、6以及7)的中央部相连接的存储单元相对与端部相连接的存储单元，被施加电压的时序有短暂的延迟。这种情况下，如图7的b状态所示，由于选择WL(WL3)与“0”读取BL(BL0～2、4、6以及7)的电位差V(WL)-V(BL)超过了1/3VCC，因此，与“0”读取BL(BL0～2、4、6以及7)的中央部相连接的存储单元被施加了大于1/3VCC的电压。这样，图6所示的该另一个例子中，由于在进行重写动作时被施加了大于1/3VCC的电压，因此，与“0”读取BL(BL0～2、4、6以及7)的中央部相连接的存储单元中，如图30所示，产生了扰动现象所引起的数据的破坏。

与此相对，按照图4以及图5中所示的电压波形图进行数据的读出-重写动作的第1实施方式，如上所述，由于进行重写动作的期间T3(参考图5)之前的期间T22中，“0”读取BL(BL0～2、4、6以及7)的电压上升到2/3VCC，因此与基于图6中所示的另一个例子的电压施加方法不同，即使在电压的传递有短暂的延迟的情况下，选择WL(WL3)与“0”读取BL(BL0～2、4、6以及7)的电位差也不会超过1/3VCC。这样，第1实施方式，能够抑制因为被施加了大于1/3VCC的电压所导致的第1单元区域的存储单元中的扰动现象。

接下来，对用来生成上述各种内部信号(状态信号STT1～5、计数结束信号CUP、反相计数结束信号CUPB，字线源控制信号XSE3B～0、XUE2B～0以及位线源控制信号YHE3B～0、YLE2B～0)的电路构成进行说明。图8表示生成状态信号STT1～5、计数结束信号CUP以及反相计数结束信号CUPB的状态器电路11的构成的电路图。另外，该状态器电路11为本发明的“控制电路”以及“逻辑控制电路部”的一个例子。另外，状态器电路11如图8所示，具有6个延迟触发电路16a～16f(以下称作DFF电路16a～16f)，3个选择器电路17～19，8个NAND电路20～27，2个OR电路28以及29，1个AND电路30，以及1个NOR电路31。

DFF电路16a～16f分别被输入时钟信号CLK与反相复位信号RSTB。另外，反相复位信号RSTB从DFF电路16a～16f的输入端/R被输入。另外，DFF电路16a的输入端D中被输入选择器电路17的输出信号。另外，从DFF电路16a的输出端QT输出状态信号STT1。该状态信号STT1，被输入给选择器电路17的“0”侧、NAND电路20以及下一个DFF电路16b。另外，从DFF电路16a的输出端QB输出作为状态信号STT1的反相信号的反相状态信号STT1B。该反相状态信号STT1B，被输入给选择器电路17的“1”侧。另外，从DFF电路16b的输出端QT输出状态信号STT2，同时从DFF电路16b的输出端QB输出作为状态信号STT2的反相信号的反相状态信号STT2B。该状态信号STT2被输入给NAND电路22，另外反相状态信号STT2B被输入给NAND电路23。另外，NAND电路22的输出信号输入给NAND电路24。另外，NAND电路23的输出信号输入给OR电路28以及NAND电路30，同时OR电路28的输出被输入给NAND电路24。另外，NAND电路24的输出信号被输入给选择器电路18。另外，选择器电路18的输出信号被输入给DFF电路16c的输入端D。

从DFF电路16c的输出端QT输出状态信号STT3，同时从DFF电路16c的输出端QB输出作为状态信号STT3的反相信号的反相状态信号STT3B。该状态信号STT3被输入给NAND电路23、选择器电路18的“0”侧以及下一个DFF电路16d的输入端D，另外反相状态信号STT3B被输入给NAND电路22以及选择器电路18的“1”侧。另外，从DFF电路16d的输出端QT输出状态信号STT4，同时从DFF电路16d的输出端QB输出作为状态信号STT4的反相信号的反相状态信号STT4B。该状态信号STT4被输入给NAND电路25，另外反相状态信号STT4B被输入给NAND电路26。另外，NAND电路25的输出信号输入给OR电路29以及NAND电路30，OR电路29的输出被输入给NAND电路27。另外，NAND电路26的输出信号被输入NAND电路27。另外，NAND电路27的输出信号被输入给选择器电路19。另外，选择器电路19的输出信号被输入给DFF电路16e的输入端D。

从DFF电路16e的输出端QT输出状态信号STT5，同时从DFF电路16e的输出端QB输出作为状态信号STT5的反相信号的反相状态信号STT5B。该状态信号STT5被输入给NAND电路26、选择器电路19的“0”侧以及NAND电路20，另外反相状态信号STT3B被输入给NAND电路25以及选择器电路19的“1”侧。另外，AND电路30的输出信号被输入给NOR电路31。另外，NOR电路31的输出信号被输入给DFF电路16f的输入端D。从该DFF电路16f的输出端QT输出计数结束信号CUP，同时从DFF电路16f的输出端QB输出作为计数结束信号CUP的反相信号的反相计数结束信号CUPB。该计数结束信号CUP被输入给NOR电路31，另外，反相计数结束信号CUPB被输入给OR电路28以及29。另外，状态信号STT1～STT5分别从DFF电路16a～16e的各个输出端QT向外输出，同时反相状态信号STT1B～STT5B分别从DFF电路16a～16e的各个输出端QB向外输出。

接下来，对照图5以及图8，对基于第1实施方式的状态器电路的动作进行说明。

基于第1实施方式的状态器电路11，在等待状态，通过给DFF电路16a～16f输入L电平的反相复位信号RSTB，使DFF电路16a～16f所输出的状态信号STT1～STT5以及计数结束信号CUP全部为L电平。此时，NAND电路20中，由于被输入了L电平的状态信号STT1以及STT5，因此从NAND电路20向NAND电路21输入H电平信号。该状态下，H电平的反相芯片选择信号CSB被输入给NAND电路21。这样，从NAND电路21向选择器电路17输入L电平的信号。因此，由于选择器电路17的输出被切换到“0”侧，所以DFF电路16a所输出的L电平的状态信号STT1经选择器电路17被提供给DFF电路16a。这样，由于DFF电路16a所输出的状态信号STT1保持L电平，因此被输入状态信号STT1的DFF电路16b所输出的状态信号STT2也保持L电平。另外，在该等待状态，DFF电路16c～16f所分别输出的状态信号STT3～STT5以及计数结束信号CUP都保持L电平。另外，DFF电路16a～16f所分别输出的反相状态信号STT1B～STT5B以及反相计数结束信号CUPB都保持H电平。

接下来，在从NAND电路20向NAND电路21输入H电平的信号的状态下，L电平的反相芯片选择信号CSB被输入给NAND电路21。这样，从NAND电路21向选择器电路17输入H电平的信号。因此，由于选择器电路17的输出被切换到“1”侧，所以DFF电路16a所输出的H电平的反相状态信号STT1B经选择器电路17被提供给DFF电路16a。之后，随着DFF电路16a被输入了H电平的时钟信号CLK，从DFF电路16a输出H电平的状态信号STT1。该H电平的状态信号STT1被输入给DFF电路16b。接下来，随着输入给DFF电路16b的时钟信号CLK变为L电平之后，又上升到H电平，从DFF电路16b输出H电平的状态信号STT2。

H电平的状态信号STT2被输入给NAND电路22。另外，NAND电路22中，由于被DFF电路16c输入了H电平的反相状态信号STT3B，因此从NAND电路22向NAND电路24输入L电平的信号。另外，来自DFF电路16b的L电平的反相状态信号STT2B被输入给NAND电路23。另外，NAND电路23中，由于被DFF电路16c输入了L电平的状态信号STT3，因此从NAND电路23向OR电路28输入H电平的信号。此时，OR电路28由于被输入了来自DFF电路16f的H电平的反相计数结束信号CUPB，因此从OR电路28向NAND电路24输入H电平的信号。因此，从NAND电路24向选择器电路18输入H电平的信号。这样，由于选择器电路18的输出被切换到“1”侧，所以DFF电路16c所输出的H电平的反相状态信号STT3B经选择器电路18被提供给DFF电路16c。接下来，随着输入给DFF电路16c的时钟信号CLK变为L电平之后又上升到H电平，从DFF电路16c输出H电平的状态信号STT3。H电平的状态信号STT3被输入给DFF电路16d。再接下来，随着输入给DFF电路16d的时钟信号CLK变为L电平之后又上升到H电平，从DFF电路16d输出H电平的状态信号STT4。

这样，H电平的状态信号STT4被输入给NAND电路25。另外，NAND电路25中，由于被DFF电路16e输入了H电平的反相状态信号STT5B，因此从NAND电路22向OR电路29输入L电平的信号。此时，OR电路29由于被输入了来自DFF电路16f的H电平的反相计数结束信号CUPB，因此从OR电路29向NAND电路27输入H电平的信号。另外，来自DFF电路16d的L电平的反相状态信号STT4B被输入给NAND电路26。另外，NAND电路26中，由于被输入来自DFF电路16e的L电平的状态信号STT5，因此从NAND电路26向NAND电路27输入H电平的信号。因此，从NAND电路27向选择器电路19输入L电平的信号。这样，由于选择器电路19的输出被保持在“0”侧，所以DFF电路16e所输出的L电平的状态信号STT5经选择器电路19被提供给DFF电路16e。这样，随着输入给DFF电路16e的时钟信号CLK变为L电平之后又上升到H电平，也从DFF电路16e输出H电平的状态信号STT5。

另外，NAND电路25所输出的L电平信号被输入给AND电路30。此时，AND电路30中，由于被输入了NAND电路23的H电平的输出信号，因此从AND电路30向NOR电路31输入L电平的信号。该NOR电路31由于被输入了来自DFF电路16f的L电平的计数结束信号CUP，因此从NOR电路31向DFF电路16f输入H电平的信号。这样，通过将在状态信号STT5保持L电平时的H电平的时钟信号CLK输入给DFF电路16f，从DFF电路16f输出H电平的计数结束信号CUP，以及L电平的反相计数结束信号CUPB。

这样，L电平的反相计数结束信号CUPB被输入给OR电路29。该OR电路29中，由于被输入了来自NAND电路25的L电平的信号，因此从OR电路29向NAND电路27输入L电平的信号。该NAND电路27中，由于被输入了来自NAND电路26的H电平的信号，因此从NAND电路27向选择电路19输入H电平的信号。这样，由于选择器电路19的输出被切换到“1”侧，所以DFF电路16e所输出的H电平的反相状态信号STT5B经选择器电路19被提供给DFF电路16e。这样，通过将状态信号STT3保持H电平时的H电平的时钟信号CLK输入给DFF电路16f，接下来随着输入给DFF电路16e的时钟信号CLK下降到L电平之后又上升到H电平，从DFF电路16e输出H电平的状态信号STT5。这样，状态信号STT5向H电平的上升，比状态信号STT4向H电平的上升延迟了2个H电平的时钟信号CLK。

另外，从DFF电路16e输出L电平的反相状态信号STT5B。该L电平的反相状态信号STT5B被输入给NAND电路25。该NAND电路25中，由于被输入了来自DFF电路16d的H电平的状态信号STT4，因此从NAND电路25向AND电路30输入H电平的信号。该AND电路30，由于被输入了来自NAND电路23的H电平的信号，因此从AND电路30向NOR电路31输入H电平的信号。该NOR电路31，由于被输入了来自DFF电路16f的H电平的计数结束信号CUP，因此从NOR电路31向DFF电路16f输入L电平的信号。这样，通过将状态信号STT4上升到H电平时的H电平的时钟信号CLK输入给DFF电路16f，从DFF电路16f输出L电平的计数结束信号CUP，以及H电平的反相计数结束信号CUPB。

另外，DFF电路16e所输出的H电平的状态信号STT5被输入给NAND电路20。另外，NAND电路20中，由于被DFF电路16a输入了H电平的状态信号STT1，因此从NAND电路20输出L电平的信号。这样，由于NAND电路21被输入了来自NAND电路20的L电平信号，同时还被输入了H电平的反相芯片选择信号CSB，因此从NAND电路21向选择器电路17输入H电平的信号。这样，由于选择器电路17的输出被切换到“1”侧，所以DFF电路16a所输出的L电平的反相状态信号STT1B经选择器电路17被提供给DFF电路16a。接下来，随着输入给DFF电路16a的时钟信号CLK变为L电平之后又上升到H电平，从DFF电路16a输出L电平的状态信号STT1。该L电平的状态信号STT1被输入给DFF电路16b。再接下来，随着输入给DFF电路16b的时钟信号CLK变为L电平之后又上升到H电平，从DFF电路16b输出L电平的状态信号STT2以及H电平的反相状态信号STT2B。

这样，L电平的状态信号STT2被输入给NAND电路22。另外，NAND电路22中，由于被DFF电路16c输入了L电平的反相状态信号STT3B，因此从NAND电路22向NAND电路24输入H电平的信号。另外，DFF电路16b所输出的H电平的反相状态信号STT2B被输入给NAND电路23。另外，NAND电路23中，由于被DFF电路16c输入了H电平的状态信号STT3，因此从NAND电路23向OR电路28输入L电平的信号。此时，OR电路28由于被输入了来自DFF电路16f的H电平的反相计数结束信号CUPB，因此从OR电路28向NAND电路24输入H电平的信号。因此，从NAND电路24向选择器电路18输入L电平的信号。这样，由于选择器电路18的输出被保持为“0”侧，所以DFF电路16c所输出的H电平的状态信号STT3经选择器电路18被提供给DFF电路16c。接下来，即使输入给DFF电路16c的时钟信号CLK变为L电平之后又上升到H电平，也保持DFF电路16c所输的状态信号STT3为H电平。

另外，NAND电路23所输出的L电平信号也被输入给AND电路30。此时，AND电路30中，由于被输入了NAND电路25的H电平信号，因此从AND电路30向NOR电路31输入L电平的信号。该NOR电路31由于被输入了来自DFF电路16f的L电平的计数结束信号CUP，因此从NOR电路31向DFF电路16f输入H电平的信号。这样，通过将在状态信号STT3保持H电平时的H电平的时钟信号CLK输入给DFF电路16f，从DFF电路16f输出H电平的计数结束信号CUP，以及L电平的反相计数结束信号CUPB。

这样，L电平的反相计数结束信号CUPB被输入给OR电路28。该OR电路28中，由于被输入了来自NAND电路23的L电平的信号，因此从OR电路28向NAND电路24输入L电平的信号。该NAND电路24中，由于被输入了来自NAND电路22的H电平的信号，因此从NAND电路24向选择电路18输入H电平的信号。这样，由于选择器电路18的输出被切换到“1”侧，所以DFF电路16c所输出的L电平的反相状态信号STT3B经选择器电路18被提供给DFF电路16c。接下来随着输入给DFF电路16c的时钟信号CLK下降到L电平之后又上升到H电平，从DFF电路16c输出L电平的状态信号STT3。这样，状态信号STT3向L电平的下降，比状态信号STT2向L电平的下降延迟了2个H电平的时钟信号CLK。

之后，与上升状态信号STT4以及状态信号STT5上升到H电平时的动作一样，在状态信号STT3下降到L电平之后延迟1时钟期间将状态信号STT4下降到L电平，同时，继续延迟1个时钟之后使状态信号STT5下降到L电平。且此时的动作，通过将上升状态信号STT4以及STT5上升到H电平时的动作中的各个信号的H电平与L电平互换来进行。

基于第1实施方式的存储器，还可以采用图9中所示的状态器电路91代替图8中所示的状态器电路11。另外，该状态器电路91为本发明的“控制电路”的一个例子。该状态器电路91与上述时钟同步型状态器电路11(参考图8)不同，与提供L电平的反相芯片选择信号CSB相对应，构成为在构成状态器电路91的延迟电路96a～96e各自内部不使用时钟信号，而是由后一个延迟电路依次生成从前一个延迟电路的输出信号延迟的输出信号。另外，延迟电路96a～96e为本发明的“延迟电路部”的一个例子。

具体的说，该状态器电路91，如图9所示，由5个延迟电路96a～96e，2个NAND电路97以及98以及1个反相器电路99构成。延迟电路96a～96e分别所输出的状态信号STT1～STT4被输入给下一个延迟电路96b～96e。另外，延迟电路96e所输出的状态信号STT5被输入给反相器电路99。另外反相器电路99的输出信号、反相复位信号RSTB以及NAND电路97的输出信号被输入给NAND电路98。另外，NAND电路97中被输入了NAND电路98的输出信号以及反相芯片选择信号CSB。

另外，延迟电路96c，如图10所示，通过交互串联连接不同的2种反相器电路96f以及96g，同时在状态信号STT2的输入侧配置反相器电路96f而构成。另外，延迟电路96e，如图11所示，通过交互串联连接不同的2种反相器电路96f以及96g，同时在状态信号STT4的输入侧配置反相器电路96g而构成。

另外，反相器电路96f如图12所示，通过由p沟道晶体管96h与n沟道晶体管96i所构成CMOS反相器构成。另外，p沟道晶体管96h，栅极宽度(GW)比栅极长度(GL)小。另外，n沟道晶体管96h，栅极宽度(GW)比栅极长度(GL)大。这样，反相器电路96f中，输出信号的上升比输入信号的下降慢，同时输出信号的下降比输入信号的上升快。另外，反相器电路96g如图13所示，通过由p沟道晶体管96j与n沟道晶体管96k所构成CMOS反相器构成。另外，p沟道晶体管96j，栅极宽度(GW)比栅极长度(GL)大。另外，n沟道晶体管96k，栅极宽度(GW)比栅极长度(GL)小。这样，反相器电路96g中，输出信号的上升比输入信号的下降快，同时输出信号的下降比输入信号的上升慢。通过这样的构成，延迟电路96c中，输出信号(状态信号STT3)的下降相对输入信号(状态信号STT2)的下降的延迟量，与输出信号(状态信号STT3)的上升相对输入信号(状态信号STT2)的上升的延迟量相比，大约增加了2倍。另外，延迟电路96e中，输出信号(状态信号STT5)的上升相对输入信号(状态信号STT4)的上升的延迟量，与输出信号(状态信号STT5)的下降相对输入信号(状态信号STT4)的下降的延迟量相比，大约增加了2倍。

另外，延迟电路96a、96b以及96d，通过由栅极长(GL)以及栅极宽(GW)实际上相同的p沟道型晶体管与n沟道型晶体管所构成的CMOS反相器构成。这样，延迟电路96a、96b以及96d中，输出信号的上升对输入信号的下降的延迟量，与输出信号的下降对输入信号的上升的延迟量实际上相同。另外，输出信号(状态信号STT5)的上升相对延迟电路96e所输入的信号(状态信号STT4)的上升的延迟量，大约是输出信号(状态信号STT2～4)的上升相对延迟电路96b～96d所分别输入的信号(状态信号STT1～3)的上升的延迟量的两倍。另外，输出信号(状态信号STT3)的下降相对延迟电路96c所输入的信号(状态信号STT2)的下降的延迟量，大约是输出信号(状态信号STT2～4)的上升相对延迟电路96b～96d所分别输入的信号(状态信号STT1～3)的上升的延迟量，以及输出信号(状态信号STT2、STT4以及STT5)的下降相对延迟电路96b、96d以及96e所分别输入的信号(状态信号STT1、STT3以及STT4)的下降的延迟量的两倍。

使用基于该第1实施方式的变形例的状态器电路91，能够使设定用于重写的期间T3的终点的状态信号STT5的上升相对设定始点的状态信号STT4的上升的延迟量，以及设定期间T5的终点的状态信号STT3的下降相对设定始点的状态信号STT2的下降的延迟量，分别为设定期间T1～T22的终点的后段的状态信号(STT2～4)的上升相对设定期间T1～T22的始点的前端的状态信号(STT1～3)的上升的延迟量的大约2倍，通过较短的迁移期间(T1～T62的各期间)，既能够使存储器的读出以及重写动作高速化，又能够通过使对第2单元区域(参考图3)的存储单元的所进行的重写期间较长，而确保在第2单元区域的存储单元上进行重写所需要的较长的期间。这样，能够既使存储器的动作高速化，又对第2单元区域的存储单元进行可靠的数据重写。

图14表示生成字线源控制信号XSE3B～0以及XUE2B～0的字线源驱动器12的构成的电路图。该字线源驱动器12，如图14所示，通过组合状态器电路11所提供的状态信号STT1～5以及反相状态信号STT1B～5B，而生成字线源控制信号XSE3B～0以及XUE2B～0。另外，该字线源驱动器12，通过所生成的字线源控制信号XSE3B～0的组合，从一个输出端输出VSS(0V)、1/3VCC以及VCC中的任何一个电压的字线源控制信号SLSX，同时，通过所生成的字线源控制信号XUE2B～0的组合，从另一个输出端输出VSS(0V)、1/3VCC以及2/3VCC中的任何一个电压的字线源控制信号USSX。

具体的说，字线源驱动器12由6个NAND电路32～37、2个NOR电路38以及39、4个NAND-反相器电路40～43、2个2段反相器电路44以及45、2个p沟道晶体管46以及49、4个n沟道晶体管47、48、50以及51构成。NAND电路32被输入状态信号STT1以及反相状态信号STT2B。另外，NAND电路33被输入状态信号STT4以及反相状态信号STT5B。另外，NAND电路34被输入反相状态信号STT2B以及状态信号STT3。另外，NAND电路35被输入反相状态信号STT2B以及反相状态信号STT5B。另外，NAND电路36被输入反相状态信号STT3B以及状态信号STT5。另外，NAND电路37被输入状态信号STT4以及反相状态信号STT1B。另外，NOR电路38被输入状态信号STT1以及STT2。另外，NOR电路39被输入状态信号STT2以及STT5。

另外，NAND-反相器电路40被输入了NAND电路32以及33的输出信号。另外，NAND-反相器电路41被输入了NAND电路33～35的输出信号。另外，NAND-反相器电路42被输入了NAND电路36以及NOR电路38的输出信号。另外，NAND-反相器电路43被输入了NAND电路35以及37的输出信号。另外，2段反相器电路44被输入了NAND电路37的输出信号。另外，2段反相器电路45被输入了NOR电路39的输出信号。

另外，NAND-反相器电路40的输出信号(字线源控制信号XSE3B)被提供给p沟道晶体管46的栅极。另外，NAND-反相器电路41的输出信号(字线源控制信号XSE1)被提供给n沟道晶体管47的栅极。另外，NAND-反相器电路42的输出信号(字线源控制信号XSE0)被提供给n沟道晶体管48的栅极。另外，NAND-反相器电路43的输出信号(字线源控制信号XUE1)被提供给n沟道晶体管50的栅极。另外，2段反相器电路44的输出信号(字线源控制信号XUE2B)被提供给p沟道晶体管49的栅极。另外，2段反相器电路45的输出信号(字线源控制信号XUE0)被提供给n沟道晶体管51的栅极。

另外，给p沟道晶体管46的源极提供VCC，同时使p沟道晶体管46的漏极与n沟道晶体管47以及48的漏极相连接。另外，给n沟道晶体管47的源极提供1/3VCC，同时给n沟道晶体管48的源极提供VSS(GND电位：0V)。

另外，给p沟道晶体管49的源极提供2/3VCC，同时使p沟道晶体管49的漏极与n沟道晶体管50以及51的漏极相连接。另外，给n沟道晶体管50的源极提供1/3VCC，同时给n沟道晶体管51的源极提供VSS(GND电位：0V)。

该字线源驱动器12的动作，首先，在期间T0(参考图5)，通过分别输入L电平的状态信号STT1～5以及H电平的反相状态信号STT1B～5B，NAND电路32～34、36以及37与NOR电路38以及39分别输出H电平的信号，同时NAND电路35输出L电平的信号。这样，NAND-反相器电路40以及42与2段反相器电路44以及45分别输出H电平的字线源控制信号XSE3B、XSE0、XUE2B以及XUE0，同时NAND电路41以及43分别输出L电平的字线源控制信号XSE1以及XUE1。所以，p沟道晶体管46以及n沟道晶体管47变为截止状态，同时n沟道晶体管48变为导通状态，因此通过n沟道晶体管48向外输出VSS的字线源信号SLSX。另外，p沟道晶体管49以及n沟道晶体管50变为截止状态，同时n沟道晶体管51变为导通状态，因此通过n沟道晶体管51向外输出VSS的字线源信号USSX。

接下来进入期间T1(参考图5)，状态信号STT1以及反相状态信号STT1B分别变为H电平以及L电平，NAND电路32以及35与NOR电路38输出L电平的信号，同时NAND电路33、34、36以及37与NOR电路39输出H电平的信号。这样，NAND-反相器电路40～42以及43所输出的字线源控制信号XSE3B～0以及XUE1变为L电平，同时2段反相器电路44以及45所输出的字线源控制信号XUE2B以及XUE0保持H电平。所以，p沟道晶体管46变为导通状态，同时n沟道晶体管47以及48变为截止状态，因此通过p沟道晶体管46向外输出VCC的字线源信号SLSX。另外，p沟道晶体管49以及n沟道晶体管50保持截止状态，同时n沟道晶体管51保持导通状态，因此通过n沟道晶体管51向外输出VSS的字线源信号USSX。

接下来进入期间T21(参考图5)，状态信号STT2以及反相状态信号STT2B分别变为H电平以及L电平，NAND电路32～37分别输出H电平的信号，同时NOR电路38以及39分别输出L电平的信号。这样，NAND-反相器电路40、41以及43与2段反相器电路44分别输出H电平的字线源控制信号XSE3B、XSE1、XUE1以及XUE2B，同时NAND电路42以及2段反相器电路44分别输出L电平的字线源控制信号XSE0以及XUE0。所以，p沟道晶体管46以及n沟道晶体管48变为截止状态，同时n沟道晶体管47变为导通状态，因此通过n沟道晶体管47向外输出1/3VCC的字线源信号SLSX。另外，p沟道晶体管49以及n沟道晶体管51变为截止状态，同时n沟道晶体管50变为导通状态，因此通过n沟道晶体管50向外输出1/3VCC的字线源信号USSX。

接下来进入期间T22(参考图5)，状态信号STT3以及反相状态信号STT3B分别变为H电平以及L电平，NAND电路32～37分别输出H电平的信号，同时NOR电路38以及39分别输出L电平的信号。这样，与上述期间T21的动作一样，继续向外输出1/3VCC的字线源信号SLSX以及1/3VCC的字线源信号USSX。

接下来进入期间T3(参考图5)，状态信号STT4以及反相状态信号STT4B分别变为H电平以及L电平，NAND电路32以及34～37分别输出H电平的信号，同时NAND电路33与NOR电路38以及39分别输出L电平的信号。这样，NAND-反相器电路40～42以及2段反相器电路45分别输出的L电平的字线源控制信号XSE3B～0以及XUE0，同时NAND-反相器电路43以及2段反相器电路44分别输出H电平的字线源控制信号XUE2B以及XUE1。所以，p沟道晶体管46变为导通状态，同时n沟道晶体管47以及48分别变为截止状态，因此通过p沟道晶体管46向外输出VCC的字线源信号SLSX。另外，p沟道晶体管49以及n沟道晶体管51分别保持截止状态，同时n沟道晶体管50保持导通状态，因此通过n沟道晶体管50向外输出1/3VCC的字线源信号USSX。

接下来进入期间T41(参考图5)，状态信号STT5以及反相状态信号STT5B分别变为H电平以及L电平，NAND电路32～37分别输出H电平的信号，同时NOR电路38以及39分别输出L电平的信号。这样，与上述期间T21的动作一样，继续向外输出1/3VCC的字线源信号SLSX以及1/3VCC的字线源信号USSX。

接下来进入期间T42(参考图5)，状态信号STT1以及反相状态信号STT1B分别变为L电平以及H电平，NAND电路32～36分别输出H电平的信号，同时NAND电路37与NOR电路38以及39分别输出L电平的信号。这样，NAND-反相器电路40以及41分别输出的H电平的字线源控制信号XSE3B以及XSE1，同时NAND-反相器电路42以及43与2段反相器电路44以及45分别输出L电平的字线源控制信号XSE0、XUE1、XUE2B以及XUE0。所以，p沟道晶体管46以及n沟道晶体管48变为截止状态，同时n沟道晶体管47变为导通状态，因此通过n沟道晶体管47向外输出1/3VCC的字线源信号SLSX。另外，p沟道晶体管49变为导通状态，同时n沟道晶体管50以及51变为截止状态，因此通过p沟道晶体管49向外输出2/3VCC的字线源信号USSX。

接下来进入期间T5(参考图5)，状态信号STT2以及反相状态信号STT2B分别变为L电平以及H电平，NAND电路32、33、35以及36与NOR电路38分别输出H电平的信号，同时NAND电路34以及37与NOR电路39分别输出L电平的信号。这样，NAND-反相器电路40以及42分别输出的H电平的字线源控制信号XSE3B以及XSE0，同时NAND-反相器电路41以及43与2段反相器电路44以及45分别输出L电平的字线源控制信号XSE1、XUE1、XUE2B以及XUE0。所以，n沟道晶体管48变为导通状态，同时p沟道晶体管46以及n沟道晶体管47变为截止状态，因此通过n沟道晶体管48向外输出VSS的字线源信号SLSX。另外，p沟道晶体管49保持导通状态，同时n沟道晶体管50以及51保持截止状态，因此通过p沟道晶体管49向外输出2/3VCC的字线源信号USSX。

接下来进入期间T61(参考图5)，状态信号STT3以及反相状态信号STT3B分别变为L电平以及H电平，NAND电路32～35以及NOR电路38分别输出H电平的信号，同时NAND电路36以及37与NOR电路39分别输出L电平的信号。这样，NAND-反相器电路40以及41分别输出的H电平的字线源控制信号XSE3B以及XSE1，同时NAND-反相器电路42以及43与2段反相器电路44以及45分别输出L电平的字线源控制信号XSE0、XUE1、XUE2B以及XUE0。所以，p沟道晶体管46以及n沟道晶体管48变为截止状态，同时n沟道晶体管47变为导通状态，因此通过n沟道晶体管47向外输出1/3VCC的字线源信号SLSX。另外，p沟道晶体管49保持导通状态，同时n沟道晶体管50以及51保持截止状态，因此通过p沟道晶体管49向外输出2/3VCC的字线源信号USSX。

接下来进入期间T62(参考图5)，状态信号STT4以及反相状态信号STT4B分别变为L电平以及H电平，NAND电路32～35以及37与NOR电路38分别输出H电平的信号，同时NAND电路36与NOR电路39分别输出L电平的信号。这样，NAND-反相器电路40、41以及43和2段反相器电路44分别输出的H电平的字线源控制信号XSE3B、XSE1、XUE1以及XUE2B，同时NAND-反相器电路42与2段反相器电路45分别输出L电平的字线源控制信号XSE以及XUE0。所以，p沟道晶体管46以及n沟道晶体管48保持截止状态，同时n沟道晶体管47保持导通状态，因此通过n沟道晶体管47向外输出1/3VCC的字线源信号SLSX。另外，p沟道晶体管49以及n沟道晶体管51变为截止状态，同时n沟道晶体管50变为导通状态，因此通过p沟道晶体管50向外输出1/3VCC的字线源信号USSX。

最后再次进入期间T0(参考图5)，通过状态信号STT5以及反相状态信号STT5B分别变为L电平以及H电平，状态信号STT1～5全部变为L电平，同时反相状态信号STT1B～5B全部变为H电平。这样，进行与上升最初的期间T0同样的动作，向外输出VSS的字线源信号SLSX以及VSS的字线源信号USSX。

接下来，对照图15，对被字线源驱动器12提供字线源信号SLSX以及USSX的行解码器2的构成进行说明。基于第1实施方式的行解码器2，由4个p沟道晶体管52～55、5个n沟道晶体管56～60以及3个反相器电路61～63构成。p沟道晶体管52的源极被输入来自行地址缓冲器4(参考图1)的地址信号RALOW，同时栅极被输入地址信号RAUPP。另外，n沟道晶体管56的源极被输入VSS(GND电位：0V)，同时栅极被输入来自行地址缓冲器4(参考图1)的地址信号RAUPP。另外，p沟道晶体管52的漏极以及n沟道晶体管56的漏极与n沟道晶体管58的栅极相连接，同时还经反相器电路62与p沟道晶体管54的栅极相连接。另外，p沟道晶体管54以及n沟道晶体管58的源极被字线源驱动器12(参考图1以及图14)输入字线源信号SLSX。另外，p沟道晶体管54以及n沟道晶体管58的漏极共同与字线WL相连接。

p沟道晶体管53的源极被行地址缓冲器4(参考图1)通过反相器电路61输入地址信号RALOW，同时栅极被行地址缓冲器4(参考图1)输入地址信号RAUPP。另外，n沟道晶体管57的源极被输入VSS(GND电位：0V)，同时栅极被行地址缓冲器4(参考图1)输入地址信号RAUPP。另外，p沟道晶体管53的漏极以及n沟道晶体管57的漏极与n沟道晶体管59的栅极相连接，同时还经反相器电路63与p沟道晶体管55的栅极相连接。另外，p沟道晶体管55以及n沟道晶体管59的源极被字线源驱动器12(参考图1以及图14)输入字线源信号USSX。另外，p沟道晶体管55以及n沟道晶体管59的漏极共同与字线WL相连接。另外，n沟道晶体管60的源极被输入VSS(GND电位：0V)，同时栅极被行地址缓冲器4(参考图1)输入地址信号RAUPP。另外，n沟道晶体管60的漏极与字线WL相连接。

该行解码器2的动作，首先，在等待状态期间T0(参考图5)，由行地址缓冲器4(参考图1)输入L电平的地址信号RALOW以及H电平的地址信号RAUPP。这样，p沟道晶体管52以及53变为截止状态，同时n沟道晶体管56、57以及60变为导通状态。这样，通过n沟道晶体管56向n沟道晶体管58的栅极输入VSS(L电平)，同时将通过反相器电路62所反相的H电平信号输入给p沟道晶体管54的栅极。这样，n沟道晶体管58以及p沟道晶体管54共同变为截止状态。另外，通过n沟道晶体管57向n沟道晶体管59的栅极输入VSS(L电平)，同时将通过反相器电路63所反相的H电平信号输入给p沟道晶体管55的栅极。这样，n沟道晶体管59以及p沟道晶体管55共同变为截止状态。另外，通过n沟道晶体管60向字线WL输入VSS。

接下来进入动作状态期间T1～T62(参考图5)。在该动作状态期间T1～T62，选择字线WL时，地址信号RALOW变为H电平，同时地址信号RAUPP变为L电平。这样，p沟道晶体管52以及53变为导通状态，同时n沟道晶体管56、57以及60变为截止状态。这样，通过p沟道晶体管52向n沟道晶体管58的栅极输入H电平的地址信号RALOW，同时将通过反相器电路62所反相的L电平的地址信号RALOW输入给p沟道晶体管54的栅极。这样，由于n沟道晶体管58以及p沟道晶体管54共同变为导通状态，因此通过n沟道晶体管58以及p沟道晶体管54向字线WL提供字线源信号SLSX。另外，反相器电路61所反相的L电平的地址信号RALOW，经p沟道晶体管53被输入给n沟道晶体管59的栅极，同时，反相器电路63所反相的H电平的地址信号RALOW，被输入给p沟道晶体管55的栅极。这样，由于n沟道晶体管59以及p沟道晶体管55共同变为截止状态，因此不向字线WL提供字线源信号USSX。

另外，在动作状态期间T1～T62，字线WL没有被选择时，地址信号RALOW以及地址信号RAUPP都变为L电平。这样，p沟道晶体管52以及53变为导通状态，同时n沟道晶体管56、57以及60变为截止状态。这样，通过p沟道晶体管52向n沟道晶体管58的栅极输入L电平的地址信号RALOW，同时将通过反相器电路62所反相的H电平的地址信号RALOW输入给p沟道晶体管54的栅极。这样，由于n沟道晶体管58以及p沟道晶体管54共同变为截止状态，因此不向字线WL提供字线源信号SLSX。另外，反相器电路61所反相的H电平的地址信号RALOW，经p沟道晶体管53被输入给n沟道晶体管59的栅极，同时，反相器电路63所反相的L电平的地址信号RALOW，被输入给p沟道晶体管55的栅极。这样，由于n沟道晶体管59以及p沟道晶体管55共同变为导通状态，因此通过n沟道晶体管59以及p沟道晶体管55向字线WL提供字线源信号USSX。

图16表示生成位线源控制信号YHE3B～0以及YLE2B～0的位线源驱动器13的构成的电路图。该位线源驱动器13，如图16所示，通过组合状态器电路11所提供的状态信号STT1、3～5与反相状态信号STT2B、4B、5B，而生成位线源控制信号YHE3B～0以及YLE2B～0。另外，该位线源驱动器13，通过组合所生成的位线源控制信号YHE3B～0，从一个输出端输出VSS、1/3VCC以及VCC中的任何一个电压的位线源信号HSY，同时，通过所生成的位线源控制信号YLE2B～0的组合，从另一个输出端输出VSS、1/3VCC以及2/3VCC中的任何一个电压的位线源信号LSY。

具体的说，位线源驱动器13由5个NAND电路64～68、1个NOR电路69、3个NAND-反相器电路70～72、3个2段反相器电路73～75、2个p沟道晶体管76以及79、4个n沟道晶体管77、78、80以及81构成。NAND电路64被输入状态信号STT3以及反相状态信号STT2B。另外，NAND电路65被输入状态信号STT4以及反相状态信号STT5B。另外，NAND电路66被输入反相状态信号STT2B以及反相状态信号STT5B。另外，NAND电路67被输入状态信号STT1以及反相状态信号STT3B。另外，NAND电路68被输入状态信号STT1以及STT3。另外，NOR电路69被输入状态信号STT1以及STT5。

另外，NAND-反相器电路70被输入NAND电路64、65以及66的输出信号。另外，NAND-反相器电路71被输入反相状态信号STT5B以及NAND电路67的输出信号。另外，NAND-反相器电路72被输入了NAND电路66以及68的输出信号。另外，2段反相器电路73被输入了NAND电路64的输出信号。另外，2段反相器电路74被输入了NAND电路68的输出信号。另外，2段反相器电路75被输入了NOR电路69的输出信号。

另外，NAND-反相器电路70的输出信号(位线源控制信号YHE1)被提供给n沟道晶体管77的栅极。另外，NAND-反相器电路71的输出信号(位线源控制信号YHE0)被提供给n沟道晶体管78的栅极。另外，NAND-反相器电路72的输出信号(位线源控制信号YLE1)被提供给n沟道晶体管80的栅极。另外，2段反相器电路73的输出信号(位线源控制信号YHE3B)被提供给p沟道晶体管76的栅极。另外，2段反相器电路74的输出信号(位线源控制信号YLE2B)被提供给p沟道晶体管79栅极。另外，2段反相器电路75的输出信号(位线源控制信号YLE0)被提供给n沟道晶体管81的栅极。另外，该位线源驱动器13的其他构成与上升字线源驱动器12的构成相同。

该位线源驱动器13的动作，首先，在期间T0(参考图5)，通过分别输入L电平的状态信号STT1、3～5以及H电平的反相状态信号STT2B、4B、5B，这样，NAND电路64、65、67以及68与NOR电路6分别输出H电平的信号，同时NAND电路69输出L电平的信号。这样，NAND-反相器电路70以及72分别输出L电平的位线源控制信号YHE1以及YLE1，同时NAND电路71与与2段反相器电路73～75分别输出H电平的位线源控制信号YHE0、YHE3B、YLE2B以及YLE0。所以，p沟道晶体管76以及n沟道晶体管77变为截止状态，同时n沟道晶体管78变为导通状态，因此通过n沟道晶体管78向外输出VSS的位线源信号HSY。另外，p沟道晶体管79以及n沟道晶体管80变为截止状态，同时n沟道晶体管81变为导通状态，因此通过n沟道晶体管81向外输出VSS的位线源信号LSY。

接下来进入期间T1(参考图5)，状态信号STT1变为H电平，因此NAND电路64、65以及68输出H电平的信号，同时NAND电路66以及67与NOR电路69输出L电平的信号。这样，NAND-反相器电路70～72以及2段反相器电路75所分别输出的位线源控制信号YHE1、YHE0、YLE1以及YLE0变为L电平，同时2段反相器电路73以及74所输出的位线源控制信号YHE3B以及YLE2B保持H电平。所以，p沟道晶体管76与79，以及n沟道晶体管77、78、80与81全部变为截止状态。这样，由于用来分别向外输出位线源信号HSY以及LSY的节点ND1以及ND2共同变为开路状态(悬浮状态)，因此位线源信号HSY以及LSY分别变为高阻抗状态。

接下来进入期间T21(参考图5)，由于状态信号STT2变为H电平，反相状态信号STT2B变为L电平，因此NAND电路64～66以及68分别输出H电平的信号，同时NAND电路67以及NOR电路69分别输出L电平的信号。这样，NAND-反相器电路70以及72与2段反相器电路73以及74分别输出H电平的位线源控制信号YHE1、YLE1、YHE3B以及YLE2B，同时NAND电路71以及2段反相器电路75分别输出L电平的位线源控制信号YHE0以及YLE0。所以，p沟道晶体管76以及n沟道晶体管78分别变为截止状态，同时n沟道晶体管77变为导通状态，因此通过n沟道晶体管77向外输出1/3VCC的位线源信号HSY。另外，p沟道晶体管79以及n沟道晶体管81分别变为截止状态，同时n沟道晶体管80变为导通状态，因此通过n沟道晶体管80向外输出1/3VCC的位线源信号LSY。

接下来进入期间T22(参考图5)，状态信号STT3变为H电平，NAND电路64～66分别输出H电平的信号，同时NAND电路67以及68与NOR电路69分别输出L电平的信号。这样，2段反相器电路73与NAND-反相器电路70分别输出H电平的位线源控制信号YHE3B以及YHE1，同时NAND电路71以及72与2段反相器电路74以及75分别输出L电平的位线源控制信号YHE0、YLE1、YLE2B以及YLE0。所以，p沟道晶体管76以及n沟道晶体管78分别保持截止状态，同时n沟道晶体管77保持导通状态，因此通过n沟道晶体管77向外输出1/3VCC的位线源信号HSY。另外，p沟道晶体管79以及n沟道晶体管80与81分别变为截止状态，因此位线源信号LSY变为高阻抗状态。

接下来进入期间T3(参考图5)，状态信号STT4以及反相状态信号STT4B分别变为H电平以及L电平，NAND电路64、66以及67分别输出H电平的信号，同时NAND电路65以及68与NOR电路69分别输出L电平的信号。这样，NAND-反相器电路70以及72与2段反相器电路74以及75分别输出的L电平的位线源控制信号YHE1、YLE1、YLE2B以及YLE0，同时NAND-反相器电路71以及2段反相器电路73分别输出H电平的位线源控制信号YHE0以及YHE3B。所以，p沟道晶体管76以及n沟道晶体管77变为截止状态，同时n沟道晶体管78变为导通状态，因此通过n沟道晶体管78向外输出VSS的位线源信号HSY。另外，p沟道晶体管79以及n沟道晶体管80与81分别保持截止状态，因此位线源信号LSY保持高阻抗状态。

接下来进入期间T41(参考图5)，状态信号STT5以及反相状态信号STT5B分别变为H电平以及L电平，NAND电路64～67分别输出H电平的信号，同时NAND电路68与NOR电路69分别输出L电平的信号。这样，NAND-反相器电路70与2段反相器电路73分别输出H电平的位线源控制信号YHE1以及YHE3B，同时NAND电路71以及72与2段反相器电路74以及75分别输出L电平的位线源控制信号YHE0、YLE1、YLE2B以及YLE0。所以，p沟道晶体管76以及n沟道晶体管78分别变为截止状态，同时n沟道晶体管77变为导通状态，因此通过n沟道晶体管77向外输出1/3VCC的位线源信号HSY。另外，p沟道晶体管79与n沟道晶体管80以及81分别保持截止状态，因此位线源信号LSY保持高阻抗状态。

接下来进入期间T42(参考图5)，状态信号STT1变为L电平，NAND电路64～68分别输出H电平的信号，同时NOR电路69输出L电平的信号。这样，NAND-反相器电路70以及72与2段反相器电路73以及74分别输出的H电平的位线源控制信号YHE1、YLE1、YHE3B以及YLE2B，同时NAND-反相器电路71以及2段反相器电路75分别输出L电平的位线源控制信号YHE0以及YLE0。所以，p沟道晶体管76以及n沟道晶体管78分别变为截止状态，同时n沟道晶体管77变为导通状态，因此通过n沟道晶体管77向外输出1/3VCC的位线源信号HSY。另外，p沟道晶体管79以及n沟道晶体管81分别变为截止状态，同时n沟道晶体管80变为导通状态，因此通过n沟道晶体管80向外输出1/3VCC的位线源信号LSY。

接下来进入期间T5(参考图5)，状态信号STT2变为L电平而反相状态信号STT2B变为H电平，因此NAND电路64与NOR电路69分别输出L电平的信号，同时NAND电路65～68分别输出H电平的信号。这样，NAND-反相器电路70以及71与2段反相器电路73以及75分别输出的L电平的位线源控制信号YHE1、YHE0、YHE3B以及YLE0，同时NAND-反相器电路72以及2段反相器电路74分别输出H电平的位线源控制信号YLE1以及YLE2B。所以，p沟道晶体管76以及n沟道晶体管77以及78分别变为截止状态，因此位线源信号HSY变为高阻抗状态。另外，p沟道晶体管79以及n沟道晶体管81保持截止状态，同时n沟道晶体管80保持导通状态，因此通过n沟道晶体管80向外输出1/3VCC的位线源信号LSY。

接下来进入期间T61(参考图5)，状态信号STT3变为L电平，NAND电路64～68分别输出H电平的信号，同时NOR电路69输出L电平的信号。这样，通过与上述期间T42的动作，向外输出1/3VCC电位位线源信号HSY以及1/3VCC的位线源信号LSY。

接下来进入期间T62(参考图5)，状态信号STT4以及反相状态信号STT4B分别变为L电平以及H电平，NAND电路64～68分别输出H电平的信号，同时NOR电路69输出L电平的信号。这样，继续向外输出1/3VCC电位位线源信号HSY以及1/3VCC的位线源信号LSY。

最后再次进入期间T0(参考图5)，通过状态信号STT5以及反相状态信号STT5B分别变为L电平以及H电平，状态信号STT1以及3～5分别变为L电平，同时反相状态信号STT2B、4B、5B全部变为H电平。这样，进行与上述最初的期间T0同样的动作，向外输出VSS的位线源信号HSY以及VSS的位线源信号LSY。

下面对照图7，对被位线源驱动器13输入位线源信号HSY以及LSY的增感放大器14的构成进行说明。该基于第1实施方式的位线源放大器14，具有对从位线BL(BLT以及BLB)所读取的存储单元的数据所对应的电压进行放大，同时进行所读取的数据的“H”数据(“1”数据)或“L”数据(“0”数据)的判断功能。另外，该增感放大器14，给从其读取的数据被判断为“H”数据的位线BL提供位线源信号HSY，同时给从其读取的数据被判断为“L”数据的位线BL提供位线源信号LSY。

具体的说，如图17所示，基于第1实施方式的增感放大器14，由4个p沟道晶体管82～85、6个n沟道晶体管86～91以及放大器部92构成。p沟道晶体管82以及84的源极分别被位线源驱动器13(参考图1以及图16)输入位线源信号HSY，同时，p沟道晶体管83以及85的源极分别被位线源驱动器13(参考图1以及图16)输入位线源信号LSY。另外，p沟道晶体管82以及83的漏极分别与位线BLT相连接，同时p沟道晶体管84以及85的漏极分别与位线BLB相连接。另外，p沟道晶体管82～85的栅极分别与放大器部92相连接。

另外，n沟道晶体管86以及88的漏极分别被位线源驱动器13输入位线源信号HSY，同时n沟道晶体管87以及89的漏极分别被位线源驱动器13(参考图1以及图16)输入位线源信号LSY。另外，n沟道晶体管86以及87的源极分别与位线BLT相连接，同时，n沟道晶体管88以及89的源极分别与位线BLB相连接。另外，n沟道晶体管86～89的栅极分别与放大器部92相连接。另外，n沟道晶体管90的漏极与位线BLT相连接，同时，源极与放大器部92相连接。另外，n沟道晶体管91的漏极与位线BLB相连接，同时，源极与放大器部92相连接。另外，n沟道晶体管90以及91的栅极分别被外部输入位线选择信号BLTG。另外，放大器部92，能够由通过交叉耦合p沟道晶体管与n沟道晶体管所构成的交叉耦合型放大器、电流反射镜放大器等各种放大器构成。

该增感放大器14的动作，首先，在等待状态的期间T0(参考图5)，通过控制放大器部92的输出电位，使p沟道晶体管82～85或n沟道晶体管86～89变为导通状态。这样，来自位线源驱动器13(参考图1以及图16)的VSS的位线源信号HSY以及LSY，分别经p沟道晶体管82以及83，或n沟道晶体管86以及97被输入给位线BLT。另外，来自位线源驱动器13(参考图1以及图16)的VSS的位线源信号HSY以及LSY，分别经p沟道晶体管84以及85，或n沟道晶体管88以及89被输入给位线BLB。这样，在等待状态下，位线BLT以及BLB的电压变为VSS。另外，也可以通过另外设置的预充电电路提供VSS，使位线BLT以及BLB为VSS。

接下来，进入动作状态期间T1～T62(参考图5)，由于字线WL(参考图1)升压，对应于存储单元的数据的电位被从存储单元传递给位线BLT以及BLB。此时，位线选择信号BLTG变为H电平。这样，由于n沟道晶体管90以及91变为导通状态，位线BLT以及BLB所传递的存储单元的数据所对应的电位，从位线BLT以及BLB，分别经n沟道晶体管90以及91被输入给放大器部92。之后，由于位线选择信号BLTG变为L电平，n沟道晶体管90以及91变为截止状态，因此抑制了从放大器部92向位线BLT以及BLB的电流的逆流。这样，通过激活放大器部92，放大存储单元的数据的电压，同时在放大器部92的内部对参照电位与该被放大的存储单元的数据的电压进行比较，确定存储单元的数据是“H”数据(“1”数据)还是“L”数据(“0”数据)。这样，放大器部92向p沟道晶体管82～85以及n沟道晶体管86～89的栅极提供H电平或L电平的电位。

在确定为“H”数据的情况下，从放大器部92向节点ND3提供H电平的电位，同时向节点ND4提供L电平的电位。这样，栅极与节点ND3相连接的p沟道晶体管83以及84变为截止状态，同时n沟道晶体管86以及89变为导通状态。另外，栅极与节点ND4相连接的p沟道晶体管82以及85变为导通状态，同时n沟道晶体管87以及88变为截止状态。这样，经p沟道晶体管82以及n沟道晶体管86向位线BLT提供位线源信号HSY，同时，经p沟道晶体管85以及n沟道晶体管89向位线BLB提供位线源信号LSY。

另外，在确定为“L”数据的情况下，从放大器部92向节点ND3提供L电平的电位，同时向节点ND4提供H电平的电位。这样，栅极与节点ND3相连接的p沟道晶体管83以及84变为导通状态，同时n沟道晶体管86以及89变为导截止状态。另外，栅极与节点ND4相连接的p沟道晶体管82以及85变为截止状态，同时n沟道晶体管87以及88变为导通状态。这样，经p沟道晶体管83以及n沟道晶体管87向位线BLT提供位线源信号LSY，同时，经p沟道晶体管84以及n沟道晶体管88向位线BLB提供位线源信号HSY。这样，给位线BLT以及BLB(“1”读取BL(BL3以及BL5)，“0”读取BL(BL0～2、4、6以及7))，通过如图5所示的电压波形施加VSS、1/3VCC、2/3VCC以及VCC。

(第2实施方式)

接下来，对照图18，对基于本发明第2实施方式的存储器的读出以及重写动作进行说明。

基于第2实施方式的存储器，与基于上述第1实施方式的存储器不同，用于重写动作的期间T3以及T5的各期间的长度，被设置为T1～T22各期间的长度的3倍。也即，基于第2实施方式的存储器，在T3的期间，能够更可靠地在第2单元区域(参考图3)的存储单元中重写入数据“0”，同时，在T5的期间，能够更可靠地在第2单元区域(参考图3)的存储单元中重写入数据“1”。基于第2实施方式的存储器的上述以外的读出动作以及重写动作，与基于上述第1实施方式的存储器的读出动作以及重写动作相同。

对照图19，基于第2实施方式的状态器电路11，与基于上述第1实施方式的状态器电路11不同，具有7个DFF电路16a、16b、16c、16d、16e、16g以及16h。另外，DFF电路16g以及16h分别被输入时钟信号CLK以及反相复位信号RSTB。另外，DFF电路16g的输入端D被输入NOR电路31的输出信号。另外，从DFF电路16g的输出端QT输出计数结束信号CUP0，同时从输出端QB输出作为计数结束信号CUP0的反相信号的反相计数结束信号CUP0B。该计数结束信号CUP0被输入给NOR电路31，同时反相计数结束信号CUP0B被输入给NOR电路93。另外，NOR电路93的输出信号，被输入给DFF电路16h的输入端D。另外，从DFF电路16h的输出端QT输出计数结束信号CUP1，同时从输出端QB输出作为计数结束信号CUP1的反相信号的反相计数结束信号CUP1B。该计数结束信号CUP1被输入给NOR电路31以及93，同时，反相计数结束信号CUP1B被输入给OR电路28以及29。基于第2实施方式的状态器电路11的上述以外的构成，与基于上述第1实施方式的状态器电路11的构成相同。另外，基于第2实施方式的存储器的状态器电路11以外的部分的构成，与基于上述第1实施方式的存储器的构成相同。

下面，对照图18以及图19，对基于本发明第2实施方式的状态器电路的动作进行说明。基于第2实施方式的状态器电路11，与基于上述第1实施方式的状态器电路11一样，对应于时钟信号CLK的顺次变为H电平，顺次输出H电平的状态信号STT1～STT4。另外，由于NAND电路25被DFF电路16e输入H电平的反相状态信号STT5B，因此，从NAND电路25向OR电路29输入L电平的信号。该OR电路29由于被DFF电路16h输入了H电平的反相状态信号STT1B，因此从OR电路29向NAND电路27输入H电平的信号。另外，NAND电路26被DFF电路16d输入L电平的反相状态信号STT4B。另外，由于，NAND电路26被DFF电路16e输入L电平的状态信号STT5，因此从NAND电路26向AND电路27输入H电平的信号。这样，由于从NAND电路27向选择器电路19输入L电平的信号，因此选择器电路19的输入被保持在“0”侧。所以，DFF电路16e所输出的L电平的状态信号STT5通过选择器电路19被输入给DFF电路16e。这样，之后即使在输入给DFF电路16e的时钟信号CLK降低到L电平后又上升到H电平的情况下，DFF电路16e所输出的状态信号STT5也保持L电平。

另外，NAND电路25所输出的L电平的信号也被输入给AND电路30。另外，AND电路30由于被NAND电路23输入H电平的信号，因此从AND电路30向NOR电路31输出L电平的信号。另外，由于NOR电路31被DFF电路16g输入L电平的计数结束信号CUP0，同时还被DFF电路16h输入L电平的计数结束信号CUP1，因此，从NOR电路31向DFF电路16g输入H电平的信号。这样，通过将在上述状态信号STT5保持L电平时的H电平的时钟信号CLK输入给DFF电路16g，DFF电路16g输出H电平的计数结束信号CUP0以及L电平的反相计数结束信号CUP0B。

L电平的反相计数结束信号CUP0B被输入给NOR电路93。该NOR电路93由于被DFF电路16h输入L电平的计数结束信号CUP1，因此，从NOR电路93向DFF电路16h输入H电平的信号。这样，接下来，对应于输入给DFF电路16h的时钟信号CLK下降到L电平后又上升到H电平，DFF电路16h输出H电平的计数结束信号CUP1以及L电平的反相计数结束信号CUP1B。

L电平的反相计数结束信号CUP1B被输入给OR电路29。该OR电路29由于被NAND电路25输入L电平的信号，因此从OR电路29向NAND电路27输入L电平的信号。该NAND电路27由于被NAND电路26输入H电平的信号，因此从NAND电路27向选择器电路19输入H电平的信号。这样，由于选择器电路19的输入被切换到“1”侧，因此从DFF电路16e所输出的H电平的反相状态信号STT5B经选择器电路19被输入给DFF电路16e。因此，接下来对应于输入给DFF电路16e的时钟信号CLK下降到L电平后又上升到H电平，DFF电路16e输出H电平的状态信号STT5以及L电平的反相状态信号STT5B。这样，状态信号STT5上升到H电平，比状态信号STT4上升到H电平，延迟了3个H电平的时钟信号CLK的期间。

之后，与基于上述第1实施方式的状态器电路11相同，对应于时钟信号CLK顺次变为H电平，状态信号STT1以及STT2顺次下降为L电平。这样，通过与上述的输出H电平的状态信号STT4之后，对应于第3个H电平的时钟信号，输出H电平的状态信号STT5同样的动作，在DFF电路16b输出L电平的状态信号STT2之后，对应于第3个H电平的时钟信号，从DFF电路16c输出L电平的状态信号STT3。这样，状态信号STT3下降到L电平，比状态信号STT2下降到L电平，延迟了3个H电平的时钟信号CLK的期间。

之后，与基于上述第1实施方式的状态器电路11相同，对应于时钟信号CLK顺次变为H电平，状态信号STT4以及STT5顺次下降为L电平。

如上所述，由于状态信号STT5的上升的延迟量为3个时钟期间，因此状态信号STT5的上升的延迟量，是状态信号STT2～STT4的上升的1时钟期间的延迟量的3倍。这样，通过从状态信号STT4的上升到状态信号STT5的上升之间的期间所设定的用于重写动作的期间T3的长度，分别是对应于状态信号STT1与STT2各自的上升时序之间的间隔的期间T1，以及对应于状态信号STT2与STT3各自的上升时序之间的间隔的期间T21，以及对应于状态信号STT3与STT4各自的上升时序之间的间隔的期间T22各自的长度的3倍。另外，由于状态信号STT3的下降的延迟量为3个时钟期间，因此状态信号STT3的下降的延迟量，是状态信号STT2～STT4的下降的1时钟期间的延迟量的3倍。这样，通过从状态信号STT2的下降到状态信号STT3的下降之间的期间所设定的用于重写动作的期间T5的长度，分别是对应于状态信号STT1与STT2各自的上升时序之间的间隔的期间T1，以及对应于状态信号STT2与STT3各自的上升时序之间的间隔的期间T21，以及对应于状态信号STT3与STT4各自的上升时序之间的间隔的期间T22各自的长度的3倍。

本第2实施方式，如上所述，通过将用于重写动作的期间T3以及T5的长度设为T1～T22各期间的长度的3倍，在为了使存储器的读出以及重写动作高速化，而将用于生成T1～T62各期间的时钟信号CLK的脉冲宽度缩小的情况下，即使T1～T62各期间变短，也能够确保用于在第2单元区域(参考图3)的存储单元中进行重写所需要的长度的期间。这样，既能够实现存储器的动作的高速化，又能够可靠地进行对第2单元区域的存储单元的数据的重写。

基于第2实施方式的上述以外的效果，与基于上述第1实施方式的效果相同。

(第3实施方式)

接下来，对照图20，对基于本发明第3实施方式的存储器的读出以及重写动作进行说明。

基于第3实施方式的存储器，如图20所示，与基于上述第1实施方式的存储器不同，用于重写动作的期间T3以及T5的各期间的长度，被设置为T1～T22各期间的长度的4倍。也即，基于第3实施方式的存储器，在T3的期间，能够更可靠地在第2单元区域(参考图3)的存储单元中重写入数据“0”，同时，在T5的期间，能够更可靠地在第2单元区域(参考图3)的存储单元中重写入数据“1”。基于第3实施方式的存储器的上述以外的读出动作以及重写动作，与基于上述第1实施方式的存储器的读出动作以及重写动作相同。

对照图21，基于第3实施方式的状态器电路11，与基于上述第1实施方式的状态器电路11不同，具有7个DFF电路16a、16b、16c、16d、16e、16i以及16j。另外，DFF电路16i以及16j分别被输入时钟信号CLK以及反相复位信号RSTB。另外，DFF电路16i的输入端D被输入NOR电路31的输出信号。另外，从DFF电路16i的输出端QT输出计数结束信号CUP0。该计数结束信号CUP0被输入给NAND电路95以及选择器电路94。另外，选择器电路94的输出信号，被输入给DFF电路16j的输入端D。另外，从DFF电路16j的输出端QT输出计数结束信号CUP1，同时从输出端QB输出作为计数结束信号CUP1的反相信号的反相计数结束信号CUP1B。该计数结束信号CUP1被输入给NAND电路95以及选择器电路94的“0”侧，同时，反相计数结束信号CUP1B被输入选择器电路94的“1”侧。另外，从NAND电路95输出反相计数结束信号CUPB。该反相计数结束信号CUPB被输入给OR电路28以及29。基于第3实施方式的状态器电路11的上述以外的构成，与基于上述第1实施方式的状态器电路11的构成相同。

下面，对照图20以及图21，对基于本发明第3实施方式的状态器电路的动作进行说明。基于第3实施方式的状态器电路11，与基于上述第1实施方式的状态器电路11一样，对应于时钟信号CLK的顺次变为H电平，顺次输出H电平的状态信号STT1～STT4。另外，状态信号STT4上升到H电平之前的期间，NAND电路23以及25分别输入给AND电路30的信号共同保持H电平。因此从AND电路30向NOR电路31输入H电平的信号。该NOR电路由于被DFF电路16i输入了L电平的计数结束信号CUP0，因此从DFF电路16i所输出的计数结束信号CUP0被保持为L电平。这样，由于L电平的计数结束信号CUP0被输入给选择器电路94，因此选择器电路94的输入被保持在“0”侧。这样，由于DFF电路16j所输出的L电平的计数结束信号CUPB1经选择器电路94被提供给DFF电路16j，因此从DFF电路16j所输出的计数结束信号CUP1被保持为L电平。所以，NAND电路95被DFF电路16i输入了L电平的计数结束信号CUP0，同时被DFF电路16j输入了L电平的计数结束信号CUP1，因此，在状态信号STT4上升到H电平之前的期间，NAND电路95所输出的计数结束信号CUPB保持H电平。这样，由于H电平的计数结束信号CUPB被输入给OR电路29，因此，在状态信号STT4上升到H电平之前的期间，与上述第1实施方式相同，DFF电路16e所输出的状态信号STT5保持L电平。

当状态信号STT4上升到H电平之后，NAND电路25被输入了H电平的状态信号STT4以及H电平的反相状态信号STT5B，因此NAND电路25输出L电平的信号。这样，AND电路30被NAND电路25输入了L电平的信号，同时还被NAND电路23输入了H电平的信号，从AND电路30给NOR电路31输入L电平的信号。另外，NOR电路31由于被DFF电路16i输入了L电平的计数结束信号CUP0，因此NOR电路31向DFF电路16i输入H电平的信号。这样，接下来当输入给DFF电路16i的时钟信号CLK降低到L电平后又上升到H电平时，DFF电路16i输出H电平的计数结束信号CUP0。

由于H电平的计数结束信号CUP0被输入给选择器电路94，因此选择器电路94的输入被切换到“1”侧。这样，DFF电路16j所输出的H电平的反相计数结束信号CUP1B经选择器电路94被提供给DFF电路16j。这样，接下来当输入给DFF电路16j的时钟信号CLK降低到L电平后又上升到H电平时，DFF电路16j输出H电平的计数结束信号CUP1。另外，H电平的计数结束信号CUP0还被输入给NOR电路31。该NOR电路31由于被AND电路30输入了L电平的信号，因此，NOR电路31向DFF电路16i输入H电平的信号。这样，在与DFF电路16j输出H电平的计数结束信号CUP1相同的时钟信号CLK，DFF电路16i输出L电平的计数结束信号CUP0。这样，由于NAND电路95被输入了H电平的计数结束信号CUP1以及L电平的计数结束信号CUP0，因此NAND电路95所输出的反相计数结束信号CUPB保持H电平。

L电平的计数结束信号CUP0被输入给NOR电路31。该NOR电路31由于被AND电路30输入了L电平的信号，因此，NOR电路31向DFF电路16i输入H电平的信号。这样，接下来当输入给DFF电路16i的时钟信号CLK降低到L电平后又上升到H电平时，DFF电路16i输出H电平的计数结束信号CUP0。由于此时DFF电路16j所输出的计数结束信号CUP1保持H电平，从被输入了H电平的计数结束信号CUP0以及CUP1的NAND电路95输出L电平的反相计数结束信号CUPB。

L电平的反相计数结束信号CUPB被输入给OR电路29。该OR电路29由于被NAND电路25输入L电平的信号，因此从OR电路29向NAND电路27输入L电平的信号。另外，该NAND电路27由于被NAND电路26输入了H电平的信号，因此从NAND电路27向选择器电路19输入H电平的信号。这样，由于选择器电路19的输入被切换到“1”侧，因此从DFF电路16e所输出的H电平的反相状态信号STT5B经选择器电路19被输入给DFF电路16e。因此，接下来对应于输入给DFF电路16e的时钟信号CLK下降到L电平后又上升到H电平，DFF电路16e输出H电平的状态信号STT5。这样，状态信号STT5上升到H电平，比状态信号STT4上升到H电平，延迟了4个H电平的时钟信号CLK的期间。

之后，与基于上述第1实施方式的状态器电路11相同，对应于时钟信号CLK顺次变为H电平，状态信号STT1以及STT2顺次下降为L电平。这样，通过与上述的输出H电平的状态信号STT4之后，对应于第4个H电平的时钟信号，输出H电平的状态信号STT5同样的动作，在DFF电路16b输出L电平的状态信号STT2之后，对应于第4个H电平的时钟信号，从DFF电路16c输出L电平的状态信号STT3。这样，状态信号STT3下降到L电平，比状态信号STT2下降到L电平，延迟了4个H电平的时钟信号CLK的期间。

如上所述，由于状态信号STT5的上升的延迟量为4个时钟期间，因此状态信号STT5的上升的延迟量，是状态信号STT2～STT4的上升的1时钟期间的延迟量的4倍。这样，通过从状态信号STT4的上升到状态信号STT5的上升之间的期间所设定的用于重写动作的期间T3的长度，分别是对应于状态信号STT1与STT2各自的上升时序之间的间隔的期间T1，以及对应于状态信号STT2与STT3各自的上升时序之间的间隔的期间T21，以及对应于状态信号STT3与STT4各自的上升时序之间的间隔的期间T22各自的长度的4倍。另外，由于状态信号STT3的下降的延迟量为4个时钟期间，因此状态信号STT3的下降的延迟量，是状态信号STT2～STT4的下降的1时钟期间的延迟量的4倍。这样，通过从状态信号STT2的下降到状态信号STT3的下降之间的期间所设定的用于重写动作的期间T5的长度，分别是对应于状态信号STT1与STT2各自的上升时序之间的间隔的期间T1，以及对应于状态信号STT2与STT3各自的上升时序之间的间隔的期间T21，以及对应于状态信号STT3与STT4各自的上升时序之间的间隔的期间T22各自的长度的4倍。

本第3实施方式，如上所述，通过使用于重写动作的期间T3以及T5的长度为T1～T22各期间的长度的4倍，在为了使存储器的读出以及重写动作高速化，而将用于生成T1～T62各期间的时钟信号CLK的脉冲宽度缩小的情况下，即使T1～T62各期间变短，也能够确保用于在第2单元区域(参考图3)的存储单元中进行重写所需要的长度的期间。这样，既能够实现存储器的动作的高速化，又能够可靠地进行对第2单元区域的存储单元的数据的重写。

基于第3实施方式的上述以外的效果，与基于上述第1实施方式的效果相同。

另外，如上所公布的实施方式，所有方面均是例示，而不应该认为是限制。本发明的范围，不是由上述实施方式的说明而是由权利要求书所表示，并且包括在与权利要求书等同的意思以及范围内所进行的所有变更。

例如，在上述实施方式中，进行重写动作时，在升压字线WL之前，使位线BL阶梯升压，但本发明并不仅限于此，也可以在升压位线BL之前，使字线WL阶梯升压。

另外，上述实施方式中，使位线BL分两个阶段升压，每个阶段升压1/3VCC，但本发明并不仅限于此，也可以每次升压1/3VCC以下，总共升压3个阶段以上。另外，还可以使位线BL徐徐平滑升压。在这样升压位线BL的情况下，也能够得到与上述实施方式相同的效果。

另外，上述实施方式中，将用于重写动作的T3以及T5的期间的长度，设置为比T1～T22各期间长，但本发明并不仅限于此，也可以将用于重写动作的T3以及T5的期间的长度设置为与T1～T22各期间的长度实质上相同。图22表示基于本发明的变形例的对存储器的字线WL以及位线BL施加电压的方法的电压波形图。图23表示基于本发明的变形例的用来给存储器的字线WL以及位线BL施加电压所使用的内部信号的电压波形图。基于该变形例的存储器的电压施加方法，如图22所示，用于重写动作的T3以及T5的期间的长度被设置为与T1～T22各期间的长度一样。这样，如图23所示，用来给字线WL以及位线BL施加电压所使用的内部信号(状态信号STT1～5，字线源控制信号XSE3B～0、XUE2B～0，以及位线源控制信号YHE3B～0、YLE2B～0)中的T3以及T5期间的长度，被设置为与对应的T1～T22各期间的长度相同的长度。基于本发明的变形例的存储器的电压施加方法的上述之外的构成，与基于上述第1实施方式的构成相同。

基于本发明的变形例的存储器，如上所述，通过使“0”读取位线BL(BL0～2、4、6以及7)(参考图3)，以1/3VCC阶梯上升，在进行重写动作时，能够抑制选择字线WL(WL3)(参考图3)，与不进行重写动作的第1单元区域(参考图3)的存储单元所对应的“0”读取位线BL(BL0～2、4、6以及7)之间的电位差不超过1/3VCC，因此能够抑制因不进行重写动作的第1单元区域的存储单元被施加了大于1/3VCC的电位差所导致的扰动现象。

图24表示用来生成基于图23中所示的本发明的变形例的存储器的状态信号STT1～5的状态器电路11的构成的电路图。基于该变形例的状态器电路11，是一种时钟同步型的5位移位计数器。具体的说，该状态器电路11，如图24所示，包括5个DFF电路16a～16e、1个选择器电路17、2个NAND电路20以及21。

DFF电路16a～16e分别被输入时钟信号CLK以及反相复位信号RSTB。另外，反相复位信号RSTB从DFF电路16a～16e的输入端/R被输入。另外，DFF电路16a的输入端D中被输入选择器电路17的输出信号。另外，从DFF电路16a的输出端QT输出状态信号STT1。该状态信号STT1，被输入给选择器电路的“0”侧、NAND电路20以及下一个DFF电路16b。同样，扩展到DFF电路16b～16e，前一个DFF电路的状态信号STT1～4分别都被输入给下一个DFF电路。另外，DFF电路16e所输出的状态信号STT5输入给NAND电路20。另外，从DFF电路16a～16e的各个输出端QB，分别输出作为从输出端QT所输出的状态信号STT1～STT5的反相信号的反相状态信号STT1B～STT5B。另外，DFF电路16a的输出端QB所输出的反相状态信号STT1B，被输入给选择器电路17的“1”侧。另外，NAND电路21被输入了外部所提供的反相芯片选择信号CSB以及NAND电路20的输出。另外，NAND电路21的输出被输入给选择器电路17。

基于该变形例的状态器电路11的动作，首先，通过给DFF电路16a～16e输入L电平的反相复位信号RSTB，使DFF电路16a～16e所输出的状态信号STT1～STT5全部为L电平。此时，NAND电路20中，由于被输入了L电平的状态信号STT1以及STT5，因此从NAND电路20向NAND电路21输入H电平信号。该状态下，在H电平反相芯片选择信号CSB被输入给NAND电路21的情况下，从NAND电路21向选择器电路17输入L电平的信号。这样，由于选择器电路17的输出被切换到“0”侧，所以DFF电路16a所输出的L电平的状态信号STT1经选择器电路17被提供给DFF电路16a。这样，由于DFF电路16a所输出的状态信号STT1保持L电平，因此被输入状态信号STT1的DFF电路16b所输出的状态信号STT2也保持L电平。这样，从被输入了前一个DFF电路的输出信号的DFF电路16c～16e陆续输出L电平的状态信号STT3～5。

另一方面，在从NAND电路20向NAND电路21输入H电平的信号的状态下，在L电平的反相芯片选择信号CSB被输入给NAND电路21的情况下，从NAND电路21向选择器电路17输入H电平的信号。因此，由于选择器电路17的输出被切换到“1”侧，所以DFF电路16a所输出的H电平的反相状态信号STT1B经选择器电路17被提供给DFF电路16a。

接下来，随着时钟信号CLK变为H电平，从DFF电路16a所输出的状态信号STT1变为H电平。另外，从DFF电路16b～16e所输出的状态信号STT2～5保持L电平。另外，DFF电路16a所输出的H电平的状态信号STT1被输入给DFF电路16b。另外，DFF电路16a所输出的H电平的状态信号STT1还被输入给NAND电路20。此时，NAND电路20向NAND电路21输入H电平的信号。此时，由于输入给NAND电路21的反相芯片选择信号CSB保持H电平，因此从NAND电路21输入给选择器电路17的信号保持L电平。这样，由于选择器电路17的输出保持在“0”侧，所以DFF电路16a的H电平的状态信号STT1经选择器电路17被输入给DFF电路16a，这样，从DFF电路16a继续输出H电平的状态信号STT1。

接下来，随着时钟信号CLK再次变为H电平，DFF电路16b所输出的状态信号STT2变为H电平。此时，DFF电路16a所输出的状态信号STT1保持H电平，同时DFF电路16c～e所输出的状态信号STT3～5保持L电平。这样，之后通过同样的动作，对应于时钟信号CLK顺次变为H电平，DFF电路16c～e所输出的状态信号STT3～5也顺次变为H电平。之后，进一步通过与上述相同的动作，对应于时钟信号CLK顺次变为H电平，状态信号STT1～5顺次从H电平变为L电平。

另外，上述第1～第3实施方式中，构成使状态信号STT5的上升以及状态信号STT3的下降延迟2～4个时钟期间的状态器电路，但本发明并不仅限于此，还可以构成使状态信号STT5的上升以及状态信号STT3的下降延迟5个以上时钟期间的状态器电路。例如，通过增加基于上述第2实施方式的状态器电路11(参考图19)的DFF电路16g以及16h的段数，同时添加适当的逻辑电路，使H电平的反相计数结束信号CUP1B的输出时序延迟，从而能够使得状态信号STT5的上升以及状态信号STT3的下降延迟5个以上时钟期间。

另外，上述实施方式中，以进行读出动作时所使用的VCC的电压，与进行重写动作时所使用的VCC的电压相同的情况为例进行了说明，但本发明并不仅限于此，还可以使进行读出动作时所使用的VCC的电压，与进行重写动作时所使用的VCC的电压不同。例如，将进行读出动作时所使用的VCC的电压设定为大约3.3V，同时将进行重写动作时所使用的VCC的电压设定为大约3.0V。这种情况下，读出动作中的1/3VCC的电压变为大约1.1V，同时重写动作中的1/3VCC的电压变为大约1.0V。

Claims

1.一种存储器，具有：位线、配置成与所述位线相交叉的字线、和被连接在所述位线与所述字线之间的由强电介质电容器构成的存储单元，其特征在于，

对与所选择的所述字线相连接的选择存储单元进行读出动作，之后，在对一部分所述选择存储单元进行重写动作，或者对全体所述选择存储单元都不进行重写动作时，所述选择字线以及与不被重写的存储单元对应的各个位线，在将互相之间的电位差维持在最小单位电压值以下的情况下进行升压，并且让向所述选择字线以及与被重写的所述存储单元对应的各个位线施加用于重写的电压的期间长度，与所述字线以及与所述不被重写的存储单元对应的位线中至少任一方的电位迁移期间长度相同或者更长。

2.根据权利要求1所述的存储器，其特征在于，

所述重写动作由多个步骤构成；

通过对与所述选择字线相连接的选择存储单元进行的读出动作以及由多个步骤构成的重写动作，向至少是所述选择存储单元以外的存储单元的非选择存储单元，分别施加相同次数的给予第1方向的电场的电压和给予与所述第1方向相反的电场的电压。

3.根据权利要求1或2所述的存储器，其特征在于，

所述选择字线以及与所述不被重写的存储单元对应的位线中至少任一方，以向所述不被重写的存储单元上施加的电位差的1/3以下电压的阶梯进行升压。

4.根据权利要求1或2所述的存储器，其特征在于，

与所述不被重写的存储单元对应的位线，作为第1阶段，升压向所述被重写的存储单元施加的电位差的1/3的电压，之后，作为第2阶段，升压向所述被重写的存储单元施加的电位差的1/3的电压。

5.根据权利要求4所述的存储器，其特征在于，

在与所述不被重写的存储单元置对应的位线，作为第1阶段，升压向所述被重写的存储单元施加的电位差的1/3的电压时，所述选择字线上，也被施加了向所述被重写的存储单元施加的电位差的1/3的电压。

6.一种存储器，具有：位线、配置成与所述位线相交叉的字线、和被连接在所述位线与所述字线之间的由强电介质电容器构成的存储单元，其特征在于，

对与所选择的所述字线相连接的选择存储单元进行读出动作，之后，在对一部分所述选择存储单元进行重写动作，或者对全体所述选择存储单元都不进行重写动作时，所述选择字线以及与不被重写的存储单元对应的各个位线，在将互相之间的电位差维持在最小单位电压值以下的情况下进行升压，并且让所述选择字线以及与所述不被重写的存储单元对应的位线中至少任一方，以向所述被重写的存储单元施加的电位差的1/3以下的电压的阶梯进行升压。

7.根据权利要求6所述的存储器，其特征在于，

8.根据权利要求7所述的存储器，其特征在于，

在与所述不被重写的存储单元对应的位线，作为第1阶段，升压向所述被重写的存储单元施加的电位差的1/3的电压时，所述选择字线上，也被施加了向所述被重写的存储单元施加的电位差的1/3的电压。

9.一种存储器，其特征在于，具有：

位线；

配置成与所述位线相交叉的字线；

被连接在所述位线与所述字线之间的由强电介质电容器构成的存储单元；和

控制电路，其用于对与所选择的所述字线相连接的选择存储单元进行读出动作，之后，在对一部分所述选择存储单元进行重写动作，或者对全体所述选择存储单元都不进行重写动作时，所述选择字线以及与不被重写的存储单元对应的各个位线，在将互相之间的电位差维持在最小单位电压值以下的情况下进行升压，同时，让向所述选择字线以及与被重写的所述存储单元对应的各个位线施加用于重写的电压的期间长度，与所述字线以及与所述不被重写的存储单元对应的位线中至少任一方的电位迁移期间长度相同或更长。

10.根据权利要求9所述的存储器，其特征在于，

所述控制电路包括用于响应时钟信号、生成第1信号和第2信号的时钟控制电路；

所述第1信号用于设定所述字线以及与所述不被重写的存储单元对应的位线中至少任一方的电位迁移期间的始点以及终点；

所述第2信号用于设定对所述选择字线以及与所述被重写的存储单元对应的各个位线施加用于重写的电压的期间的始点以及终点。

11.根据权利要求9所述的存储器，其特征在于，

所述控制电路，包括用于生成第1信号和第2信号的延迟电路部；

12.根据权利要求9所述的存储器，其特征在于，

所述重写动作由多个步骤构成；

13.根据权利要求9所述的存储器，其特征在于，

14.根据权利要求9所述的存储器，其特征在于，

15.根据权利要求14所述的存储器，其特征在于，