CN100468716C - 电子器件 - Google Patents

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Abstract

本发明实现了最小化的电子器件，并在最小化时能保持其高可靠性。为此，该电子器件具有电子电路，包括：具有其上形成一部分电子电路的电路形成表面的衬底；形成在电路形成表面上的聚酰亚胺层；以及构成另一部分电子电路的螺旋形电感器，由聚酰亚胺层上的图形形成。

Description

电子器件
技术领域
本发明一般涉及电子器件，特别涉及通常以具有芯片尺寸封装结构的半导体器件为代表的小型化电子器件。
背景技术
近年来，以移动电话为代表的移动通信设备的微型化和袖珍化(s limming)以惊人般的速度发展。随着这种发展出现了对电子器件即在这些电子设备中使用的电子元件和半导体的小型化的需求。
例如，随着采用高频带宽的移动通信设备如移动电话的尺寸和重量的减小，对在这些移动通信设备中使用的电子器件的微型化和高密度电路设计有大量需求。这些电子器件基本上由高频有源元件和无源电路构成。因此，为实现电子电路的微型化，正在打算进行高频(RF)有源元件和高频(RF)无源电路的大规模集成。
然而，在尝试集成用于高频有源元件的匹配电路如功率放大器(PA)或低噪声放大器(LNA)时，不可能避免由于无源电路的损耗造成的特性退化。这样，在常规技术中，不集成影响特性的元件的匹配电路，而是外部地匹配。而且，对于PA等，从成本方面考虑，关于其电流容量，将匹配电路或电源电路形成于半导体衬底上是不现实的。
然而，对于在移动通信设备如移动电话中使用的上述高频元件的元件微型化和减小的需求日益增长，近年来，还出现了对这些匹配电路的集成的需求。因此，为了满足这些需求，已经出现了关于形成在半导体衬底上的RF无源电路(特别是螺旋形电感器)的各种建议，虽然已经看到了一些改进，但是关于Q值等的问题仍然存在，并且还没有发现解决该问题的基本方案。
发明内容
关于上述问题，本发明的目的是提供高度可靠的电子器件，其特性不会由于其微型化而退化。
本发明的特征在于为了实现上述目的而借助下列每个措施。
根据一个方案，提供一种电子器件，具有电子电路和连接到所述电子电路的外部连接端子，所述电子器件包括：具有其上形成所述电子电路的一部分的电路形成表面的衬底，所述电子电路对应于高频有源电路；在所述衬底上形成的隔离层；在所述电路形成表面和所述隔离层上形成的绝缘层；和内部布线，其包括用于将所述电子电路连接到所述外部连接端子和所述电子电路的另一部分的布线，其中，所述内部布线被制作成在形成所述隔离层的位置处的所述绝缘层中或在形成所述隔离层的位置处的所述绝缘层上的图形，其中，树脂层形成在所述内部布线上。
根据本发明，可以在形成在电子电路的衬底上的绝缘层内而不是象现有技术那样在其外部形成无源电路等。这样，电子器件可以具有多个功能，并且实施这种电子器件的电子设备可以减小其尺寸和元件数量。
而且，在本发明中，通过内部布线形成的电子电路可以是电感器，特别是螺旋形电感器。此外，上述电子器件可以具有多层螺旋形电感器。或者，通过内部布线形成的电子电路可包括天线，或电感器和天线。
此外，包括形成电感器和天线的上述电子器件作为层，其中与电感器的位置相比，天线的位置位于远离电路形成表面的地方。
或者，在本发明中，天线可以设置在与电路形成表面相对的衬底一侧上。
而且，由内部布线构成的电子电路连接于形成在衬底的电路形成表面上的电子电路的位置可处于内部布线的内端。
另外，上述电子器件可包括在由内部布线形成的电子电路和形成在衬底上的电子电路之间的屏蔽层。此外，上述屏蔽层可具有网状结构。
而且，上述电子器件可具有隔离层，用于电隔离所述衬底与由形成在衬底上的内部布线形成的所述电子电路。此外，隔离层可由填充到形成在衬底上的微型沟槽中的绝缘材料构成。
在本发明中，低噪声放大器或功率放大器可用做电子电路。
此外，根据另一方案的本发明提供了一种电子器件，具有电子电路和连接到所述电子电路的外部连接端子，所述电子器件包括：具有其上形成所述电子电路的一部分的电路形成表面的衬底，所述电子电路对应于高频有源电路；在所述衬底上形成的隔离层；在所述电路形成表面和所述隔离层上形成的第一绝缘膜；和内部布线，其包括用于将所述电子电路连接到所述外部连接端子和所述电子电路的另一部分的布线，其中，所述内部布线被制作成在形成所述隔离层的位置处的所述第一绝缘膜中或在形成所述隔离层的位置处的所述第一绝缘膜上的图形，以及在所述内部布线上形成的第二绝缘膜；其中所述第一绝缘膜的厚度不小于9μm；和所述第二绝缘膜的厚度不小于55μm。根据上述发明，可以防止在衬底和电感器之间以及在外部器件/设备和电感器之间产生寄生电容和寄生电阻。这进而还使电感器的Q值增加。
在上述发明中，电子器件的第一绝缘膜由聚酰亚胺或以环氧树脂作为其主要成分的有机绝缘材料构成。此外，电子器件的第二绝缘膜由环氧树脂或以环氧树脂作为其主要成分的有机绝缘材料构成。
上述第一绝缘膜可具有单层结构，或者可以具有多层结构。在后种情况下，第一绝缘膜可包括由不同有机绝缘材料构成的多个绝缘层。
此外，在包括第一绝缘膜和层间布线的电子器件中，其中第一绝缘膜具有由多个绝缘层形成的多层结构，层间布线用于连接形成在衬底上的电极和电感器，形成第一绝缘膜的绝缘层各具有直径不同的孔，位于距离衬底更高位置的绝缘层具有更小的直径，并且至少最上层绝缘层可以设置成覆盖所述无机绝缘层。
另外，在包括用于连接形成在衬底上的电极和电感器的层间布线的电子器件中，在形成在第一绝缘膜中的层间布线中的孔的直径可以设置成比形成在无机绝缘层中的孔的直径更小，并且第一绝缘膜可覆盖无机绝缘层。
而且，本发明的电子器件可具有用于将布线连接到外部连接端子的布线接线柱，以使第二绝缘膜的厚度受到上述布线接线柱的限制。
附图说明
图1是根据本发明第一实施例的电子器件的示意图；
图2是根据本发明第一实施例的电子器件的等效电路图；
图3是表示将螺旋形电感器连接到电子电路的等效电路图；
图4是本发明第一实施例的半导体器件的剖视图；
图5是根据本发明第二实施例的电子器件的示意图；
图6是根据本发明第三实施例的电子器件的示意图；
图7是形成两层结构的螺旋形电感器的透视图；
图8是形成三层结构的螺旋形电感器的透视图；
图9是根据本发明第四实施例的电子器件的示意图；
图10是表示将天线和螺旋形电感器连接到电子电路的等效电路图；
图11是表示根据本发明第五实施例的电子器件的示意图；
图12是根据本发明第六实施例的电子器件的示意图；
图13表示根据本发明第六实施例的电子器件的传输特性；
图14A和14B是表示螺旋形电感器的示意实施方式的电路图；
图15是表示根据本发明第七实施例的电子器件主要部件的放大顶视图；
图16是沿着线A-A截取的图15中所示的电子器件的剖视图
图17是表示第一有机绝缘膜的厚度和根据本发明第七实施例的电子器件中的Q值之间的关系的曲线；
图18是表示第二有机绝缘膜的厚度和根据本发明第七实施例的电子器件中的Q值的改变率之间的关系的曲线；
图19是表示通路的孔径和根据本发明第七实施例的电子器件中的欧姆电阻值之间的关系的曲线；
图20是在根据本发明第八实施例的电子器件中实现的螺旋形电感器的放大图；
图21A-21C是用于表示常规技术的螺旋形电感器和在根据本发明的第八实施例的电子器件中实现的螺旋形电感器的特性之间的差别的示意图；
图22是表示常规技术的螺旋形电感器和在根据本发明第八实施例的电子器件中实现的螺旋形电感器的特性之间的差别的曲线；
具体实施方式
下面参照附图介绍本发明的最佳实施例。
首先，说明根据本发明第一实施例的电子器件。在下面的说明中，半导体器件表示为本发明电子器件的例子。
图1-4说明了根据本发明第一实施例的半导体器件10A。图1是半导体器件10A的示意图；图2和3是半导体器件10A的电路图；图4是半导体器件10A的剖视图。
半导体器件10A包括衬底11、电子电路12、绝缘膜层13、布线层14、聚酰亚胺层15、重布线层16、密封树脂层17、和螺旋形电感器20。这个半导体器件10A具有CSP(芯片尺寸封装)结构。CSP结构是具有与半导体芯片基本相同的外部尺寸的封装结构。
结构11是硅衬底(半导体衬底)，电子电路12形成在作为所述衬底的上表面的电路形成表面11a上。电子电路12包括在半导体器件10A中实施的一部分电子电路，并使用公知半导体制造技术形成。
此外，电子电路12是高频有源电路，特别是，低噪声放大器(以下称为LNA)，如图2A和2B所示。在本例中，不是包括匹配电路的所有电感器都形成在螺旋形电感器20上；然而，包括影响NF特性、LNA的关键特性的输入匹配电路的电感器L1由螺旋形电感器20形成。
而且，隔离层23形成在偏离电路形成表面11a上的电子电路12的位置的位置上。隔离层23包括填充到微型制造沟槽中的绝缘材料(例如SiO2等)。隔离层23用做电隔离下述螺旋形电感器20和衬底11的隔离器。
在上述衬底11上，依次形成绝缘膜层13、布线层14、聚酰亚胺层15、重布线层16和密封树脂层17，如图4所示，图4中示出了电子电路12的剖视图。
绝缘膜层13是直接形成在硅衬底顶部的SiO2膜。在绝缘膜层13上形成布线层14。布线层14包括电子电路12的布线和I/O端子。
聚酰亚胺层15具有电隔离层并以例如12μm的厚度安装在衬底11上。这个聚酰亚胺层15是使用旋涂器等形成的，因此它与衬底11分离，这与绝缘膜层13不一样。
重布线层16对应内部布线，并且可以例如由铜(Cu)构成。根据预定图形形成在聚酰亚胺层15的顶部。对于这种重布线层16的形成技术，可以采用各种膜形成技术，如电镀、溅射和CVD。此外，通过实施公知的掩模工艺或电阻工艺，重布线层16的布线图形可以很容易地形成为任何形状的图形。为方便起见，在后面给出重布线层16的说明。
密封树脂层17例如由环氧树脂构成，并具有类似于前述聚酰亚胺层15的电隔离层。这个密封树脂层17例如是通过采用压缩成形技术形成的。在这个密封树脂层17的预定位置上形成输入焊盘18A和输出焊盘18B。
图中未示出的外部连接端子(例如焊料球等)形成在每个焊盘18A和18B上。而且，每个焊盘18A和18B经过外部接线柱21A连接到螺旋形电感器20上。此外，输出焊盘18B通过接线柱19连接到电子电路12上。
下面重点说明本实施例的螺旋电感器20。
前述重布线层16基本上用做将电子电路12的I/O端子延伸到外部连接端子31(参见图12，图1中未示出)的位置的布线。然而，在本发明的实施例中，基本上形成为用于将电子电路12的I/O端子连接到外部连接端子31上的重布线层16还包括形成为螺旋形布线图形的螺旋形电感器20。这样，根据本例的半导体器件10A的特征在于在与电子电路12的位置分开的位置形成电感器；即，螺旋形电感器20，其中电子电路12形成在衬底11上。
螺旋形电感器20是无源电路并构成安装在半导体器件10A上的电子电路的另一部分。这样，形成在衬底11的电路形成表面11a上的电子电路12(高频有源电路)和形成为聚酰亚胺层15的顶部上的重布线层16的螺旋形电感器20(高频无源电路)合作构成半导体器件10A的电子电路。
螺旋形电感器20的一端经过外部接线柱21A连接到输出焊盘18A。而且，螺旋形电感器20的另一端经过布线22连接到电子电路12。此外，可以低成本制造螺旋形电感器20(重布线层16)，因为可以使用上述公知膜形成技术形成。
如上所述，根据本例的半导体器件10A具有与形成在电子电路12中的电感器L2和L3(图3中未示出)分开的螺旋形电感器20。而且，螺旋形电感器20形成在半导体器件10A的内部。
这样，在本例中，在常规技术中在外部实施的螺旋形电感器20(无源电路)形成在绝缘层的内侧，而绝缘层由都形成在衬底11上的聚酰亚胺层15和密封树脂层17构成。这允许半导体器件10A具有多功能，还实现了实施螺旋形电感器20的半导体器件10A的微型化和元件数量的减少。
如前所述，包括螺旋形电感器20的重布线层16由铜(Cu)构成，聚酰亚胺层15的厚度为几十微米。因此，减少了由于重布线层16的电阻造成的损失和由多层结构的上下层的耦合造成的影响。
然而，如上所述，重布线层16的基本结构是电子电路12的I/O端子延伸到外部连接端子31。即使在形成重布线层16以便执行其原始功能时，在构成绝缘层的聚酰亚胺层15和密封树脂层17之间的布线中仍然存在某种程度的灵活性。
这样，与在包括电子电路12的衬底11上构成螺旋形电感器相比，在重布线层16中构成螺旋形电感器20允许在设置电感值时的灵活性更大。而且，螺旋形电感器20的形状和电子电路12的连接方式具有某种程度的灵活性。
例如，在LNA的情况下，其最重要的特性是NF特性，螺旋形电感器20用做对应输入匹配电路的电感器。在PA的情况下，关于电流容量方面，螺旋形电感器20用做输出匹配电路和电源电路。这样，螺旋形电感器20可以很容易地适合于根据电子电路12的电路特性的结构。
下面重点说明前述的隔离层23。如图1所示，隔离层23形成在螺旋形电感器20的正下方。这个隔离层23包括填充到形成在衬底11上的微型沟槽中的绝缘材料，并执行电隔离衬底11与螺旋形电感器20的功能。
在这种结构中，由于衬底11和螺旋形电感器20被隔离层23电隔离，可以防止由于衬底11的影响造成的Q值的下降，并且可进一步提高电子器件的可靠性。特别是，当硅衬底用做本例中的衬底11时，在没有隔离层23的情况下Q值的下降很明显；然而，通过形成这种隔离层23，可以有效地防止Q值的下降。
而且，如上所述，在衬底11和螺旋形电感器20之间有聚酰亚胺层。构成聚酰亚胺层15的聚酰亚胺树脂具有高电隔离性和低介电常数(相对介电常数)。这样，即使不形成隔离层23，通过聚酰亚胺层15也可防止Q值的下降，并且电子元件可能设置在螺旋形电感器20的正下方。因此，通过象上述实施例那样形成隔离层，可以进一步防止Q值的下降。
这里，虽然填充到微型沟槽中的绝缘材料用做上述实施例中的隔离层23，但在另一实施例中导电层(N+层)可形成为螺旋形电感器20正下方的地电位，并可获得相同的效果。
而且，注意到，虽然在上述实施例中，已经引入螺旋形电感器20作为半导体器件10A中的电感器，但是可以将电感器的螺旋形状改变为其它形状。然而，螺旋形状是最有效的，因为它能在非常小的区域内实现高电感值。
还注意到虽然在上述实施例中，电感器L1和L2形成在衬底11上，如图2所示，这些电感器L1和L2可形成在重布线层16上，以便整个无源电路形成在重布线层16上。
接着，下面介绍本发明的第二实施例。
图5示出了根据本发明第二实施例的半导体器件10B。在该图中，与在前述图1-4中所述的元件相同的元件用相同的数字符号表示，并省略它们的说明。这同样适用于后面对本发明第三实施例的说明。
对应本发明第一实施例的半导体器件10A设置成使电子电路12和螺旋形电感器20的位置在电路形成表面11a上互相远离偏移。换言之，根据本发明的第一实施例，半导体器件10A的电子电路12和螺旋形电感器20不互相面对。
相反，根据本发明第二实施例的半导体器件10B设置成使电子电路12和螺旋形电感器20互相面对。而且，本例的电子电路12是LNA。
通过直接在螺旋形电感器20下面形成电子电路，如本例那样，可以减少用于连接电子电路12和螺旋形电感器20的布线以及由接线柱21造成的电感器的Q值退化。而且，由于电子电路12和螺旋形电感器20形成一层，因此可减小从半导体器件10B的顶部观看的芯片的面积，由此可以最小化该半导体器件。
而且，如上所述，由于在本例中电子电路12是LNA，因此可减少由输入匹配电路的集成度造成的NF值的退化，由此使半导体器件10B用做超小型化LNA，其不需要外部输入匹配电路。
此外，由于在本例中电子电路12直接形成在螺旋形电感器20的下面，因此电连接到电子电路12和螺旋形电感器20的接线柱21设置在螺旋形电感器20的内端(将该内端连接到电子电路12的接线柱21下面将称为内部接线柱21B。)。
利用上述结构可缩短内部接线柱21B。因此，可降低由内部接线柱21B造成的特性退化，并且还可以控制由振动造成的影响。
现在介绍本发明第三实施例。
图6和7示出了根据本发明第三实施例的半导体器件10C。本发明的半导体器件10C包括多个螺旋形电感器(在本例中为两个)20A和20B。
第一螺旋形电感器20A在形成在衬底11上的第一聚酰亚胺层15A上形成为图形。第二螺旋形电感器20B在形成在第一聚酰亚胺层15A顶部的第二聚酰亚胺层15B上形成为图形。这里，当从半导体器件10C的顶部观看时，第二螺旋形电感器20B层叠在第一螺旋形电感器20A的顶部。
在上述结构中，该半导体器件的电感器由第一和第二螺旋形电感器20A和20B构成，以便电感值可以升得更高。而且，如图7的放大图所示，第一和第二螺旋形电感器20A和20B堆叠成层，因此减少了半导体器件10C的顶部视区。通过这种方式，根据本发明的半导体器件10C可在小区域内实现高电感值。
如第二实施例那样，本例也可以防止由内部接线柱21B造成的特性退化和减少了由振荡造成的影响，这都是归功于内部接线柱21B在螺旋形电感器20的内端电连接电子电路12和螺旋形电感器20，因此实现了更短的内部接线柱21B。
提供有第一和第二螺旋形电感器20A和20B的上述半导体器件10C的电子电路12可以是功率放大器，如图7B和7C所示。当电子电路12包括功率放大器时，不是包括匹配电路的所有电感器L1-L3都形成在螺旋形电感器20(重布线层16)上；包括影响输出特性即功率放大器的关键特性的输出匹配电路的电感器L3设置成螺旋形电感器20B。此外，在图7C所示的例子中，扼流线圈L2用做馈送电路中的螺旋形电感器20A，通过半导体制造工艺形成包括输入匹配电路的电感器L1，其中集成了包括匹配电路的所有电感器L1-L3。
这里，螺旋形电感器不限于两层，可以是如图8所示的三层(设有第一至第三螺旋形电感器20A-20C)，或者也可以是四层或更多层。因此，还可以通过选择螺旋形电感器的层的数量确定电感值。
而且，当该半导体器件中的电子电路12包括如图14所示的刻度盘电路(dial circuit)时，该螺旋形电感器用做影响刻度盘电路的相位噪声特性的共振电路(电感器L)。
下面介绍本发明的第四实施例。
图9和10示出了根据本发明第四实施例的半导体器件10D。图9是半导体器件10D的示意图，图10是半导体器件10D的等效电路图。
根据本发明第四实施例的半导体器件的特征在于包括天线27。而且，电子电路12是LNA，并且电子电路12和天线27经过作为输入匹配电路的螺旋形电感器20连接。这样，半导体器件10D包括一个整体式接收芯片(all-in-onereceiver chip)。
而且，可以形成作为PA的电子电路。在这种情况下，天线27连接到电子电路12的输出端口，因此减少了由电子电路12和天线27之间的布线造成的损失，并由此控制作为PA的电子电路12的电功率损耗。
此外，通过在衬底11上形成发送机/接收机装置(例如PA、LNA、数字信号处理系统等)的构成部件，可以实现几乎没有由于布线等的损失造成的特性退化的超小型无线电收发机。在这种情况下，对于密封树脂层17必须选择不破坏天线27的特性的树脂材料。
如上所述，在本例中，天线27形成在具有每个焊盘18A和18B的密封树脂层17的上表面上。然而，天线27可以形成在聚酰亚胺层15上，由此形成具有重布线层16的组合结构。在这种情况下，如果螺旋形电感器20也形成在聚酰亚胺层15上，螺旋形电感器20和天线27可以形成为组合结构。
在根据本例的半导体器件10D中，形成该天线，以便形成所谓的一个芯片接收机装置，由此实现了高度可靠的小型化发送机、接收机、或发送机/接收机装置，它们几乎没有由于如布线等因素造成的特性退化。而且，由于天线27和螺旋形电感器20一起形成在半导体器件10D中，因此可实现所述器件的小型化。
关于螺旋形电感器20和天线27的定位，天线27设置得比螺旋形电感器20更远离电路形成表面11a。换言之，螺旋形电感器20埋入到该器件中，而天线27暴露于器件的表面上(天线可以稍微埋置在器件中)。这种结构可防止螺旋形电感器20影响天线27的发送/接收过程，由此实现高发送/接收特性。
在上面的说明中，天线27形成在面对衬底11的电路形成表面11a的位置上；然而，天线27也可以设置在衬底11的电路形成表面11a的相对侧。
这里，假定在本发明的下列权利要求书中所称的“内部布线”包含天线27和形成在作为绝缘层的密封树脂层17上的每个焊盘18A和18B，以及螺旋形电感器20。
现在说明本发明的第五实施例。
图11表示根据本发明第五实施例的半导体器件10E。本例的该半导体器件10E与图5中所示的第二实施例的半导体器件10B相同，除了在半导体器件10E中，在电子电路12和螺旋形电感器20之间形成屏蔽层30之外。
这个屏蔽层30由导电材料制成，并形成为网状结构。而且，这个屏蔽层30连接到接地焊盘(图中未示出)并因此处于地电位。
通过在电子电路12和螺旋形电感器20之间形成接地屏蔽层30，如上所述，电子电路12和螺旋形电感器20被屏蔽层30互相电分离(隔离)，由此防止两侧互相影响。通过这种方式，可实现高度可靠的电子电路。而且，由于在本例中屏蔽层30具有网状结构，因此可以不使它们与屏蔽层30隔离而形成接线柱19和21，由此简化了接线柱19和21的制造工艺。
下面介绍本发明的第六实施例。
图12示出了根据本发明第六实施例的半导体器件10F。本例的半导体器件10F与第四实施例的半导体器件10D相同，除了在半导体器件10F中，在螺旋形电感器20和天线27之间形成屏蔽层30之外。
上述屏蔽层30与半导体器件10E中使用的相同并连接到图中未示出的接地焊盘上。这样，这个屏蔽层30处于地电位。通过在螺旋形电感器20和天线27之间形成接地屏蔽层30，如本例那样，螺旋形电感器20和天线27被屏蔽层30互相电分离(隔离)，由此防止两侧互相影响。通过这种方式，可防止天线27拾取源自螺旋形电感器20的噪声，并且实现了高度可靠的发送/接收器件。
图13示出了半导体器件10F的发送特性。在该曲线中，线A表示设有屏蔽层30的半导体器件10F的特性，线B表示没有屏蔽层30的半导体器件的特性。从该曲线明显看出，根据本例的半导体器件10F具有更好的发送特性。
在上述第五和第六实施例中，屏蔽层30形成在电子电路12和螺旋形电感器20之间或螺旋形电感器20和天线27之间。然而，这个屏蔽层30还可以形成在电子电路12和螺旋形电感器20之间以及螺旋形电感器20和天线27之间。
下面将介绍本发明的第七实施例。
图15和16示出了根据本发明第七实施例的半导体器件10G。图15是其中形成半导体器件10G的螺旋形电感器20的区域的放大图。图16表示沿着线A-A截取的图15的剖视图。
根据本例的半导体器件10G的特征在于形成在衬底11上的第一有机绝缘膜44和第二有机绝缘膜45。如图16所示，无机绝缘膜41、第一有机绝缘膜44和第二有机绝缘膜45以层的形式形成在衬底11上。而且，形成在重布线层16中的螺旋形电感器20安装在第一有机绝缘膜44上。
衬底11是半导体衬底并在其电路形成表面(图16的上侧)上形成电子电路12。而且，电极46形成在衬底11的电路形成表面的预定位置上。螺旋形电感器20的内端通过通孔48电连接到上述电极46上。
关于螺旋形电感器的外端，在其上形成接线柱21。接线柱21穿过第二有机绝缘膜45，并在这个膜层的上面突出，其中第二有机绝缘膜将在后面详细介绍。外部电极49(焊料球)形成在接线柱21的突出部分上。
下面介绍形成在衬底11上的从无机绝缘层41到第二有机绝缘膜45的每个层。首先，无机绝缘层41直接形成在衬底11上面。这个无机绝缘层41用做钝化膜，并可采用PSG(磷硅酸盐玻璃)膜或SiN膜的形式。
第一有机绝缘膜44形成在上无机绝缘层41的顶部。这个第一有机绝缘膜具有包括第一聚酰亚胺层42和第二聚酰亚胺层43的多层结构。如上所述，螺旋形电感器20形成为这个第一有机绝缘膜44上的图形。
而且，第二有机绝缘膜45形成在第一有机绝缘膜44上。这个第二有机绝缘膜45具有与密封树脂层17相同的功能，并且可以例如由环氧树脂或具有环氧树脂作为其主要成分的有机绝缘材料制成。
在本例中，第一有机绝缘膜44的厚度(由图16中的箭头W1所示)设定为不小于9μm，第二有机绝缘膜45的厚度(图16中的箭头W2所示)设定为不小于55μm。通过设定第一和第二有机绝缘膜44和45的上述厚度为上述值，可提高螺旋形电感器20的Q值。下面将参照图17和18介绍获得这种效果的原因。
图17表示第一有机绝缘膜44的厚度(第一和第二聚酰亚胺层42和43的总厚度)和Q值的关系。这个曲线图中表示的特性是通过将螺旋形电感器20的电感设定为3nH和将频率设定为2.0GHz进行实验获得的结果。
根据图17，当第一有机绝缘膜44的厚度在0.0-9.0μm范围内时，Q值逐渐地增加，并且在第一有机绝缘膜44的厚度超过9.0μm时，稳定在约20.0的值。换言之，一旦第一有机绝缘膜44的厚度在9.0μm以上，就可维持螺旋形电感器20的高Q值。
图18示出了第二有机绝缘膜45的厚度和Q值之间的关系。这个图中所示的特性也是通过将螺旋形电感器20的电感设定为3nH和将频率设定为2.0GHz进行实验获得的结果。
根据图18，当第二有机绝缘膜45的厚度在24.0-55.0μm范围内时，Q值改变率逐渐地增加，并且在第二有机绝缘膜45的厚度超过55.0μm时，稳定在约0.0的值。换言之，一旦第二有机绝缘膜45的厚度在55.0μm以上，就可维持螺旋形电感器的高Q值。
这样，通过设定第一有机绝缘膜44的厚度不小于9.0μm，可以维持螺旋形电感器20和衬底11(电路形成表面)之间的合理距离。同样，通过设定第二有机绝缘膜45的厚度不小于55.0μm，可以维持外部和螺旋形电感器20之间的合理距离。
根据本例，可防止在衬底11和螺旋形电感器20之间产生寄生电容和寄生电阻，并且还可以防止在半导体器件10G的外部器件和装置与螺旋形电感器之间产生寄生电容和寄生电阻，由此提高螺旋形电感器的Q值。这样，可在半导体器件10G中实现具有高Q值的微波单片集成电路(MMIC)。
此外，在本例中，第一有机绝缘膜44由具有聚酰亚胺作为其主要成分的有机绝缘材料制成。具有聚酰亚胺作为其主要成分的绝缘材料具有高电感值和低介电常数(相对介电常数)，因此能够防止螺旋形电感器20的Q值下降。而且，第一有机绝缘膜44的材料可以是用环氧树脂而不是聚酰亚胺作为其主要成分的有机绝缘材料。环氧树脂的介电常数不与聚酰亚胺一样低；然而，其优异的机械和电稳定性可补偿这个弱点。
第二有机绝缘膜45由环氧树脂或具有环氧树脂作为其主要成分的有机绝缘材料(以下称为环氧树脂)制成。通过提供这种成分，可用环氧树脂保护螺旋形电感器和衬底，环氧树脂具有优异的机械强度并可提高半导体器件10G的可靠性。而且，由于环氧树脂具有高电感值，因此可以防止螺线形电感器的Q值下降。
下面介绍通路48的结构。通过无机绝缘层41和第一有机绝缘膜44，通路48电连接形成在第一有机绝缘膜44上的螺旋形电感器20和形成在衬底11上的电极46。
换言之，通路48用作通过每个绝缘层41-44将螺旋形电感器20连接到电极46的层间布线。因此，分别在无机绝缘层41和第一有机绝缘膜44(第一聚酰亚胺层42和第二聚酰亚胺层43)中形成开口41A、42A和43A，以便形成通路48。下面的说明涉及每个开口41A、42A和43A的尺寸之间的关系。
首先，比较第一聚酰亚胺层42的开口42A的直径(图16中的箭头L42所示)和第二聚酰亚胺层43的开口43A的直径(图16中的箭头L43所示)，开口42A的直径L42大于开口43A的直径L43(L42>L43)。即，分别形成在每层聚酰亚胺层42和43中的开口42A和43A的直径L42和L43设置成使得位于相对于衬底11更高位置的层具有较小的开口。
另一方面，作为最上层(即在形成第一有机绝缘膜44的多层聚酰亚胺层中的最上层)的第二聚酰亚胺层43设置成覆盖位于下面的无机绝缘层41和第一聚酰亚胺层42的末端。换言之，第二聚酰亚胺层43具有覆盖无机绝缘层41和第一聚酰亚胺层42并在其上延伸以接触电极46的上表面的覆盖部分43B。通过上述覆盖部分43B形成的开口43A成为通路48的所谓的通路孔。
接着，在形成在第一有机绝缘膜44中的孔的直径和形成在无机绝缘层41中的开口41A的直径(图16中的箭头L41所示)之间进行比较。
当第一有机绝缘膜44由多个聚酰亚胺层(在本例中，开口43A的直径L43对应形成在第一有机绝缘膜44中的孔的上部直径)构成时，形成在第一有机绝缘膜44的孔的直径对应聚酰亚胺层的最小开口的直径。
如图16所示，在本例中，形成在第一有机绝缘膜44中的孔的直径L43小于开口41A的直径L41(L43<L41)。而且，如前所述，第二聚酰亚胺层43的覆盖部分43B覆盖无机绝缘层41的地方形成开口41A。
通过形成上述结构，由多个聚酰亚胺层42和43形成的阶梯形表面可用最上层聚酰亚胺层(第二聚酰亚胺层43)填充并整平。同样，由无机绝缘层41和第一有机绝缘膜44形成的阶梯形表面可被覆盖部分43B整平。
在上述实施例中，其中形成将成为通路48的导电金属膜(内部布线)的孔的表面、即覆盖部分43B的表面为平滑倾斜表面；因此，即使通路48形成在覆盖部分43B中，可防止通路48内的应力保持在其中(在阶梯形结构中，在形成在表面上的角部产生应力)。相应地，可防止在通路48中产生缺陷如裂痕并可提高半导体器件10G的可靠性。而且，由于覆盖部分43B的表面是平滑锥形表面，成为通路48的金属膜可精确地形成在孔中。
另外，在本例中，通路48的所谓通路孔的直径L43(形成在电连接通路48和电极46的区域中的开口，其对应本例中的开口43A)设定为20-50μm。通过这种方式，半导体器件10G可最小化，同时防止通路48的阻挡升高。
图19表示通路48和电极46的连接部位的欧姆电阻值(阻抗值)与通路孔的直径之间的关系。根据上述附图，随着通路孔的直径的增加，欧姆电阻值下降。然而，当通路孔的直径在20.0μm之下时，欧姆电阻值超出60.0m，因此不适合于本发明。
另一方面，当上述直径超过50μm时，电极46的面积太大，由此妨碍了半导体器件10G的最小化。这样，通过设定通路孔的直径L43为20-50μm，半导体器件10G可以最小化，并可限制通路48的阻抗升高。
而且，在本例中，接线柱21用于连接外部电极49和螺旋形电感器20。这样，可根据半导体器件10G的制造通过接线柱21精确地确定第二有机绝缘膜45的厚度W1。这是由于可防止第二有机绝缘膜45的厚度大于接线柱21的高度。
而且，在上述实施例的说明中，第一有机绝缘膜44具有多层结构；然而，上述第一有机绝缘膜44还可具有单层结构。此外，螺旋形电感器不限于具有螺旋形结构，也可以采取其它形式，如矩形结构。
下面介绍本发明的第八实施例。
图20表示在根据本发明第八实施例的半导体器件上形成的螺旋形电感器50的放大图。在本例中，螺旋型电感器50的内端52偏离螺旋形电感器中心点54，并形成从螺旋形电感器的上述内端52延伸并避开中心点54的延伸布线53。换言之，在螺旋形电感器50的中心点54周围的区域中，提供未构图部分，它不容纳包括螺旋形电感器50的重布线层16。
上述实施例可实现螺旋形电感器50的小型化以及螺旋形电感器50的高Q值。在下面参照图21A-21C和22解释其原因。
图21A中所示的螺旋形电感器55具有从螺旋形电感器55的中心点偏移的内端，与根据本例的螺旋形电感器50一样。然而，延伸布线53穿过螺旋形电感器55的中心点而不是避开该区域。
图21B中所示的螺旋形电感器56设置成以便最小化图21A中所示的螺旋形电感器55的结构。具体而言，图21B的螺旋形电感器56的直径R2设置成小于图21A的螺旋形电感器55的直径R1(R2<R1)。然而，螺旋形电感器56的延伸布线53还穿过螺旋形电感器56的中心点。
图21C表示根据本发明第八实施例的图20的螺旋形电感器50。这个螺旋形电感器50的直径等于图21B中所示的螺旋形电感器56的直径R2，这是螺旋形电感器55的小型化形式。
图22示出了每个上述螺旋形电感器55、56和50的Q值特性。由上述曲线中的线A表示的值对应螺旋形电感器55(图21A)的特性，由线B表示的值对应螺旋形电感器56(图21B)的特性，由线C表示的值对应螺旋形电感器50(图21C)的特性，这是根据本发明实施例的。
从图22可断定，图21A中所示的螺旋形电感器55的Q值特性优于螺旋形电感器50和56的Q值特性。然而，如前所述，直径R1较大，因此放大了容纳上述螺旋形电感器55的半导体器件。
相反，图21B中所示的螺旋形电感器56具有小直径R2，因此实现了容纳上述螺旋形电感器56的半导体器件的小型化。然而，这个螺旋形电感器56的Q值特性比其它螺旋形电感器55和50差。
另一方面，根据本发明上述实施例的螺旋形电感器50具有小直径R2，因此可实现半导体器件的小型化，同时，具有与螺旋形电感器55基本相同的Q值特性。因此，在本例中，可实现半导体器件的小型化并保持高Q值特性。
如上所述，本发明具有各种优点，这将在下面讨论。
根据本发明，在电子器件中可提供多种功能，由此实现电子装置的最小化并减少元件数量。
而且，由于由内部布线形成的电子电路可以是电感器，因此与电感器直接安装在衬底上的结构相比，在设置电感值时可提供更高程度的灵活性。
此外，由于内部布线可以是本发明中的螺旋形电感器，因此可在非常小的区域上实现高电感值。此外，由于螺旋形电感器由形成为绝缘层内的图形的内部布线构成，因此可以很容易地以低成本制造。
此外，通过在电子器件中形成多层螺旋形电感器，可实现甚至更高的电感值。
而且，通过设定由内部布线形成的电子电路和在内部布线的内端在衬底上形成的电子电路的连接部位，可最小化由电子电路的上述连接部位中的延伸线引起的特性退化，并且还可以控制由于振荡造成的影响。
或者，通过形成具有内部布线的天线，可形成只有一个芯片的接收机，由此实现了高度可靠的小型发送机、接收机或发送机/接收机装置，它们都几乎没有由于如布线等因素造成的特性退化。
而且，通过形成具有内部布线的电感器和天线，可实现更小的多功能电子器件。
此外，通过设置电感器和天线为层叠结构并使天线相对于电感器更远离电路形成表面定位，可制成更小的电子器件。而且，通过将天线放在比电感器更远离电路形成表面的位置，即通过将天线放在更靠近绝缘层的表面或在表面上，可以保护天线的发送和接收过程不受电感的影响。结果是，可实现高发送和接收特性。
而且，通过将天线设置在电路形成表面的相反侧上，可实现高度可靠的电子器件。
此外，通过用屏蔽层电分离(隔离)由所述内部布线形成的电子电路和形成在所述衬底上的电子电路，可防止两个电路互相影响。这样导致电子器件具有优异可靠性。
此外，通过用隔离层电隔离衬底和由内部布线形成的电子电路，可防止由于受到衬底的影响造成的上述电子电路的Q值的退化，并提高了电子器件的可靠性。
此外，通过设定第一绝缘膜的厚度不小于9μm，可防止在衬底和电感器之间产生寄生电容和寄生电阻。而且，通过设定第二绝缘膜的厚度不小于55μm，可防止在外部器件和装置与电感器之间产生寄生电容和寄生电阻。寄生电容和寄生电阻的减少相应地使电感器的Q值增加。
而且，在本发明中可实现具有高Q值的微波单片集成电路(MMIC)。
此外，通过使用具有高电感值和低介电常数(相对介电常数)的由聚酰亚胺做为其主要成分的绝缘材料，或通过使用提供优异绝缘特性的由环氧树脂作为其主要成分的绝缘材料作为第一绝缘膜，可防止电感器的Q值下降。
而且，通过用环氧树脂或由环氧树脂作为其主要成分的有机绝缘材料形成第二绝缘层，可用环氧树脂或具有环氧树脂作为其主要成分的绝缘材料保护电感器和衬底，因为它们都具有优异的机械强度，并可以提高电子器件的可靠性。而且，环氧树脂或由环氧树脂作为其主要成分的绝缘材料都具有高绝缘特性，由此可防止电感器的Q值下降。
在形成层间布线时，通过设置形成在每个绝缘层中的每个孔的直径，以便距离衬底更高定位的绝缘层具有较小的直径，并且至少最上层绝缘层覆盖无机绝缘层，最上层绝缘层可填充在由形成第一绝缘膜的多个绝缘层形成的阶梯形表面中，并且可以整平其上形成层间布线的孔的表面。此外，由于在将层间布线形成在孔的表面上时应力不会保留在层间布线中，因此可提高层间布线形成区中的可靠性。而且，由于孔的内壁是锥形平滑表面，因此成为层间布线的金属膜可以精确地形成在形成层间布线的孔的内壁上。
而且，通过设置用于实现在第一绝缘膜中形成的层间布线的孔的直径小于在无机绝缘层中形成的上述孔的直径，并且通过设置第一绝缘膜以覆盖所述的无机绝缘层，由无机绝缘层和第一绝缘膜形成的阶梯形表面可以被第一绝缘膜填充，以便整平容纳层间布线的孔的表面。结果是，在将层间布线形成在孔的表面上时应力不会保留在层间布线中，并且可以提高层间布线形成区的可靠性。
此外，通过限制其中形成层间布线的孔的直径，可以实现电子器件的小型化，同时还可以控制层间布线的阻抗升高。
最后，通过形成将布线连接到外部连接端子的布线接线柱，第二绝缘膜的厚度不超过布线接线柱的高度，由此可以精确确定第二绝缘膜的厚度。
本专利申请基于并要求在2001年12月14日申请的日本专利申请No.2001-381325和在2002年10月22日申请的日本专利申请No.2002-307429的在先申请日的优先权，在这里引证其全部内容供参考。

Claims (20)

1、一种电子器件，具有电子电路和连接到所述电子电路的外部连接端子，所述电子器件包括:
具有其上形成所述电子电路的一部分的电路形成表面的衬底，所述电子电路对应于高频有源电路；
在所述衬底上形成的隔离层；
在所述电路形成表面和所述隔离层上形成的绝缘层；和
内部布线，其包括用于将所述电子电路连接到所述外部连接端子和所述电子电路的另一部分的布线，其中，所述内部布线被制作成在形成所述隔离层的位置处的所述绝缘层中或在形成所述隔离层的位置处的所述绝缘层上的图形，其中，树脂层形成在所述内部布线上。
2、根据权利要求1的电子器件，其中由所述内部布线形成的所述电子电路是螺旋形电感器。
3、根据权利要求2的电子器件，包括多个被制作成多层结构的所述螺旋形电感器。
4、根据权利要求1的电子器件，还包括将由所述内部布线形成的所述电子电路连接到形成在所述衬底的电路形成表面上的所述电子电路的连接部位，所述连接部位位于所述内部布线的内端。
5、根据权利要求1的电子器件，其中由所述内部布线形成的电子电路是天线。
6、根据权利要求1的电子器件，其中:
形成电感器和天线，作为由所述内部布线形成的电子电路；和
所述电感器和所述天线形成层状结构，天线比电感器更远离所述电路形成表面。
7、根据权利要求1的电子器件，还包括在由所述内部布线形成的电子电路和在所述衬底上形成的电子电路之间形成的屏蔽层。
8、根据权利要求7的电子器件，其中所述屏蔽层具有网状结构。
9、根据权利要求1的电子器件，还包括在衬底上用于电隔离所述衬底与由所述内部布线形成的电子电路的隔离层。
10、根据权利要求9的电子器件，其中所述隔离层包括填充到在所述衬底上形成的微型沟槽中的绝缘材料。
11、一种电子器件，具有电子电路和连接到所述电子电路的外部连接端子，所述电子器件包括:
具有其上形成所述电子电路的一部分的电路形成表面的衬底，所述电子电路对应于高频有源电路；
在所述衬底上形成的隔离层；
在所述电路形成表面和所述隔离层上形成的第一绝缘膜；和
内部布线，其包括用于将所述电子电路连接到所述外部连接端子和所述电子电路的另一部分的布线，其中，所述内部布线被制作成在形成所述隔离层的位置处的所述第一绝缘膜中或在形成所述隔离层的位置处的所述第一绝缘膜上的图形，以及
在所述内部布线上形成的第二绝缘膜；其中
所述第一绝缘膜的厚度不小于9μm；和
所述第二绝缘膜的厚度不小于55μm。
12、根据权利要求11的电子器件，其中硅衬底被用作所述衬底。
13、根据权利要求11的电子器件，其中所述第一绝缘膜由聚酰亚胺或以环氧树脂作为其主要成分的有机绝缘材料制成。
14、根据权利要求11的电子器件，其中所述第二绝缘膜由环氧树脂或以环氧树脂作为其主要成分的有机绝缘材料制成。
15、根据权利要求11的电子器件，其中所述第一绝缘膜具有单层结构。
16、根据权利要求11的电子器件，其中所述第一绝缘膜具有多层结构。
17、根据权利要求11的电子器件，其中:
所述第一绝缘膜具有由多个绝缘层形成的多层结构，并且所述电感器和在衬底上形成的电极通过层间布线来连接；
形成所述第一绝缘膜的所述多个绝缘层各具有直径不同的孔，距离衬底更高位置的绝缘层具有较小直径；和
至少最上层绝缘层被设置成覆盖所述无机绝缘层。
18、根据权利要求11的电子器件，其中:
所述电感器和在衬底上形成的电极通过层间布线来连接；
用于实现在第一绝缘膜上形成的所述层间布线的孔的直径小于在所述无机绝缘层上形成的所述孔的直径；和
所述第一绝缘膜被设置成覆盖所述无机绝缘层。
19、根据权利要求18的电子器件，其中在所述第一绝缘膜中形成的孔的直径设置在20-50μm的范围内。
20、根据权利要求11的电子器件，包括:
用于将所述布线连接到外部连接端子的布线接线柱；其中，
所述第二绝缘膜的厚度由所述布线接线柱的高度限制。
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Families Citing this family (91)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004214561A (ja) * 2003-01-08 2004-07-29 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
CN100461410C (zh) * 2003-08-28 2009-02-11 株式会社日立制作所 半导体器件以及其制造方法
US7919864B2 (en) * 2003-10-13 2011-04-05 Stmicroelectronics S.A. Forming of the last metallization level of an integrated circuit
EP1553812A3 (fr) * 2003-12-11 2013-04-03 STMicroelectronics S.A. Puce à semiconducteur et circuit comprenant une inductance blindée
JP3973624B2 (ja) 2003-12-24 2007-09-12 富士通株式会社 高周波デバイス
US7657185B2 (en) * 2004-01-26 2010-02-02 Opnext, Inc. Electronic interface for long reach optical transceiver
US7068138B2 (en) * 2004-01-29 2006-06-27 International Business Machines Corporation High Q factor integrated circuit inductor
JP2005268249A (ja) * 2004-03-16 2005-09-29 Philtech Inc 半導体装置およびその製造方法
US7030472B2 (en) * 2004-04-01 2006-04-18 Agere Systems Inc. Integrated circuit device having flexible leadframe
JP4654598B2 (ja) * 2004-04-30 2011-03-23 ソニー株式会社 半導体装置およびその製造方法
JP2005333081A (ja) * 2004-05-21 2005-12-02 Shinko Electric Ind Co Ltd 基板、半導体装置及び基板の製造方法
KR100548388B1 (ko) * 2004-07-20 2006-02-02 삼성전자주식회사 저손실 인덕터소자 및 그의 제조방법
JP2006059959A (ja) * 2004-08-19 2006-03-02 Oki Electric Ind Co Ltd 半導体装置、及び半導体装置の製造方法
US7173498B2 (en) * 2004-09-28 2007-02-06 Texas Instruments Incorporated Reducing the coupling between LC-oscillator-based phase-locked loops in flip-chip ASICs
US20060097346A1 (en) * 2004-11-10 2006-05-11 Advanpack Solutions Pte Ltd Structure for high quality factor inductor operation
FR2878081B1 (fr) * 2004-11-17 2009-03-06 France Telecom Procede de realisation d'antennes integrees sur puce ayant une efficacite de rayonnement ameliore.
JP5207587B2 (ja) * 2005-02-18 2013-06-12 三洋電機株式会社 回路装置
US7750434B2 (en) 2005-01-31 2010-07-06 Sanyo Electric Co., Ltd. Circuit substrate structure and circuit apparatus
JP4812440B2 (ja) * 2005-02-03 2011-11-09 ルネサスエレクトロニクス株式会社 回路基板および半導体装置
US7619296B2 (en) 2005-02-03 2009-11-17 Nec Electronics Corporation Circuit board and semiconductor device
CN101151544B (zh) 2005-03-28 2011-08-03 株式会社半导体能源研究所 半导体器件、其制造方法、及其测量方法
JP4630114B2 (ja) * 2005-04-18 2011-02-09 新光電気工業株式会社 リーダライタ及びその製造方法
US8350657B2 (en) * 2005-06-30 2013-01-08 Derochemont L Pierre Power management module and method of manufacture
JP2007049115A (ja) 2005-07-13 2007-02-22 Seiko Epson Corp 半導体装置
JP4774248B2 (ja) * 2005-07-22 2011-09-14 Ｏｋｉセミコンダクタ株式会社 半導体装置
JP4749795B2 (ja) * 2005-08-05 2011-08-17 新光電気工業株式会社 半導体装置
US7323948B2 (en) * 2005-08-23 2008-01-29 International Business Machines Corporation Vertical LC tank device
JP4544181B2 (ja) * 2006-03-03 2010-09-15 セイコーエプソン株式会社 電子基板、半導体装置および電子機器
JP4908899B2 (ja) 2006-04-07 2012-04-04 ラピスセミコンダクタ株式会社 半導体装置及びその製造方法
US8860178B2 (en) 2006-07-03 2014-10-14 Renesas Electronics Corporation Semiconductor device having an inductor
EP2051264A1 (en) 2006-08-01 2009-04-22 NEC Corporation Inductor element, inductor element manufacturing method, and semiconductor device with inductor element mounted thereon
JP4621645B2 (ja) 2006-08-25 2011-01-26 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
JP2009088161A (ja) * 2007-09-28 2009-04-23 Fujitsu Media Device Kk 電子部品
JP5090117B2 (ja) * 2007-09-28 2012-12-05 太陽誘電株式会社 電子部品
JP2009194302A (ja) * 2008-02-18 2009-08-27 Mitsubishi Electric Corp 半導体集積回路
JP5001884B2 (ja) * 2008-03-12 2012-08-15 株式会社テラミクロス 半導体装置およびその製造方法
US7642966B2 (en) * 2008-03-14 2010-01-05 Sony Ericsson Mobile Communications Ab Carrier and device
US8169050B2 (en) * 2008-06-26 2012-05-01 International Business Machines Corporation BEOL wiring structures that include an on-chip inductor and an on-chip capacitor, and design structures for a radiofrequency integrated circuit
DE102008057833B4 (de) * 2008-11-19 2011-12-22 Semikron Elektronik Gmbh & Co. Kg Leistungshalbleitermodul mit Steuerfunktionalität und integriertem Übertrager
JP5578797B2 (ja) * 2009-03-13 2014-08-27 ルネサスエレクトロニクス株式会社 半導体装置
JP5273861B2 (ja) * 2009-04-22 2013-08-28 太陽誘電株式会社 通信モジュール
US20100327406A1 (en) * 2009-06-26 2010-12-30 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Inductor Over Insulating Material Filled Trench In Substrate
CN101964441B (zh) * 2009-07-24 2015-04-15 中山市云创知识产权服务有限公司 天线组件、其制作方法及集成有该天线组件的壳体
US8362599B2 (en) * 2009-09-24 2013-01-29 Qualcomm Incorporated Forming radio frequency integrated circuits
EP2302675A1 (en) * 2009-09-29 2011-03-30 STMicroelectronics (Grenoble 2) SAS Electronic circuit with an inductor
US8304286B2 (en) * 2009-12-11 2012-11-06 Stats Chippac Ltd. Integrated circuit packaging system with shielded package and method of manufacture thereof
JP5551480B2 (ja) * 2010-03-24 2014-07-16 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP5110178B2 (ja) * 2010-04-13 2012-12-26 株式会社デンソー 半導体装置およびその製造方法
US8368174B1 (en) * 2010-07-09 2013-02-05 Altera Corporation Compensation network using an on-die compensation inductor
US8791784B2 (en) 2011-08-18 2014-07-29 Taiwan Semiconductor Manufacturing Company, Ltd. Vertically oriented semiconductor device and shielding structure thereof
US8836078B2 (en) 2011-08-18 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Vertically oriented inductor within interconnect structures and capacitor structure thereof
US8675368B2 (en) 2011-08-18 2014-03-18 Taiwan Semiconductor Manufacturing Company, Ltd. Vertically oriented semiconductor device and shielding structure thereof
US8809956B2 (en) 2011-10-13 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Vertically oriented semiconductor device and shielding structure thereof
US8539666B2 (en) * 2011-11-10 2013-09-24 Harris Corporation Method for making an electrical inductor and related inductor devices
US8717136B2 (en) 2012-01-10 2014-05-06 International Business Machines Corporation Inductor with laminated yoke
US9064628B2 (en) 2012-05-22 2015-06-23 International Business Machines Corporation Inductor with stacked conductors
US9001031B2 (en) 2012-07-30 2015-04-07 Qualcomm Mems Technologies, Inc. Complex passive design with special via implementation
JP2012209278A (ja) * 2012-08-03 2012-10-25 Toshiba Lighting & Technology Corp 点灯回路および照明装置
DE102013207829A1 (de) * 2012-12-27 2014-07-03 Ihp Gmbh - Innovations For High Performance Microelectronics / Leibniz-Institut Für Innovative Mikroelektronik Chip-Antenne, Elektronisches Bauelement und Herstellungsverfahren dafür
CN103927069B (zh) * 2013-05-08 2017-02-08 上海中航光电子有限公司 一种电感触摸屏、内嵌式电感触摸屏
CN103400821B (zh) * 2013-08-13 2016-02-10 江阴长电先进封装有限公司 一种表面贴装电感器件及其晶圆级制作方法
JP2015090277A (ja) 2013-11-05 2015-05-11 セイコーエプソン株式会社 衛星信号受信機
JP6318565B2 (ja) * 2013-11-13 2018-05-09 セイコーエプソン株式会社 半導体装置および電子機器
JP2015108565A (ja) 2013-12-05 2015-06-11 セイコーエプソン株式会社 衛星信号受信用集積回路
JP5765507B1 (ja) * 2013-12-06 2015-08-19 株式会社村田製作所 インダクタ素子及び電子機器
JP6201718B2 (ja) 2013-12-17 2017-09-27 三菱電機株式会社 インダクタ、ｍｍｉｃ
JP6221736B2 (ja) * 2013-12-25 2017-11-01 三菱電機株式会社 半導体装置
WO2015198956A1 (ja) 2014-06-26 2015-12-30 株式会社村田製作所 コイルモジュール
KR102244650B1 (ko) * 2014-10-24 2021-04-28 삼성디스플레이 주식회사 표시 장치
US9425143B2 (en) 2014-11-17 2016-08-23 Qualcomm Incorporated Integrated device package comprising an electromagnetic (EM) passive device in an encapsulation layer, and an EM shield
CN104485325A (zh) * 2014-12-11 2015-04-01 华进半导体封装先导技术研发中心有限公司 减小圆片级集成无源器件翘曲的结构和制作方法
US9583433B2 (en) * 2015-02-25 2017-02-28 Qualcomm Incorporated Integrated device package comprising conductive sheet configured as an inductor in an encapsulation layer
EP3271941A4 (en) * 2015-03-19 2018-10-24 Intel Corporation Radio die package with backside conductive plate
US9933881B2 (en) * 2015-03-25 2018-04-03 Shenzhen China Star Optoelectronics Technology Co., Ltd Inductive touch modules and inductive touch display devices and the manufacturing method thereof
US9911723B2 (en) * 2015-12-18 2018-03-06 Intel Corporation Magnetic small footprint inductor array module for on-package voltage regulator
US10304623B2 (en) * 2016-01-20 2019-05-28 Qualcomm Incorporated Integrated device package comprising a tunable inductor
US10879341B2 (en) 2016-01-20 2020-12-29 Qualcomm Incorporated Integrated device package comprising a real time tunable inductor implemented in a package substrate
WO2018008573A1 (ja) * 2016-07-06 2018-01-11 株式会社村田製作所 電子機器
EP3327806B1 (en) * 2016-11-24 2021-07-21 Murata Integrated Passive Solutions Integrated electronic component suitable for broadband biasing
US10283462B1 (en) 2017-11-13 2019-05-07 Micron Technology, Inc. Semiconductor devices with post-probe configurability
US10128229B1 (en) 2017-11-13 2018-11-13 Micron Technology, Inc. Semiconductor devices with package-level configurability
US10692963B2 (en) * 2018-01-30 2020-06-23 Taiwan Semiconductor Manufacturing Co., Ltd. Systems and methods for shielded inductive devices
US10901558B2 (en) * 2018-06-21 2021-01-26 International Business Machines Corporation Highly sensitive capacitive touch with resonant coupling
US10483241B1 (en) 2018-06-27 2019-11-19 Micron Technology, Inc. Semiconductor devices with through silicon vias and package-level configurability
US10847479B2 (en) * 2018-12-04 2020-11-24 Micron Technology, Inc. Antenna formation by integrated metal layer or redistribution layer
JP6947153B2 (ja) * 2018-12-20 2021-10-13 株式会社村田製作所 高周波モジュールおよび通信装置
US10867991B2 (en) 2018-12-27 2020-12-15 Micron Technology, Inc. Semiconductor devices with package-level configurability
US11107779B2 (en) 2019-10-17 2021-08-31 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and manufacturing method thereof
WO2021102940A1 (zh) * 2019-11-29 2021-06-03 华为技术有限公司 一种集成电路
US11348884B1 (en) 2020-11-13 2022-05-31 Taiwan Semiconductor Manufacturing Company Limited Organic interposer including a dual-layer inductor structure and methods of forming the same
TWI769073B (zh) * 2021-09-01 2022-06-21 恆勁科技股份有限公司 電子封裝件

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998050956A1 (en) * 1997-05-02 1998-11-12 The Board Of Trustees Of The Leland Stanford Junior University Patterned ground shields for integrated circuit inductors
EP1047132A1 (fr) * 1999-04-20 2000-10-25 France Telecom Dispositif de circuit intégré comprenant une inductance à haut coefficient de qualité
US6287931B1 (en) * 1998-12-04 2001-09-11 Winbond Electronics Corp. Method of fabricating on-chip inductor

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5396397A (en) * 1992-09-24 1995-03-07 Hughes Aircraft Company Field control and stability enhancement in multi-layer, 3-dimensional structures
US5451914A (en) * 1994-07-05 1995-09-19 Motorola, Inc. Multi-layer radio frequency transformer
US5446311A (en) * 1994-09-16 1995-08-29 International Business Machines Corporation High-Q inductors in silicon technology without expensive metalization
JP2904086B2 (ja) * 1995-12-27 1999-06-14 日本電気株式会社 半導体装置およびその製造方法
US5805043A (en) * 1996-10-02 1998-09-08 Itt Industries, Inc. High Q compact inductors for monolithic integrated circuit applications
JP2914345B2 (ja) * 1997-04-11 1999-06-28 日本電気株式会社 フリップチップ型半導体装置
JP3465617B2 (ja) * 1999-02-15 2003-11-10 カシオ計算機株式会社 半導体装置
FR2790328B1 (fr) * 1999-02-26 2001-04-20 Memscap Composant inductif, transformateur integre, notamment destines a etre incorpores dans un circuit radiofrequence,et circuit integre associe avec un tel composant inductif ou transformateur integre
US6356183B1 (en) * 1999-08-17 2002-03-12 United Microelectronics Corp. Method of manufacturing an inductor
KR100342589B1 (ko) * 1999-10-01 2002-07-04 김덕중 반도체 전력 모듈 및 그 제조 방법
JP3287346B2 (ja) * 1999-11-29 2002-06-04 カシオ計算機株式会社 半導体装置
JP4037029B2 (ja) * 2000-02-21 2008-01-23 株式会社ルネサステクノロジ 半導体集積回路装置
US6477031B1 (en) * 2000-03-22 2002-11-05 Tdk Corporation Electronic component for high frequency signals and method for fabricating the same
JP2001337439A (ja) * 2000-05-26 2001-12-07 Hitachi Ltd 半導体集積回路の設計、製造方法および検査方法並びに半導体集積回路
KR100345516B1 (ko) * 2000-09-05 2002-07-24 아남반도체 주식회사 고주파 집적회로 장치 및 그 제조 방법
JP3526548B2 (ja) * 2000-11-29 2004-05-17 松下電器産業株式会社 半導体装置及びその製造方法
US6608361B2 (en) * 2001-07-31 2003-08-19 G-Plus, Inc. On-chip inductor using active magnetic energy recovery

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998050956A1 (en) * 1997-05-02 1998-11-12 The Board Of Trustees Of The Leland Stanford Junior University Patterned ground shields for integrated circuit inductors
US6287931B1 (en) * 1998-12-04 2001-09-11 Winbond Electronics Corp. Method of fabricating on-chip inductor
EP1047132A1 (fr) * 1999-04-20 2000-10-25 France Telecom Dispositif de circuit intégré comprenant une inductance à haut coefficient de qualité

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