CN100474433C - 堆栈式存储器、存储器模块和存储器系统 - Google Patents

堆栈式存储器、存储器模块和存储器系统 Download PDF

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Abstract

一种堆栈式存储器，包括：封装基板，具有设置在其四周附近的信号接线端；多个存储器芯片，安装在所述封装基板的两面上，并共享所述信号接线端；以及所述封装基板中的配线，所述配线把所述信号接线端与所述多个存储器芯片相连，其中，所述配线在至少一个所述信号接线端和所述多个存储器芯片中成对的存储器芯片之间具有相等的长度。设置点对点总线和串级链总线，用于向堆栈式存储器提供信号，以及将所述堆栈式存储器彼此相隔等于所述堆栈式存储器的长度的距离地安装在模块基板的两面上。此外，在同一时间，交替地选择安装在模块基板的一面上的堆栈式存储器中设置的存储器芯片以及安装在模块基板的另一面上的堆栈式存储器中设置的存储器芯片。

Description

堆栈式存储器、存储器模块和存储器系统
技术领域
本发明涉及一种具有多个内置存储器芯片的堆栈式存储器、一种安装有多个堆栈式存储器的存储器模块以及一种具有该存储器模块的存储器系统。
背景技术
最近，如DRAM等存储器的存取时间得到了提升，由此，使用点对点总线和串级链总线(daisy chain bus)的存储器系统已经成为所要考虑的对象，以便确保高速传输的信号的波形质量(例如，参见，RAMBUS Co.USA，Yellowstone Memory System：Rich Warmke，“Yellowstone，A Next Generation memory Signaling Technology”RAMBUS DEVELOPER FORUM，2002年10月29日[2003年10月30日检索到]，因特网<URL：http://rambus.com/rdf/rdf2002/pdf/rdf_consumer_track.pdf>)。
更具体地，已经开始设想使用多位点对点总线来传输DQ(数据)信号和DQS(DQ选通)信号而同时使用串级链总线来传输如CA(命令地址)信号、CLK(时钟)信号和CS(片选)信号等控制信号的存储器模块。
最近，对于64位I/O存储器模块，单列存储器结构和双列存储器结构是已知的。单列存储器结构具有八个4位I/O(数据宽度)存储器安装在模块基板的正反面中的每一个上，即总共有16个存储器，并且同时激活所有的存储器。双列存储器结构具有八个8位I/O(数据宽度)存储器安装在模块基板的正反面中的每一个上，即总共有16个存储器。在这种存储器结构中，安装在模块基板的正反面中的每一个上的存储器共享8位宽的DQ信号配线，并且同时激活正面或反面上的八个存储器。
图1A和1B示出了64位I/O、双列结构的传统存储器模块。
图1A和1B所示的存储器模块101具有其中在模块基板102的正反面中的每一个上安装八个存储器(DRAM)，总共16个存储器的结构。每个存储器103都是8位I/O型的，并且设置在模块基板102的正反面上相对位置处的两个存储器103共享8位DQ信号配线(signalwiring)。
对于图1A、1B所示的存储器模块101的DQ信号配线，采用点对点总线，在存储器模块101中的存储器控制器104和各个存储器103(DRAM)之间进行点对点连接。以设置在每个存储器103中的ODT(OnDie Terminator)端接点对点总线，由此防止了通过点对点总线传输的DQ信号和DQS信号的反射。
此外，对于CA和CLK信号配线以及用于选择要激活的存储器的CS信号，采用串级链总线，其中存储器模块101的所有存储器103共享CA和CLK信号配线，以端接器端接配线的末端。仅供参考，由预定要同时激活的存储器组(列)独享每个CS信号配线。将如图1A和1B所示的、安装在存储器模块101上的存储器103分为两组(列)，每一个均由分别设置在模块基板102的正反面上的八个存储器103组成。在存储器模块101的这种双列结构中，同时使八个存储器103的存储体有效(例如，图1B中画有斜线的存储器)。
然而，关于存储器模块，已知的问题是存储器存取速度的提升通常增加功率消耗，并由此导致封装的温度上升，并因而使存储器的性能退化。
在上述单列和双列结构的存储器模块中，考虑到同时被设置为有效状态的存储器的数量，双列结构需要比单列结构更小的功率消耗，从而使温度上升得以抑制。因此，可以优选地配置存储器模块，从而使同时被设置为有效状态的存储器的数量进一步减少，以便进一步降低存储器模块的功率效率。例如，可以预期四列结构，其中在模块基板的正反面中的每一个上安装八个16位I/O存储器，总共16个存储器，设置在模块基板的正反面上的相对位置处的四个相邻存储器的每个存储体共享16位DQ信号配线，并同时被设置为有效状态。
图2A和2B通过使用普通的存储器示出了四列结构的传统64位I/O存储器模块。
配置图2A和2B所示的存储器模块201，从而在模块基板202的正反面中的每一个上安装八个存储器，总共16个存储器(DRAM)203，与如图1A和1B所示的存储器模块101一样。
存储器模块201具有如下结构：每个存储器203均为16位I/O的，并设置在模块基板202的正反面上的相对位置，此外，四个相邻的存储器203共享16位DQ信号配线。
与图1A和1B所示的存储器模块101一样，对于如图2A和2B所示的存储器模块201的DQ信号配线，采用点对点总线，并通过点对点连接连接存储器控制器(未示出)与安装在模块基板202上的每个存储器203。设置在每个存储器203中的ODT(On Die Terminator)端接点对点总线，以防止由点对点总线传输的DQ和DQS信号的反射。
此外，与图1A和1B所示的存储器模块101的情况一样，对于CA、CLK信号配线和CS信号配线，采用串级链总线，存储器模块201中的所有存储器203共享CA、CLK信号配线，并通过端接器端接其配线末端。此外，由要被同时设置为有效状态的存储器203的组(列)独享每个CS信号配线。
将要安装在如图2A和2B所示的存储器模块201上的存储器203设置在模块基板202的正反面的相对位置，并分为四个组，每组为四个相邻的存储器，其中在此四列结构的存储器模块201中，同时激活四个存储器203(图2A中画有斜线的存储器)。因此，与如图1A和1B所示的双列结构的存储器模块101相比，降低了功率消耗。
在如图2A和2B所示的四列存储器模块中，由设置在模块基板的正反面上的相对位置处的四个相邻存储器组成的每个存储体共享16根DQ信号配线。结果，需要穿越模块基板、在安装在正反面上的两个存储器之间排列8根DQ信号配线，并沿两个方向分支所述配线，从而使分支配线与相邻存储器相连。
但是，存储器被相当靠近地安装在模块基板上，几乎没有留下任何空间，从而配线间的距离较短，并且也对存储器的DQ信号配线的配线方向设置了限制。因此，DQ信号配线的配线自由度大幅度下降，与两个存储器相连的配线长度变得不对称并显著地波动，以及串扰噪声和ISI(信号间干扰)噪声增加。此外，信号的到达定时的波动增加，DQ信号的波形质量退化，导致了通过总线的高速传输的困难性。
此外，需要在相同的定时接收CA和CS信号，因为在存储器模块中，按照相同的方式对这些信号进行处理。因此，需要调整CA信号配线和CS信号配线的传输特性，以使得CA信号和CA信号的传输速度之间没有区别。
发明内容
本发明的目的是提出一种四列结构的存储器模块，能够实现高速数据传输，而不会使信号质量退化，并能够实现对多种控制信号的信号配线的传输特性的调整，此外，有利于实现低功率消耗。
为了实现上述目的，配置本发明的堆栈式存储器，以包括：封装基板，具有设置在其四周附加的信号接线端；多个存储器芯片，安装在所述封装基板的两面上，并共享所述信号接线端；以及所述封装基板中的配线，所述配线把所述信号接线端与所述多个存储器芯片相连，其中，所述配线在至少一个所述信号接线端和所述多个存储器芯片中成对的存储器芯片之间具有相等的长度。
在上述堆栈式存储器中，当针对四列结构的存储器模块，采用所述堆栈式存储器时，不需要相邻的存储器共享点对点总线(DQ信号配线)，因为构建在每个堆栈式存储器中的多个存储器芯片共享信号接线端。因此，避免了对DQ信号配线的分支，或在配线方向上对DQ信号配线加以限制。
另一方面，配置根据本发明的存储器模块，以包括上述堆栈式存储器和具有用于向所述堆栈式存储器提供信号的点对点总线和串级链总线的模块基板，其中将所述堆栈式存储器安装在所述模块基板的两面上，之间相距等于一个堆栈式存储器长度的距离。
此结构使其能够增加点对点总线的配线区域的面积，预留DQ信号配线之间的间距，并使DQ信号配线的长度相等，因为将所述堆栈式存储器彼此之间相距等于一个堆栈式存储器长度的距离地排列在所述模块基板上。因此，DQ信号的串扰噪声和ISI(信号间干扰)噪声和信号的到达时刻的变化得到了抑制。
此外，因为对于串级链总线(CA和CS信号配线)，按照一个堆栈式存储器的间隔，连接每个均等同于多个存储器芯片(两个存储器芯片)的负载电容，要与分散的信号线相连的负载电容必然降低总线阻抗特性的局部变化，从而消除了信号波形的退化。
具体地，同时选择包括在安装在模块基板的一面上的堆栈式存储器中的存储器芯片与同时选择包括在安装在模块基板的另一面上的堆栈式存储器中的存储器芯片相交替的性能使在存储器芯片中产生的热量分散到存储器模块的两面，从而必然提高了热耗散效率，以缓和存储器芯片中的温度上升，由此抑制了存储器特性的退化。
参照示出了本发明的示例的附图、通过以下描述，本发明的上述和其他目的、特征和优点将变得更加显而易见。
附图说明
图1A是示出了传统的64位I/O、2列结构存储器模块的结构的平面图；
图1B是示出了传统的64位I/O、2列结构存储器模块的结构的截面图；
图2A是示出了使用普通存储器的传统64位I/O、4列结构存储器模块的结构的截面图；
图2B是示出了使用普通存储器的传统64位I/O、4列结构存储器模块的结构的平面图
图3A是示出了根据本发明的存储器模块的第一实施例的结构的截面图；
图3B是示出了根据本发明的存储器模块的第一实施例的结构的平面图；
图4是示出了要被同时设置为有效状态的存储器芯片的组合的示例的截面图；
图5A是示出了普通堆栈式存储器的结构的截面图；
图5B是示出了模块基板与图5A所示的堆栈式存储器之间的DQ信号配线连接的截面图；
图5C是示出了模块基板与图5A所示的堆栈式存储器之间的CLK、CA信号配线连接的截面图；
图5D是示出了模块基板与图5A所示的堆栈式存储器之间的CS信号配线连接的截面图；
图6A是示出了要安装在第二实施例的存储器模块上的堆栈式存储器的结构的截面图；
图6B是示出了模块基板与图6A所示的堆栈式存储器之间的DQ信号配线连接的截面图；
图6C是示出了模块基板与图6A所示的堆栈式存储器之间的CA信号配线连接的截面图；
图7A是示出了根据本发明的存储器模块的第二实施例的结构的截面图；
图7B是示出了根据本发明的存储器模块的第二实施例的结构的平面图；
图8A和8B是示出了在安装有如图5A到5D和图6A到6D所示的堆栈式存储器的存储器模块中的CA信号配线上的负载分布的示意图；
图9A和9B是示出了在安装有如图5A到5D和图6A到6D所示的堆栈式存储器的存储器模块中的CS信号配线上的负载分布的示意图；
图10是示出了设置在如图6所示的堆栈式存储器中的跳线芯片和解码电路的总电路的电路图；
图11是示出了要安装在根据本发明的第三实施例的存储器模块上的堆栈式存储器的结构的截面图；
图12A是示出了根据本发明的存储器模块的第三实施例的结构的截面图；
图12B是示出了根据本发明的存储器模块的第三实施例的结构的平面图；
图13是示出了图11所示的存储器模块中的堆栈式存储器与CA信号配线之间的连接示例的截面图；
图14A和14B是示出了要安装在根据本发明的第三实施例的存储器模块上的堆栈式存储器的可选结构的截面图；
图15A和15B是示出了要安装在根据本发明的第三实施例的存储器模块上的堆栈式存储器的另一结构的截面图；
图16A是示出了在安装在根据本发明的第四实施例的存储器模块上的堆栈式存储器中采用数据输出时的驱动器-端接器电路的结构的电路图；
图16B是示出了安装在根据本发明的第四实施例的存储器模块上的堆栈式存储器中采用CTT端接时的驱动器-端接器电路的结构的电路图；
图16C是示出了安装在根据本发明的第四实施例的存储器模块上的堆栈式存储器中采用VDDQ端接时的驱动器-端接器电路的结构的电路图；
图16D是示出了安装在根据本发明的第四实施例的存储器模块上的堆栈式存储器中采用GND端接时的驱动器-端接器电路的结构的电路图；
图17是示出了在CTT端接时、如图16A到16D所示的驱动器-端接器电路的等效电路的电路图；
图18A是示出了根据本发明的存储器模块的第五实施例的结构的截面图；
图18B是示出了根据本发明的存储器模块的第五实施例的结构的平面图；
图19是示出了根据本发明的存储器系统的结构的示例的方框图；
图20A是示出了要安装在根据本发明的第七实施例的存储器模块上的堆栈式存储器的结构的截面图；
图20B是示出了模块基板与图20A所示的堆栈式存储器之间的DQ信号配线连接的截面图；以及
图20C是示出了模块基板与图20A所示的堆栈式存储器之间的CA信号配线连接的截面图。
具体实施方式
接下来，将参照附图，对本发明进行说明。
(第一实施例)
配置第一实施例的存储器模块，从而针对要安装在模块基板上的存储器，采用堆栈式存储器，两个存储器(存储器芯片)共享信号接线端，并加宽堆栈式存储器之间的间距，以确保DQ信号配线的自由度。
如同3A和3B所示，第一实施例的存储器模块1安装有16个存储器芯片，并配置为具有64位I/O的四列。存储器模块1安装有总共8个堆栈式存储器3，在模块基板2的正反面中的每一个上安装4个堆栈式存储器3，其中每个堆栈式存储器3具有多个内置存储器芯片(在图3A、3B中为两个存储器芯片)。因此，存储器芯片的总数为16个。每个堆栈式存储器3具有16位I/O，并入在堆栈式存储器3中的两个存储器芯片中的每一个均适用于16位I/O。内置在每个堆栈式存储器3中的两个存储器芯片共享堆栈式存储器3的信号接线端。
此外，在本实施例的存储器模块1中，每个堆栈式存储器3共享16位DQ信号配线。此外，间隔一个堆栈式存储器3的长度(0)地排列堆栈式存储器3。
与如图1A和1B所示的传统存储器模块101一样，针对存储器模块1的DQ信号配线，采用点对点总线，并且存储器控制器(未示出)与模块基板2上的每个堆栈式存储器3通过点对点连接相连。通过设置在每个存储器信号中的ODT(On Die Terminator)端接点对点总线，其阻止了通过点对点总线传输的DQ信号或DQS信号的反射。
此外，与如图1A和1B所示的传统存储器模块101一样，针对存储器模块1的CLK、CA和CS信号配线，采用串级链总线，并且由存储器模块1中的所有堆栈式存储器3共享CA和CLK信号配线，端接所述配线的末端。仅供参考，在本实施例中，针对要被同时设置为有效状态的每个存储器组(列)，设置CS信号配线(CS1到CS4)。
在本实施例中，通过每个均等效于四个存储器芯片的负载电容按照两个堆栈式存储器的间隔与之相连的总线携带CA信号，而通过按照两个堆栈式存储器的间隔为其设置每个均等效于一个存储器芯片的负载电容的总线携带CS信号。
如图3A和3B所示，在本实施例的存储器模块1中，四个存储器被同时设置为有效状态(图3A中画有斜线的存储器)。因此，与如图1A和1B所示的存储器模块相比，降低了功率消耗。
此外，在本实施例的存储器模块1中，因为与图2A和2B所示的传统存储器模块不同，相邻的堆栈式存储器并不共享DQ信号，避免了存储器模块中DQ信号配线的分支以及对堆栈式存储器3的配线方向的限制。此外，相距一个堆栈式存储器的长度地排列堆栈式存储器3为DQ信号配线提供了较大的布局面积。因此，易于使用对每个堆栈式存储器均为相等长度的DQ信号线来进行配线，从而能够抑制串扰噪声和ISI(信号间干扰)噪声的增加以及由于信号到达定时的变化而引起的DQ信号波形的质量的退化。仅供参考，在图3A和3B中，只以符号对部分堆栈式存储器进行了标记以避免复杂化，在以下描述的示出了本实施例中的存储器模块的结构的附图中，类似地，也将只以符号对部分堆栈式存储器进行标记。
然而，如图3A和3B所示的存储器模块可以具有如图4A和4B所示的结构，同时将四个存储器芯片的组合设置为有效状态：图4A示出了同时将设置在模块基板2的正反面中的每一个上的两个存储器芯片设置为有效状态，而并不将相邻堆栈式存储器3的存储器芯片同时设置为有效状态的示例；而图4B示出了将要被同时激活的所有存储器芯片指定为位于存储器模块的相同表面上的那些存储器芯片的示例。
如图4B所示，将要被同时激活的所有存储器芯片(图4B中画有斜线的存储器芯片)指定为排列在存储器模块1的相同表面上的那些存储器芯片使在各个存储器芯片中产生的热量定位在存储器模块1的一个表面上，因此，热耗散效率的下降将导致存储器芯片温度上升的加剧，并可能使存储器特性退化。
因此，如图4A所示，倾向于将设置在模块基板2的正反面中的每一个上的两个存储器芯片指定为要被同时激活的存储器芯片，并且并不选择将相邻堆栈式存储器3的存储器芯片同时设置为激活状态。换句话说，同时交替地选择包括在安装在模块基板2的一个表面上的堆栈式存储器3中的存储器芯片和包括在安装在模块基板2的另一表面上的堆栈式存储器3中的存储器芯片。按照这种组合来选择存储器芯片使得在堆栈式存储器3中产生的热量分布在模块基板2的正反面上，从而能够提高热耗散效率，缓和存储器芯片中的温度上升，并抑制存储器特性的退化。此外，通过设置共用于如上选择的每个组(列)的CS信号配线(CS1到CS4)来实现要被同时激活的存储器芯片的组合。
(第二实施例)
在第一实施例的存储器模块中，如果将如图5A所示的普通堆栈式存储器用作要安装在存储器模块上的堆栈式存储器，则将等效于四个存储器的负载电容按照预定的间隔于串级链总线相连。因此，传输线的特性阻抗局部变化明显，从而如CA信号等由串级链总线携带的信号的波形可能恶化。
配置如图5A所示的堆栈式存储器300，从而在底面上，将存储器芯片302面朝下地(芯片焊盘309朝下)安装到具有BGA(球栅阵列：按照阵列排列的一组球形接线端305)的封装基板301上，而将第二存储器芯片303面朝上地(芯片焊盘309朝上)安装到第一存储器芯片302上，并以密封材料304固定。
例如，封装基板301具有形成在上表面上的电源/GND(地电位)层306，并且具有要与形成在底面上的每个球形接线端305相连的信号配线307。第一存储器芯片302和信号配线307通过设置在封装基板301中的通孔308相连，而第二存储器芯片303和信号线307通过设置在封装基板301中的通孔309和焊接线309等相连。此外，在如图5A所示的堆栈式存储器300中，两个内置存储器芯片共享每个球形接线端305(信号接线端)。
当将上述堆栈式存储器300安装在模块基板上时，存储器模块上的DQ信号配线在配线末端与堆栈式存储器相连(图5B)。此外，CLK信号配线、CA信号配线和CS信号配线按照预定的空间间隔与堆栈式存储器相连。具体地，CLK和CA信号配线按照两个堆栈式存储器的间隔(2L)与每一个均等效于四个存储器芯片(参见图5C、图8A)的负载电容相连，而CS信号配线按照两个堆栈式存储器的间隔(2L)与每一个均等效于一个存储器芯片(图5D、图9A)的负载电容相连，因为CS信号配线与设置在模块基板的正反面之一上的堆栈式存储器中的存储器芯片相连。
在存储器模块中必须在相同的定时接收CA信号和CS信号，因为如上所述，这些信号在存储器模块中被相应地对待。但是，CA信号配线按照两个堆栈式存储器的间隔(2L)与每一个均等效于四个存储器芯片(4Cin)的负载电容(参见图8A)相连，而CS信号配线按照两个堆栈式存储器的间隔(2L)与每一个均等效于一个存储器芯片(Cin)的负载电容(参见图9A)相连。因此，CA和CS信号配线之间的传输特性明显不同，造成了CA和CS信号传输速度上的差异。
第二实施例提出了一种用于解决上述问题的堆栈式存储器。
配置用在第二实施例中的堆栈式存储器13，将第一存储器芯片312面朝下地(芯片焊盘320朝下)安装在具有位于底面上的球形接线端315的封装基板311的顶面上，而将第二存储器芯片313面朝上地(芯片焊盘320朝上)安装在封装基板311的底面上，如图6A所示。
例如，封装基板311具有形成在顶面上的电源层316和形成在底面上的GND层317。此外，在封装基板311中的信号层内形成与每个球形接线端315相连的信号配线318。第一和第二存储器芯片312、313以及信号配线318分别通过设置在封装基板311中的通孔319相连。通过使用粘结剂321将如图6A所示的堆栈式存储器13固定在模块基板上(图6B、6C)。
将球形接线端315设置在封装基板311的四周附近，内置在堆栈式存储器13中的第一存储器芯片312和第二存储器芯片313共享形成在封装基板311中的信号配线和也共享信号接线端。
如图7A和7B所示，在安装有上述堆栈式存储器13的本实施例的存储器模块11中，每个均具有两个存储器芯片的堆栈式存储器13共享16位DQ信号配线，与第一实施例中的情况一样。此外，按照一个堆栈式存储器的间隔(0)设置堆栈式存储器13。
与如图1所示的传统存储器模块一样，对于本实施例的存储器模块11中的DQ信号配线，采用点对点总线，以及存储器控制器(未示出)与模块基板12上的每个堆栈式存储器13通过点对点连接相连。通过设置在每个堆栈式存储器13中的两个存储器芯片中的每一个中的ODT(On Die Terminator)端接点对点总线，从而防止由点对点总线携带的DQ信号和DQS信号的反射。仅供参考，当ODT在包括处于未激活状态的存储器芯片的堆栈式存储器中的一个或两个存储器芯片中进行操作时，在包括被设置在有效状态的存储器芯片(图7A中画有斜线的存储器芯片)的堆栈式存储器13中引起了信号的弱反射。因此，利用这种现象增强了信号的幅度。
与如图1所示的传统存储器模块一样，对于CLK和CA信号配线以及CS信号配线，采用串级链总线。CLK和CA信号配线由存储器模块11中的所有存储器共享，并在配线的末端进行端接。CS信号配线仅由被同时设置为有效状态的存储器芯片组(列)中的存储器芯片共享。与如图1所示的传统存储器模块相比，本实施例的存储器模块11易于降低功率消耗，这是因为同时被激活的存储器芯片数较小，为4个。
本实施例中的存储器模块11上的DQ信号配线在配线末端与设置在模块基板正反面上的每个堆栈式存储器13相连(图6B)，而CLK和CA信号配线以及CS信号配线在设置在各个配线中间的每个连接点与模块基板正反面上的堆栈式存储器13相连(参见图6C)。
如图6A所示，用于堆栈式存储器13的CA信号的信号接线端在封装基板311四周附近(左侧和右侧之一)。结果，在堆栈式存储器13的CLK和CA信号配线的信号接线端与模块基板12上的CA信号配线的连接点之间存在等于一个堆栈式存储器的间隔。换句话说，因为串级链总线与安装在模块基板12的一面上的堆栈式存储器13之间的连接点位于与串级链总线与安装在模块基板12的另一面上的堆栈式存储器13之间的连接点不同的位置，存储器模块11上的CLK和CA信号配线在彼此间隔一个堆栈式存储器距离(L)的八个连接点中的每个连接点处与每一个均等效于两个存储器芯片(2Cin)的负载电容相连，如图8B所示。
因此，较小的负载电容分散地与由串级链总线构成的CLK和CA信号配线相连，因而信号配线不会使特性阻抗剧烈地变化，所以能够防止由串级链携带的信号的波形恶化。
此外，CS信号配线也在彼此间隔一个堆栈式存储器距离(L)的八个连接点中的每个连接点处与等效于两个存储器芯片(2Cin)的负载电容相连，如图9B所示。结果，CS信号配线和CA信号配线具有类似的传输特性，而在信号传输速度上没有任何区别。
此外，在安装有如图6A所示的堆栈式存储器13的第二实施例的存储器模块11中，CS信号配线与安装在模块基板12上的所有堆栈式存储器相连。因此，在第二实施例的存储器模块11中，CS信号被设置为2位信号，并选择内置在设置在模块基板12的正反面上的相对位置处的两个堆栈式存储器中的四个存储器芯片之一。具体地，如图6A所示的堆栈式存储器具有代码设置器件，所述代码设置器件具有：跳线芯片322，用于设置要依据由2位代码(高电平和低电平的组合)表示的CS芯片来选择的存储器芯片；以及解码电路323，用于依据跳线芯片322的设置结果，对CS信号进行解码。图10示出了设置在所关心的堆栈式存储器13中的跳线芯片和解码电路，以及根据CS信号选择存储器芯片的示例。
如图10所示，堆栈式存储器13具有用于解码从外部提供的2位CS信号(CS-A和CS-B)的解码电路323。
解码电路323包括具有第一选择器324、第二选择器325和用于产生从第一选择器324和第二选择器325提供的信号的逻辑乘积的与电路326的结构。
第一选择器324接收CS-A信号及其取反信号，根据选择信号选择其中之一作为输出。此外，第二选择器325接收CS-B信号及其取反信号，根据选择信号选择其中之一作为输出。将第一和第二选择器324、325的输出提供给与电路326，如果第一选择器324和第二选择器325的输出均为高电平，则与电路326提供高电平。
此外，堆栈式存储器13具有用于根据CS信号选择存储器芯片的跳线芯片322。跳线芯片322被配置为具有用于根据用户的选择旁路线路A和B之一的跳线配线，还具有根据用户的选择旁路线路C和D之一的跳线配线，以便向第一选择器324和第二选择器325提供高电平或低电平。仅供参考，也可以采用可选的代码设置器件：采用用于旁路各个线路A和B的熔丝和用于旁路各个线路C和D的熔丝，并通过熔断用于旁路各个线路A和B的熔丝之一以及熔断用于旁路各个线路C和D的熔丝之一，向第一选择器324和第二选择器325提供高电平或低电平。
在如图10所示的跳线芯片322中，如果选择线路A(旁路)，则要提供给第一选择器324的选择信号变为高电平，而代替地，如果选择线路B，则要提供给第一选择器324的选择信号变为低电平。此外，如果选择线路C，则要提供给第二选择器325的选择信号变为高电平，而代替地，如果选择线路D，则要提供给第二选择器325的选择信号变为低电平。
通过提供上述跳线芯片322，来决定第一和第二选择器324、325的选择信号，并且也决定了用于激活存储器芯片(向其提供高电平的CS信号)的CS-A信号和CS-B信号的代码。
在如图10所示的电路的情况下，如果选择线路A、C，则CS-A＝H(高电平)且CS-B＝H，导致CS＝H；如果选择线路A、D，则CS-A＝H且CS-B＝L(低电平)，导致CS＝H；如果选择线路B、C，则CS-A＝L且CS-B＝H，导致CS＝H；以及如果选择线路B、D，则CS-A＝L且CS-B＝L，导致CS＝H。通过将这四个组合唯一地分配给各个列，根据CS信号，逐列地选择存储器芯片。
(第三实施例)
如图11所示，配置第三实施例的堆栈式存储器23，从而将每个都具有通孔408的四个存储器402安装在具有用于与模块基板电连接的球形接线端(信号接线端)405的封装基板(内插器)401上。上述将多个存储器芯片堆叠在内插器(interposer)401上的技术被成为CoC(Chip-on-Chip)，其中每个存储器芯片402和球形接线端405通过钻穿存储器芯片402的通孔408和形成在内插器401中的信号配线电连接。
仅供参考，例如，Y.Akiyama等人的“Superfine Pitch UltrasonicBonding Technology On 3D Stacked LSI”ICEP(电子封装国际会议)Proceedings，326～331页，或者K.Takahashi等人的“currentstatus of research and development for 3D Chip stack technology”Jpn.J.Appl.Phys.，Vol.40(4B)，3032页，2001年等对CoC技术进行了详细的解释。
如图12A和12B所示，具有四个存储器芯片的每个堆栈式存储器23共享本实施例的存储器模块21中的16位DQ信号。此外，按照两个堆栈式存储器的间隔排列堆栈式存储器23。
与如图1所示的传统存储器模块一样，对于本实施例的存储器模块21中的DQ信号配线，采用点对点总线，以及存储器控制器(未示出)与存储器模块22上的每个堆栈式存储器23通过点对点连接电连接。通过设置在每个堆栈式存储器23中的四个存储器芯片中的每一个中的ODT(On Die Terminator)端接点对点总线，从而防止由点对点总线携带的DQ信号和DQS信号的反射。
此外，与如图1所示的传统存储器模块一样，对于CA和CLK信号配线，采用串级链总线，并且CA信号配线由存储器模块21中的所有存储器共享，并在配线的末端进行端接。CS信号配线仅由被同时设置为有效状态的存储器芯片组(列)中的存储器芯片共享。与如图1所示的传统存储器模块相比，本实施例的存储器模块11易于降低功率消耗，这是因为同时被激活的存储器芯片数为4个。
安装有如图11所示的堆栈式存储器的存储器模块21具有每一个等效于四个存储器芯片的负载电容按照两个堆栈式存储器的间隔与之相连的CA信号配线。结果，由于串行的特性阻抗的局部变化可能会发生信号波形的退化。
根据此观点，形成在模块基板22中的CA信号配线(串级链总线)与堆栈式存储器23的CA信号接线端通过如图13所示的定向耦合器24相连，由此，串级链总线并不是通过“点状”的结点而是通过“线状”地延伸的分布式结构与负载电容相连。因此，缓和了CA信号配线的特性阻抗的局部变化，由此消除了信号波形的退化。但是，在这一点上，因为由定向耦合器24提供了CA信号的差分波形，需要在堆栈式存储器23中设置用于检测从定向耦合器24传递过来的差分波形的比较器。
如图14A所示的堆栈式存储器23是其中在封装基板(内插器)401中设置如用于端接DQ信号的ODT 25、定向耦合器24、比较器26等接口电路的结构示例。在上述结构中，不需要在模块基板22或存储器芯片内安装任何接口电路，因为接口电路内置在内插器401中。此外，在如图14所示的堆栈式存储器23中，设置焊盘，用于在堆栈式存储器23和模块基板22之间的接触面上连接堆栈式存储器23和模块基板22，其中这些焊盘分别设置于CA信号接线端区域27和DQ信号接线端区域28(参见图14B)。
在本实施例中，如果利用上述定向耦合器24连接CA信号配线和堆栈式存储器23，需要为堆栈式存储器23的内插器401上的一个CA信号提供两个信号接线端。此外，需要设置CA信号接线端相距定向耦合器24的长度，以便最小化CA信号配线的长度。这导致CA信号接线端的布局面积的增加，必然导致内插器401的尺寸的增加，从而导致难以缩小堆栈式存储器23。
考虑到上述问题，将除CA信号接线端以外的其他组件，如DQ信号接线端等，排列在设置于堆栈式存储器23的内插器401中的成对的CA信号接线端之间，如图15A所示。上述信号接线端的排列使其能够避免内插器401的增大，从而实现了堆栈式存储器23的缩小。在本实施例中，以将DQ信号接线端区域28的焊盘插入在CA信号接线端区域27之间的方式，在内插器401和模块基板22之间的接触面上排列CA信号接线端区域的焊盘(参见图15B)。
(第四实施例)
因为数据输入和数据输出通常共同采用堆栈式存储器的DQ信号接线端。为此，用于提供数据输出的驱动器电路通常与DQ信号接线端相连。典型地，使用MOS晶体管，构建驱动器电路，因此，MOS晶体管的漏极扩散层的电容与点对点总线相连，作为容性负载。由于驱动器电路而导致的容性负载大于存储器芯片的CA信号接线端的输入电容。因此，在4列结构的存储器模块中，将等效于四个存储器芯片的容性负载与DQ信号配线相连，导致了DQ信号的高速传输的潜在困难。
在第四实施例中，配置存储器模块，使要安装在存储器模块上的堆栈式存储器具有驱动器-端接器电路，用作用于提供数据输出的驱动器电路和用于在接收数据时端接配线末端的端接器电路，如图16A到16D所示。
本实施例中所采用的驱动器-端接器电路具有包括两个并联驱动器电路30的结构，如图16A到16D所示。
配置驱动器电路30，从而在DQ信号接线端和电源之间串联连接电阻器和PMOS晶体管Qp，以及在DQ信号接线端和地电位之间串联连接电阻器和NMOS晶体管Qn。
将此驱动器电路30的输出电阻定义为Rout，得到两个驱动器电路30的输出电阻为Rout/2，因为在提供数据输出时，采用两个驱动器电路。
在接收数据输入时，本发明的驱动器-端接器电路用作端接器电路，其中，在CTT(中间抽头端接)结构的情况下，第一级驱动器电路30中的PMOS晶体管Qp和NMOS晶体管Qn均导通，而第二级驱动器电路30中的PMOS晶体管Qp和NMOS晶体管Qn均截止。在此操作模式下，端接电阻Rterm为Rout/2。
此外，当在数据输入时按照VDDQ端接结构使用驱动器-端接器电路时，第一级驱动器电路30中的PMOS晶体管Qp和第二级驱动器电路30中的PMOS晶体管Qp均导通，而第一级驱动器电路30中的NMOS晶体管Qn和第二级驱动器电路30中的NMOS晶体管Qn均截止。在此操作模式下，端接电阻Rterm为Rout/2。
此外，当在数据输入时按照GND端接结构使用驱动器-端接器电路时，第一级驱动器电路30中的PMOS晶体管Qp和第二级驱动器电路30中的PMOS晶体管Qp均截止，而第一级驱动器电路30中的NMOS晶体管Qn和第二级驱动器电路30中的NMOS晶体管Qn均导通。在此操作模式下，端接电阻Rterm为Rout/2，即在数据输出时的输出电阻和在数据输入时的输出电阻相等。
在这种情况下，假设与PMOS晶体管Qp以及NMOS晶体管Qn串联连接的每个阻值均为Ract，并且PMOS晶体管Qp和NMOS晶体管Qn的导通电阻均为Ron，得到每个MOS晶体管中的漏极电压的幅度等于DQ信号接线端的电压幅度乘以Ron/(Ract+Ron)。
结果，将DQ信号接线端处的视负载电容(apparent loadcapacitance)Ceff减小到MOS晶体管的漏极的扩散层电容乘以Ron/(Ract+Ron)(参见图17)。因此，如果将电阻器Ract的值设置为大于PMOS晶体管Qp和NMOS晶体管Qn的导通电阻Ron的数值，则易于减小DQ信号接线端处的视负载电容Ceff。因此，通过将如图16A到16D所示的驱动器-端接器电路作为堆栈存储器的ODT，即使对于4列结构的存储器模块，也能够实现DQ信号的高速传输。
(第五实施例)
如图18A和18B所示，配置第五实施例的存储器模块41，将安装有8位I/O存储器芯片的两个堆栈式存储器43与如图6A和6B所示的64位I/O存储器模块相加，从而创建72位I/O容量，并在安装在模块基板42的正反面上的各个堆栈式存储器上设置散热器44。
在第五实施例的存储器模块41中，倾向于同时激活模块基板42的一面上的两个存储器芯片和另一面上的三个存储器芯片，并且不同时激活相邻堆栈式存储器43中的存储器芯片。其他组件与第一和第二实施例中的存储器模块相同，因此省略对其的说明。
在本实施例的存储器模块41中，因为通过散热器44释放存储器芯片操作时产生的热量，提高了热耗散效率，并缓和了存储器芯片中温度的上升，由此抑制了存储器特性的退化。仅供参考，本实施例的结构也可应用于4列结构的72位I/O存储器模块。
(第六实施例)
第六实施例是分别在两个插槽中安装有存储器模块51的存储器系统，如图19所示。
图19所示的存储器模块51是安装有八个8位I/O堆栈式存储器和两个4位I/O存储器(总共20个存储器芯片(DRAM))的36位I/O存储器模块。存储器模块的其他组件与第一到第五实施例相同，因此省略对其的解释。仅供参考，要安装的存储器模块51的数量并不局限于两个，可以是大于等于一的任何数目。
构建本实施例的存储器系统，使得存储器控制器52独立地与各个存储器模块51相连，从而实现通过存储器控制器52、从CPU等对多个存储器模块51的同时存取。采用上述结构实现了存储器系统的简易构建，例如，72位I/O、双插槽、四列结构的存储器系统。
(第七实施例)
图20A是示出了要安装在根据本发明的第七实施例的存储器模块上的堆栈式存储器的结构的截面图；图20B是示出了模块基板与图20A所示的堆栈式存储器之间的DQ信号配线连接的截面图；以及图20C是示出了模块基板与图20A所示的堆栈式存储器之间的CA信号配线连接的截面图。
图20A所示的堆栈式存储器63具有如下结构：将用于将堆栈式存储器63与存储器基板相连的球形接线端(信号接线端)315排列在封装基板311的四周(或两端)附近，并且将安装在封装基板311上的存储器芯片的芯片焊盘320也排列在封装基板311的四周(或两端)附近。其他组件与第二实施例中所描述的堆栈式存储器相同，因此省略对其的解释。
如本实施例的堆栈式存储器63这样，提供具有设置在四周附近的芯片焊盘320的存储器芯片以及提供设置在封装基板311四周附近的球形接线端315的方案允许最小化形成在封装基板311中的信号配线的长度，如图20B和20C所示。因此，减小了堆栈式存储器63的配线电容，由此可以减小与DQ信号配线、CA信号配线等相连的负载电容。
尽管已经利用特定的术语对本发明的优选实施例进行了描述，这种描述只是为了示例性的目的，应当理解的是，在不偏离所附权利要求的精神和范围的前提下，可以进行改变和变化。

Claims (11)

1、一种堆栈式存储器，包括：
多个存储器芯片，具有作为配线穿孔的通孔；以及
封装基板，将所述多个存储器芯片堆叠在其的一个表面上，并具有用于向所述存储器芯片提供信号的定向耦合器和由所述多个存储器芯片共享的信号接线端CA。
2、根据权利要求1所述的堆栈式存储器，其特征在于还具有用于提供另外的信号的信号接线端DQ，其设置在与所述定向耦合器相连的两个所述信号接线端CA之间。
3、根据权利要求1所述的堆栈式存储器，其特征在于所述存储器芯片具有驱动器-端接器电路，所述驱动器-端接器电路既用作提供数据输出的驱动器电路，又用作当接收数据时端接配线端的端接器电路。
4、一种存储器模块，包括：
根据权利要求1所述的堆栈式存储器；以及
模块基板，具有用于将信号传送到所述堆栈式存储器的点对点总线和串级链总线，其中将所述堆栈式存储器安装在正反面中的每一面上，彼此间隔等于至少一个堆栈式存储器的长度的距离。
5、根据权利要求4所述的存储器模块，其特征在于按照其中将四个存储器芯片同时设置为有效状态的四列结构进行配置。
6、根据权利要求4所述的存储器模块，其特征在于连接所述串级链总线和安装在所述模块基板的一面上的堆栈式存储器的连接点与连接串级链总线和安装在所述模块基板的另一面上的堆栈式存储器的连接点是不同的点。
7、一种存储器模块，包括：
堆栈式存储器，每一个均具有：多个存储器芯片，具有作为配线穿孔的通孔；以及封装基板，将所述多个存储器芯片堆叠在其的一个表面上，并具有用于向所述存储器提供信号的多个信号接线端；以及
模块基板，具有用于将信号传送到所述堆栈式存储器的点对点总线和串级链总线，其中将所述堆栈式存储器安装在正反面中的每一面上，彼此间隔等于至少一个堆栈式存储器的长度的距离，以及还具有用于将所述串级链总线与所述堆栈式存储器的信号接线端相耦合的定向耦合器。
8、根据权利要求7所述的存储器模块，其特征在于按照其中将四个存储器芯片同时设置为有效状态的四列结构进行配置。
9、根据权利要求7所述的存储器模块，其特征在于连接所述串级链总线和安装在所述模块基板的一面上的堆栈式存储器的连接点与连接串级链总线和安装在所述模块基板的另一面上的堆栈式存储器的连接点是不同的点。
10、一种存储器系统，包括：
根据权利要求4所述的存储器模块；
将所述存储器模块安装在其中的插槽；以及
存储器控制器，与所述存储器模块独立地相连，并实现对多个所述存储器模块的同时存取。
11、一种存储器系统，包括：
根据权利要求7所述的存储器模块；
将所述存储器模块安装在其中的插槽；以及
存储器控制器，与所述存储器模块独立地相连，并实现对多个所述存储器模块的同时存取。
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