CN100474778C - 具有集成pll的pwm控制器 - Google Patents
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Abstract
呈现了一种脉宽调制(PWM)控制器，它利用锁相环(PLL)供电给电子组件。PWM控制器包括能接收参考信号的输入节点以及锁相环(PLL)。PLL包括振荡器，它可用于接收误差校正信号并生成频率与误差校正信号有关的振荡器信号；相位频率检测器(PFD)，它耦合到所述振荡器并可用于接收参考信号并基于参考信号和反馈信号之间的相差生成误差校正信号；以及抑制电路，它耦合到PFD并可用于周期性地启用PFD来生成误差校正信号。
Description
相关申请对照
本申请涉及2003年10月4日提交的标题为PHASE-LOCK LOOP HAVINGPROGRAMMABLE BANDWIDTH(具有可编程带宽的锁相环)的美国申请No.10/264360，其整体结合在此作为参考。
发明背景
图形板是印刷电路板，它通常包括至少一个图形处理器以及其它电子元件，用于处理和显示在计算机系统中的图形或其它视频数据。图1是包括图形处理器105的常规图形板100的框图。通常，与图形处理器105相连的电子组件之一是双倍数据率随机存取存储器(DDS RAM)芯片106。与其它电子组件相比，图形处理器105和DDR RAM 106两者通常具有高功率的要求。例如，图形处理器105通常需要在1.6伏(V)下5—15安培(A)的功率，且DDR RAM 106通常分别需要1.25V和2.5V下的5-10A和10-20A的功率。因为处理器105和DDR RAM106具有如此高功率的要求，通常都为图形处理器105和DDR RAM106提供脉宽调制(PWM)开关电源110a、110b和110c。通常，各个PWM电源110a、110b和110c都包括分离的PWM控制器芯片，尽管这些控制器可分别集成于图形处理器105和DDR RAM106芯片中。
理想地，PWM电源110a、110b和110c的工作频率是相同的。但是，如果这些频率是不同的，会导致不期望的“拍”频。拍频等于两个频率之间的差。不幸地，拍频会引起视频显示中出现不期望的伪象(artifacts)。
减少或消除拍频的一项技术是具有为所有三个PWM电源110a、110b和110c生成主时钟信号的主时钟芯片115。PWM控制器120a、120b和120c通常将主时钟信号的频率向下分频产生所需的PWM频率。例如，PWM电源110a、110b和110c的典型频率的范围可以从100千赫到1兆赫，且主时钟频率可以比PWM信号高出一个数量级。为了将相同的主时钟频率提供给所有PWM控制器120a、120b或120c，理想地，所有的PWM信号都应具有相同的频率，从而可消除任何拍频。
但是，提供主时钟信号会存在一些缺点。因为PWM控制器120a、120b和120c具有高阻抗，所以视频输入噪声引起主时钟信号上的抖动和其它伪象。此外，到PWM控制器120a、120b和120c的主时钟信号路径可以具有不同的传播延迟。这种抖动、伪象和信号延迟可使得PWM控制器120a、120b和120c产生的PWM信号具有不同的频率。再次，具有不同的频率会引起拍频，这会引起视频显示中的视觉伪象。此外，在图形板100上占据空间的主时钟芯片因此增加了组件数、总成本和制造的复杂性。
用于减少或消除拍频的另一项技术是，代替使用主时钟芯片115，利用锁相环(PLL)，将图形板105的两个PWM控制器120b和120c(从设备)锁定于另一个PWM控制器120a(主设备)的PWM信号。每一个从PLL都可产生一个或多个从PWM输出信号，且相位可锁相于主PWM信号和具有与主PWM信号相同的频率。但是，利用从PLL的一个问题在于：因为它通常以相对较低的带宽(例如，100Hz到100kHz)操作，所以PLL通常要求相对较大的无源滤波器部件(通常是电容器)以设定带宽。这种部件通常太大，以致难以集成于PWM控制器芯片120，因此必须设置于PWM控制器芯片120之外的图形板100上。不幸地，这种外部部件占据图形板100上的空间，因此常增加图形板105的部件数量、总成本和制造复杂性。此外，外部部件需要PWM控制器芯片120具有附加耦合针脚，因此常增加PWM控制器芯片120的尺寸、成本和制造复杂性。
用于除去外部滤波器部件要求的一项技术是提供具有可变增益电荷泵的PLL。这种电荷泵包括多个并行输出驱动级，它可选择性地被激活以增加或减小电荷泵的输出电流和增益。通过增加或减小电荷泵增益，就可以分别增加或减小PLL带宽。但是，采用这种技术的一个问题在于多个驱动级占据包括PLL的PWM控制器芯片120的显著面积。
发明内容
本发明提供一种脉宽调制控制器，包括；输入节点，它可用于接收参考信号；以及锁相环，它包括：振荡器，它可用于接收误差校正信号并生成频率与误差校正信号有关的第一PWM信号；相位频率检测器，它耦合到所述振荡器并可用于接收参考信号并基于参考信号和从PWM信号派生的反馈信号之间的相差生成误差校正信号；以及抑制电路，它耦合到所述相位频率检测器并在所述反馈信号与所述参考信号同步时可用于响应于所述参考信号和所述反馈信号的逻辑“与”周期性地禁止相位频率检测器来生成误差校正信号。
本发明还提供一种脉宽调制控制器，包括：输入节点，它可用于接收参考信号；以及锁相环，它包括：振荡器，它可用于接收误差校正信号并生成频率与误差校正信号有关的振荡器信号；分频器电路，它可用于产生从振荡器信号派生的反馈信号和PWM信号；相位频率检测器，它耦合到所述振荡器并可用于接收参考信号并基于参考信号和反馈信号之间的相差生成误差校正信号；以及抑制电路，它耦合到所述相位频率检测器并在所述相位差在预定锁定阈值内时可用于周期性地禁止相位频率检测器来生成误差校正信号。
本发明提供一种电源电路，其特征在于，包括：主PWM电源，它产生第一调节的电源电压和主PWM信号；以及从PWM电源，它产生第二调节的电源电压并接收主PWM信号，从PWM电源包括：输入节点，它可用于接收主PWM信号；以及锁相环，它包括：振荡器，它可用于接收误差校正信号并生成频率与误差校正信号有关的振荡器信号；分频器电路，它可用于产生从振荡器信号派生的反馈信号和从PWM信号，用于调节第二调节的电源电压；相位频率检测器，它耦合到所述振荡器并可用于接收参考信号并基于参考信号和反馈信号之间的相差生成误差校正信号；以及抑制电路，它耦合到所述相位频率检测器并可用于周期性地启用相位频率检测器来生成误差校正信号。
本发明提供一种计算机系统，包括：中央处理单元，它连接到总线系统；视频处理器，它连接到总线系统并受CPU控制，该视频处理器包括多个电子组件，每一个电子组件都由电源系统供电，以及显示装置，它用于显示视频处理器产生的图形和视频数据，该电源系统包括：主PWM电源，它产生第一调节的电源电压和主PWM信号；以及从PWM电源，它产生第二调节的电源电压并接收主PWM信号，从PWM电源包括：输入节点，它可用于接收主PWM信号；以及锁相环，它包括：振荡器，它可用于接收误差校正信号并生成频率与误差校正信号有关的振荡器信号；分频器电路，它可用于产生从振荡器信号派生的反馈信号和从PWM信号，用于调节第二调节的电源电压；相位频率检测器，它耦合到所述振荡器并可用于接收参考信号并基于参考信号和反馈信号之间的相差生成误差校正信号；以及抑制电路，它耦合到所述相位频率检测器并在所述反馈信号与所述参考信号同步时可用于响应于所述参考信号和所述反馈信号的逻辑“与”周期性地禁止相位频率检测器来生成误差校正信号。
本发明还提供一种用于同步从脉宽调制(PWM)控制器与主PWM控制器的方法，该方法包括：周期性地抑制误差校正信号，所述误差校正信号与来自主PWM控制器的主PWM信号和由从PWM控制器的振荡器信号派生出的反馈信号之间的相差有关，并被锁定到所述主PWM信号；响应于周期性抑制的误差校正信号来调节所述振荡器信号；以及从振荡器信号中生成从PWM信号。
在本发明的一个实施例中，一种具有集成PLL的PWM控制器包括输入节点，它可用于接收来自诸如主时钟的内部源或者诸如另一个PWM控制器生成的主PWM信号的外部源的参考信号。该PLL包括振荡器，它可用于接收误差校正信号并生成频率与误差校正信号有关的振荡器信号；相位频率检测器(PFD)，它耦合到所述振荡器并可用于接收参考信号并基于参考信号和反馈信号之间的相差生成误差校正信号；以及抑制电路，它耦合到PFD并可用于周期性地启用PFD来生成误差校正信号。
本发明的该实施例存在几个优点。首先，被锁定为与主PWM信号同相的PWM控制器(从设备)允许用户消除了所有PWM电源提供附加时钟电路的需要。过去是使用外部时钟来同步所有PWM控制器的。通过提供指定主PWM控制器所产生的主PWM信号，可以节省印刷电路板上的附加空间。
在本发明的另一个实施例中，集成锁相环(PLL)包括可编程延迟，它允许PLL具有相对较低的带宽而不需要外部部件。在PLL中提供这种抑制电路提供了包括减小PFD增益的优点。通过降低PFD增益，就降低了PLL带宽，从而可以使用足够小以便集成于包括PLL的芯片上的滤波器电容。此外，这种抑制电路允许使用具有单输出级的电荷泵。
另一个优点在于，使用从PWM控制器还允许用户调节每个从PWM信号的相位，以最小化电源波纹。特别是，因为从主电源提供用于各种电子部件的PWM电源，不完全的滤波和高电流要求引起电源上的波纹效果。波纹效果会引起显示器上的伪象。通过在特定电子部件通过相移从主电源抽运功率时进行补偿，可以减少波纹效果。
另一个优点在于，从PWM控制器可以被配置成确定何时需要同步模式。当需要同步模式时，从PWM控制器相位锁定主PWM控制器。但是，如果从PWM控制器应按独立模式操作，则通过使用PWM控制器而产生内部频率。
附图说明
本发明的以上方面和许多优点将变得更加显而易见，因为通过参考以下的详细描述同时结合附图其将变得更易于理解，其中：
图1是使多个PWM电源与主时钟信号同步的常规图形板的框图；
图2是根据本发明实施例的利用PWM控制器实施例的图形板的框图；
图3是根据本发明实施例的PLL的框图；
图4A是图3的PLL的某些方面的典型实施例的示意图；
图4B是图3的PLL的某些方面的另一个典型实施例的示意图；
图5是根据本发明实施例的图3的PLL的分频器电路的示意图；
图6是根据本发明实施例的具有集成PLL的典型PWM控制器的框图；
图7是根据本发明实施例的可以结合图3的PLL的无线区域网络(WAN)发送器/接收器；以及
图8是根据本发明实施例的可以结合图2的图形板的计算机系统的框图。
具体实施方式
以下讨论使得本领域熟练技术人员制成和使用本发明。这里描述的一般原理可应用于以下详细内容以外的实施例和应用，而不背离本发明的精神和范围。本发明并非旨在限于所示的实施例，而是符合与这里所讨论的或建议的原理和特点相一致的最宽范围。
图2示出了利用本发明实施例的典型图形板100的框图。如关于图1的情况，图形板100包括连接到DDR RAM106的图形处理器105。但与图1的现有技术不同的是，这些组件中的每一个都由具有含集成PLL的各自PWM控制器220a、220b和220c的PWM电源210a、210b和210c驱动。以下结合图6描述PWM控制器220，且以下结合图3描述PLL。图形处理器105由单个PWM电源210a驱动，且DDR RAM106由一对PWM电源210b和210c驱动。在该实施例中，PWM电源210a是主设备，而PWM电源210b和210c是从设备，尽管电源210a—210c中的任一个都可以是主设备而剩余两个是从设备。主PWM控制器220a按常规方式生成主PWM信号，且从PWM控制器210b和210c各自包括集成PLL(图2中未示出)，它的相位锁定于主PWM信号上并生成频率与主PWM信号的频率相同的各从PWM信号。通过精确地同步从PWM电源210b和210c的PWM频率和主PWM电源210a的PWM频率，就可以基本上消除拍频。但是，控制器220a—220c的PLL和常规PLL之间的差异是它们具有相对较窄的环路带宽，在该实施例中，环路带宽为约1到3kHz—而不需要外部滤波器元件或可变增益电荷泵。此外，如以下结合图3—6所讨论的，在某些实施例中，可以用所需带宽编程PLL，或者可以编程从PLL以生成具有相对于主PWM信号的各自相移的从PWM信号。
图3是根据本发明实施例的PLL300的框图。图2的PWM控制器220a—220c的PLL可以与PLL300相同或类似。但，PLL300实际可以用于任何要求PLL的应用。
PLL300包括相位频率检测器(PFD)302、误差校正信号抑制电路321、常规电荷泵310、常规滤波器361、常规VCO312和可选分频器电路313。如下所述，抑制电路321允许调节PLL300的环路带宽，而不需要滤波器361来结合大电容器或者其它滤波元件，且不需要电荷泵310来具有用于增益控制的多个可切换输出级。
一般，PLL300接收参考信号341并产生输出信号340，其频率与参考信号的频率相同或者是其倍数。此外，参考和输出信号通常彼此同相，尽管在一个实施例中分频器电路313可以将预定相移提供给输出信号，如以下结合图5所讨论的。除抑制电路321以外，将仅简单描述PLL300的每个部分，因为PLL是本领域中已知的。
PFD302检测参考信号341和反馈信号342的相差，并生成相位误差信号(UP或DOWN)，其持续时间与相差成比例。特别是，相位误差信号激活电荷泵310，以便在使输出信号340的频率与参考信号341同相的方向上“推动”VCO312，并具有等于参考信号频率的N(电路313的分频数)倍的频率。推动的“方向”取决于相差的方向。例如，如果PFD302确定反馈信号342超前参考信号341(反馈频率高于参考频率)，则PFD302将把DOWN脉冲306发送到电荷泵310。DOWN脉冲具有与相差成比例的持续时间，并使得VCO361降低输出信号340的频率。但是，如果PFD302确定反馈信号342滞后参考信号341(反馈频率低于参考频率)，则PFD302将把UP脉冲305发送到电荷泵310。UP脉冲具有与相差成比例的持续时间，并使得VCO312增加输出信号340的频率。
电荷泵310生成相位校正脉冲，其持续时间等于接收到的UP或DOWN相位误差脉冲的持续时间，且通常是并联耦合到电荷泵310的输出的电容器(未示出)的滤波器361积分该脉冲以提供控制电压。VCO312产生输出信号340，其频率与控制电压的电平成比例，且分频器电路313从输出信号340中产生反馈信号342。如下所述，抑制电路321允许滤波电容器足够小，以集成于结合PLL300的芯片上，并消除了对含可调增益的电荷泵310的需要。
协同其它逻辑电路工作的抑制电路321通过将可编程误差校正抑制引入环路而减少PLL300的环路带宽。抑制电路321通过启用PFD341以仅周期性地产生误差校正信号而引起环路带宽的减少。在一个实施例中，PFD302产生误差校正脉冲，且抑制电路321抑制预定数量的误差校正脉冲。PFD341所提供的连续启用之间的时间越长，则环路带宽就越小，反之亦然。结果，当脉冲抑制电路321没有抑制任何脉冲(即没有消除误差校正脉冲)时，环路具有最高的带宽，因此PLL300最快地校正相位误差，此外，由于它是可编程的，抑制电路321允许改变环路带宽，而不改变构成滤波器261的元件的值，并允许设定环路带宽为相对较低值，而不需要较大的外部(结合PLL300的芯片之外)滤波器元件。
特别是，在一个实施例中，抑制电路321计数参考和反馈信号341和342的周期(当PLL300锁定时这些信号实际上是一致的)，并允许PFD302仅每隔X个周期将误差校正信号提供给电荷泵310，其中X是用于编程抑制电路321的计数值。例如，在X＝5的情况下，电荷泵310仅每隔信号341和342的5个周期而接收误差校正信号UP或DOWN一次。与没有误差校正信号被抑制的情况相比，X＝5的抑制率通过减少误差校正脉冲的数量而降低了环路带宽，因此增加了PLL300校正参考和反馈信号341和342之间的相差所需的时间。虽然抑制率X被描述成是可编程的以便可以选择所需的环路带宽，但抑制电路321可以被设计成X值是固定的。此外，在X值是可编程的情况中，可以分析PLL300的环路传递函数，以确保X的编程值不会使得PLL变得不稳定。
图4A是根据本发明实施例的图3的PFD302和抑制电路321的示意图。PFD302包括相差检测电路401、启用多路复用器403和405、可选前馈电路407以及可选锁定检测电路409。抑制电路321包括可编程计数器411和逻辑电路413。将更加详细地描述这些电路。
相差检测电路401包括一对触发器415和416，用于检测参考信号341和反馈信号34的各边沿(在该实施例中为上升沿)，以及复位电路418，用于在已检测了参考341和反馈342信号两者的相应边沿后复位该触发器。更特别地，响应于从逻辑0变成逻辑1(上升沿)的参考信号341，触发器415产生用于中间上升信号(IUP)的逻辑1。同样，响应于从逻辑0变成逻辑1的反馈信号342，触发器416产生用于中间下降信号(IDOWN)的逻辑1。结果，如果在IDOWN变换到逻辑1之前IUP变换到逻辑1，则反馈信号滞后参考信号一相差，它与IUP和IDOWN的逻辑1变换之间的时间差成比例。相反，如果IUP在IDOWN之后变换到逻辑1，则反馈信号342超前参考信号341一相差，它与IUP和IDOWN的逻辑1变换之间的时间差成比例。此外，如果IUP和IDOWN同时变换为逻辑1，则对于该周期，反馈信号342与参考信号341同相。如以上协同图3所讨论的，多路复用器403和405提供的UP和DOWN信号控制电荷泵310，它顺次控制VCO312，以迫使反馈信号342具有与参考信号341相同的相位和频率。
复位电路418包括AND门电路417，它生成RESET信号419，用于在脉冲IUP和IDOWN中的落后一个变换为逻辑1之后复位触发器415和416。现在复位的触发器415和416随后准备参考信号341和反馈信号342的下一次逻辑0到逻辑1变换。因为在复位期间存在通过AND门电路417、可选OR门电路421、触发器415和416以及反相器422a和422b的有限传播延迟，所以有效逻辑1电平处的IUP和IDOWN的持续时间被延伸。如果IUP和IDOWN直接传递到电荷泵310(图3)，则这些延伸的持续时间也将传递到电荷泵。因为有时期望减少或消除这些延伸的持续时间，所以PFD302可包括前馈电路407以及多路复用器403和405以产生持续时间减少了的信号UP和DOWN。前馈电路407的操作在共同所有的美国专利申请No.60359270，标题为PHASE DETECTOR AND METHOD FOR A SHORTENING PHASE-ERRORCORRECTION PULSE(用于缩短相位误差校正脉冲的相位检测器和方法)中进一步加以讨论，其整体结合在此作为参考。
通过抑制某些误差校正脉冲，因此减小PLL300的带宽，抑制电路321控制PLL300(图3)的环路带宽。一般，计数器411用计数值进行编程并使用来自AND门电路417的复位信号作为时钟信号。对于每个复位脉冲(在PLL是锁定模式时，其具有与参考信号341和反馈信号342相同的频率)，计数器411从计数值起正计数或倒计数，直到计数器达到预定值，诸如零。当计数器达到该预定值时，它经由逻辑413启用多路复用器403和405以生成信号UP和DOWN。计数器411随后复位和再次开始该过程。
现在将详细描述抑制电路321的实施例。计数器411是由3个触发器(未个别示出)构成的波纹计数器。当加载信号437为高时，数据加载于触发器上。当从AND门电路417的输出检测到脉冲时，计数器411倒计数，直到所有触发器输出都是低。一旦触发器都已变换为低，则加载信号437复位触发器并再次开始该过程。在加载触发器的同时，多路复用器403和405被启用。但是，在加载周期之间，多路复用器403和405被禁用。
因为有时期望去活抑制电路321直到PLL300将反馈信号342于参考信号341，所以可包括锁定检测电路409。例如，为了减少PLL300的捕获时间—捕获时间是PLL300需要定位和锁定于参考信号频率的时间量，需要PLL300在信号捕获期间具有最大带宽。在PLL300中包含自适应频率合成器(未示出)是减少PLL的捕获时间的一种方法。与抑制电路321和可变值(电阻值取决于用于环路稳定性的PFD增益)的可编程环路滤波器电阻器(未示出)组合的锁定检测电路409可用于实现自适应频率合成器。通过在需要自适应频率合成器快速改变VCO频率时在信号捕获期间去活抑制电路321，PLL可以在最小时间量内定位和锁定于参考信号。通过在锁定模式期间激活抑制电路321，PLL300可以维持更小环路带宽的优良噪声特性。
在将反馈信号锁定于其上时参考信号的每个周期内，IUP和IDOWN实际上是相等的整个周期。因此，锁定检测电路409有效地比较IUP和IDOWN相等的时间百分比与预定阈值。如果测量出的百分比大于阈值，则锁定检测电路409宣告锁定并经由NAND门电路430启用脉冲抑制电路321。否则，锁定检测电路409禁用抑制电路321直到实现锁定。
仍参考图4A，如以上协同图3所讨论的，当PLL300的环路带宽处于常规PLL需要外部电容器的状态时，抑制电路321允许滤波器361具有更小的电容，它可集成于芯片上。此外，抑制电路321允许使用规则电荷泵310，即具有单输出级的电荷泵，它不构成为具有用于增益调节的多个可切换输出级。这允许电荷泵310在操作时产生相对较高值的误差校正脉冲，并因此具有相对较高的信噪比。此外，它经常减少布局空间量，否则这是可调节电荷泵所需要的。
图4B是图3的PFD302和抑制电路321的另一个实施例的示意图。再次，PFD302包括相差检测电路401、启用多路复用器403和405、可选前馈电路407以及可选锁定检测电路409。抑制电路321包括可编程计数器411、逻辑电路以及反相器490a和490b，其对于低通滤波器261(图3)所滤波出的足够高的频率维持环路扰动。特别是，每个误差校正脉冲都引起环路中的扰动，即使UP和DOWN同时有效以指示零相位误差。这些扰动的一个原因是电荷泵310(图3)的接通和断开。当反馈信号342锁定于参考信号341且没有误差校正脉冲被抑制时，扰动的基本频率等于参考信号的频率。因为滤波器261通常具有明显低于参考信号频率的截止频率，所以滤波器实际上除去了所有扰动。但当抑制电路321抑制误差校正脉冲时，则扰动就具有更低的基本频率。但如果基本扰动频率接近或明显低于滤波器261的截止频率，则该滤波器会通过某些扰动能，这会引起VCO输出信号340(图3)中的抖动或其它不期望的噪声。
结果，为了将扰动的基本频率维持在对滤波器261足够高的频率处以除去扰动，则反相器490a和490b从复位信号中同时产生UP和DOWN—当PLL300是锁定模式时其具有与参考信号341相同的频率—当电路321正抑制来自触发器415和416的误差校正脉冲IUP和IDOWN时。特别是，在计数器411达到预定值X之前，它使反相器492a和492b处于三态(tristates)以便去耦IUP和IDOWN与多路复用器403和405。同时，反相器490a和490b将(当IUP和IDOWN都是逻辑1时产生的)复位信号耦合到多路复用器403和405，其同时产生等于逻辑1的UP和DOWN且持续复位信号的时间周期。因为UP和DOWN具有相同持续时间的有效逻辑1，所以电荷泵310将净零相位校正提供给VCO312。但是，因为激励了电荷泵，所以它会产生扰动。结果，反相器490a和490b允许抑制电路321抑制误差校正而不抑制扰动。但是为了避免多路复用器403和405处的信号冲突，当达到预定值X时(且因此当它不抑制误差校正脉冲UP和DOWN时)计数器411使反相器490a和490b处于三态。特别是，当计数器411达到预定抑制率值时，生成DEC_OUT信号495。在DEC_OUT信号495存在的同时，每个反相器490a和490b都耦合到该信号并被保持于三态。在计数器411复位且已生成误差校正信号UP或DOWN后，DEC_OUT信号495变低。
图5是根据本发明实施例的图3的分频器电路的示意图。分频器313接收输出信号340作为到多路复用器501的输入，该多路复用器501将脉冲提供给一系列触发器510。这一系列触发器中的每个触发器都提供该系列中下一个触发器的输入。结果，触发器输出Q1-Q6中的任一个(经由多路复用器可选择的)可用作分频器313输出，它是输出信号340的严格的1/N倍。
仍参考图5，分频器电路313的另一个可选特点在于，它允许相对于参考信号341(图3)将预定相移引入输出信号342。延迟门电路520产生信号PH90、PH120、PH150、PH180和PH210，它们都具有预定频率并分别具有相对于输出信号340的90、120、150、180和210度的相移。因此，利用多路复用器513选择这些信号中的一个作为反馈信号342就将相应的相移引入输出信号340。如以上结合图2并在以下结合图6所讨论的，补偿相对于主PWM信号的从PWM信号的相位可以减少在当PWM电源从主电源抽运功率时由于交错次数引起的主电源上的波纹。在该实施例的一可选方案中，设计者预先选择相移，它在PWM电源操作期间不变化。或者，PWM电源可以监控主电源上的波纹并动态地移动从PWM电源的相对相位，以保持主电源上波纹的所需电平。
图6是根据本发明实施例的图3的PWM控制器220a、220b和220c之一的框图。PWM控制器220可以按两种模式进行操作。在独立模式中，PWM控制器220不将输出信号340锁定到参考信号341或任何其它参考信号。诸如图2的PWM控制器220a的主PWM控制器通常按独立模式操作。在PLL模式中，PWM控制器220的PLL300将输出频率340同步到经由同步输入200从主PWM控制器220a或其它源接收的参考信号341。图2的从PWM控制器220b和220c通常按PLL模式操作。
当处于PLL模式时，FS/synch输入601从主PWM控制器接收参考信号341。在图2中，用于图形处理器105的PWM控制器220a是主PWM控制器的实例，但或者，根据特定系统的设计，某些其它PWM控制器可以是主设备。商业上最易于获得的PWM控制器220使得PWM信号在针脚上可得，且因此可用作主设备。
如果不处于PLL模式，电阻器650连接于FS/synch输入601和接地(未示出)或电源652之间。电压电流转换器651将电阻器650在输入601处生成的电压转换成电流，逻辑600在线路602上将该电流转换成VCO控制电压。因此，为电阻器650选择一值，以使得VCO312产生具有所需频率的输出信号340。
PWM控制器220可以自动确定按哪种模式操作，独立模式或PLL模式。为了进行该确定，可作为块逻辑600的一部分的参考信号检测器619检测来自与FS/synch601端子连接的施密特触发器603的脉冲。如果PLL模式被禁用(缺省条件)但参考信号检测器619在第一预定时间内检测到脉冲，则参考信号检测器619确定在输入端子200处存在主参考信号并经由线路620和开关660启用PLL300。相反，如果启用PLL模式且参考信号检测器619在第二预定时间内检测出反馈信号342的脉冲而没有同时检测出来自施密特触发器603的脉冲，则参考信号检测器619经由线路620和开关660禁用PLL300。第一和第二预定时间是固定的或者可以是可编程的。检测器619通过在每次检测出信号边沿时将电容器放电来检测信号。在边沿之间，电容器充电到启用计数器(未示出)的逻辑电平。如果计数器达到预定计数值(与第一或第二预定时间相对应)，则参考信号检测器619确定没有信号。但只要存在边沿，计数器不会达到预定计数值。参考信号检测器619包括至少两个这样的检测电路，从而存在至少两个预定计数值，与第一预定时间相对应的第一预定计数值和与第二预定时间相对应的第二预定计数值。这些预定计数值可以是固定的或者是可编程的。
块逻辑600还检测电阻器650的值是否太高或太低，且如果电阻器在范围之外，则设定VCO312以产生预定的最大(电阻器值太低)或最小(电阻器值太高)频率。电压电流转换器651还包括电流限制器，使得在定值以下的电阻器650不会引起过电流条件。
在PWM控制器220按PLL(从)模式操作时，如以上结合图3—5所讨论的，PLL300操作以便将反馈信号342锁定到参考信号341。分频器电路313提供一个或多个从PWM信号一这里提供两个这种信号PWM1和PWM2一到常规PWM斜坡发生器(未示出)，它生成用于调节PWM电源210(图2)的相应数量的斜坡(未示出)。如以上结合图5所讨论的，PWM1和PWM2的频率是参考信号341的频率的整数倍(在一个实施例中为6倍)。此外，PWM1和PWM2可以具有相对于参考信号341的预定相移。此外，在一个实施例中，抑制电路321可编程以具有范围在32—1024内的计数值。此外，滤波器361或PLL300的其它部分可包括可编程电阻值，它允许调节环路增益以维持特定计数值的环路稳定性。
图7是根据本发明实施例的可结合图3的PLL300的无线区域网络(WAN)发送器/接收器700。除了PFD302、电荷泵310、VCO312、分频器313、抑制电路321和滤波器361(为清楚起见从图7中省去)，PLL300包括用于接收参考信号的端子718以及用于分配VCO312的输出作为L0信号的局部振荡器(L0)分配器720。除了PLL300，发送器/接收器700包括发送器704和接收器706。发送器704包括混频器722，它用经由数据端子724和726从计算机(未示出)接收的差分基频带数据信号调制L0。随后，发送器704将该调制过的数据信号提供给发送端子728，用于无线发送到远程接收器(未示出)。同样，接收器706经由端子730从远程无线发送器(未示出)接收调制过的数据信号，并包括混频器732，它用L0信号解调接收到的数据信号并将差分解调数据信号经由端子724和726提供给计算机。PLL300可操作用于同步来自VCO312的L0信号和端子718上接收的参考信号。在一个实施例中，抑制电路321是可编程的，以实现0—7的计数值。发送器/接收器还包括常规的其它电路，且为简化而从图7中将其省去。
图8是根据本发明实施例的结合图2的图形板200的通用计算机系统820的框图。计算机系统820(例如，个人机或服务器)包括一个或多个处理单元821、系统存储器822以及系统总线823。系统总线823将包括系统存储器822的各种系统部分耦合到处理单元821。系统总线823可以是集中总线中的任一种，其中包括利用任意总线架构的存储器总线、外围总线和局部总线。系统存储器822通常包括只读存储器(ROM)824和随机访问存储器(RAM)825。包含有助于在计算机系统820内元件之间传递信息的基本例程的固件826也包含于系统存储器822内。计算机系统820可进一步包括硬盘驱动系统827，它也连接到系统总线823。此外，光盘驱动器(未示出)、CD-ROM驱动器(未示出)、软盘驱动器(未示出)可以通过各种驱动控制器(未示出)连接到系统总线823。
用户可通过诸如键盘和840和定位装置842的输入装置将命令和信息输入计算机系统820。这些输入装置以及未示出的其它输入装置通常通过串行端口接口846连接到系统总线823。其它接口(未示出)包括通用串行总线(USB)和并行端口840。监视器847或其它类型的显示装置还可经由诸如图形卡200的接口连接到系统总线823。
Claims (24)
1.一种脉宽调制控制器，其特征在于，包括；
输入节点，它可用于接收参考信号；以及
锁相环，它包括：
振荡器，它可用于接收误差校正信号并生成频率与误差校正信号有关的第一PWM信号；
相位频率检测器，它耦合到所述振荡器并可用于接收参考信号并基于参考信号和从第一PWM信号派生的反馈信号之间的相差生成误差校正信号；以及
脉冲抑制电路，它耦合到所述相位频率检测器并在所述反馈信号与所述参考信号同步时可用于响应于所述参考信号和所述反馈信号的逻辑“与”周期性地禁止相位频率检测器来生成误差校正信号。
2.如权利要求1所述的脉宽调制控制器，其特征在于，参考信号包括主PWM信号。
3.如权利要求1所述的脉宽调制控制器，其特征在于，进一步包括振荡器控制电路，它可用于在没有参考信号时设定第一PWM信号的频率。
4.如权利要求1所述的脉宽调制控制器，其特征在于，锁相环进一步包括分频器电路，它可用于根据第一PWM信号产生反馈信号。
5.如权利要求4所述的脉宽调制控制器，其特征在于，分频器电路产生反馈信号，其频率等于或近似等于参考信号的频率。
6.如权利要求1所述的脉宽调制控制器，其特征在于，所述脉冲抑制电路每隔参考信号转变的预定数量就启用相位频率检测器一次。
7.如权利要求6所述的脉宽调制控制器，其特征在于，转变的预定数量是6。
8.如权利要求1所述的脉宽调制控制器，其特征在于，所述脉冲抑制电路每隔复位信号转变的预定数量就启用相位频率检测器一次，当参考信号和反馈信号具有相同逻辑电平时所述复位信号从第一逻辑状态转变为第二逻辑状态。
9.如权利要求4所述的脉宽调制控制器，其特征在于，由分频器产生的反馈信号为第二PWM信号。
10.如权利要求9所述的脉宽调制控制器，其特征在于，第二PWM信号相对于第一PWM信号的相位进行相移。
11.如权利要求1所述的脉宽调制控制器，其特征在于，锁相环进一步包括滤波器，它用于将误差校正信号滤波。
12.一种脉宽调制控制器，其特征在于，包括：
输入节点，它可用于接收参考信号；以及
锁相环，它包括：
振荡器，它可用于接收误差校正信号并生成频率与误差校正信号有关的振荡器信号；
分频器电路，它可用于产生从振荡器信号派生的反馈信号和PWM信号；
相位频率检测器，它耦合到所述振荡器并可用于接收参考信号并基于参考信号和反馈信号之间的相位差生成误差校正信号；以及
抑制电路，它耦合到所述相位频率检测器并在所述相位差在预定锁定阈值内时可用于周期性地禁止相位频率检测器来生成误差校正信号。
13.如权利要求12所述的脉宽调制控制器，其特征在于，分频器电路可用于将相对于参考信号的预定相移提供给PWM信号。
14.如权利要求13所述的脉宽调制控制器，其特征在于，预定的相移等于或近似等于90度。
15.如权利要求13所述的脉宽调制控制器，其特征在于，预定的相移等于或近似等于180度。
16.一种电源电路，其特征在于，包括：
主PWM电源，它产生第一调节的电源电压、和主PWM信号；以及
从PWM电源，它产生第二调节的电源电压并接收主PWM信号，从PWM电源包括：
输入节点，它可用于接收主PWM信号；以及
锁相环，它包括：
振荡器，它可用于接收误差校正信号并生成频率与误差校正信号有关的振荡器信号；
分频器电路，它可用于产生从振荡器信号派生的反馈信号和从PWM信号，用于调节第二调节的电源电压；
相位频率检测器，它耦合到所述振荡器并可用于接收参考信号并基于参考信号和反馈信号之间的相差生成误差校正信号；以及
抑制电路，它耦合到所述相位频率检测器并可用于周期性地启用相位频率检测器来生成误差校正信号。
17.如权利要求16所述的电源电路，其特征在于，分频器电路可用于产生第二从PWM信号，用于调节第三调节的电源电压。
18.如权利要求16所述的电源电路，其特征在于，抑制电路启用相位频率检测器的周期间隔是可编程的。
19.一种计算机系统，其特征在于，包括：
中央处理单元，它连接到总线系统；
视频处理器，它连接到总线系统并受CPU控制，该视频处理器包括多个电子组件，每一个电子组件都由电源系统供电，该电源系统包括：
主PWM电源，它产生第一调节的电源电压、和主PWM信号；以及
从PWM电源，它产生第二调节的电源电压并接收主PWM信号，从PWM电源包括：
输入节点，它可用于接收主PWM信号；以及
锁相环，它包括：
振荡器，它可用于接收误差校正信号并生成频率与误差校正信号有关的振荡器信号；
分频器电路，它可用于产生从振荡器信号派生的反馈信号和从PWM信号，用于调节第二调节的电源电压；
相位频率检测器，它耦合到所述振荡器并可用于接收参考信号并基于参考信号和反馈信号之间的相差生成误差校正信号；以及
抑制电路，它耦合到所述相位频率检测器并在所述反馈信号与所述参考信号同步时可用于响应于所述参考信号和所述反馈信号的逻辑“与”周期性地禁止相位频率检测器来生成误差校正信号；以及
显示装置，它用于显示视频处理器产生的图形和视频数据。
20.一种用于同步从脉宽调制(PWM)控制器与主PWM控制器的方法，其特征在于，该方法包括：
周期性地抑制误差校正信号，所述误差校正信号与来自主PWM控制器的主PWM信号和由从PWM控制器的振荡器信号派生出的反馈信号之间的相差有关，并被锁定到所述主PWM信号；
响应于周期性抑制的误差校正信号来调节所述振荡器信号；以及
从振荡器信号中生成从PWM信号。
21.如权利要求20所述的方法，其特征在于，进一步包括计数主PWM信号和反馈信号之一的转变次数，以确定何时抑制误差校正信号。
22.如权利要求20所述的方法，其特征在于，进一步包括从振荡器信号中生成第二从PWM信号。
23.如权利要求20所述的方法，其特征在于，进一步包括相对于主PWM信号的相位移动从PWM信号的相位。
24.如权利要求20所述的方法，其特征在于，进一步包括：如果不能确定来自主PWM控制器的主PWM信号和由从PWM控制器的振荡器信号派生出的反馈信号之间的相差，则基于预定缺省信号和反馈信号之间的相差周期性地抑制误差校正信号。
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| US7443150B2 (en) * | 2005-06-30 | 2008-10-28 | Analog Devices, Inc. | Switching power supply control with phase shift |
| US7369002B2 (en) * | 2005-07-28 | 2008-05-06 | Zarlink Semiconductor, Inc. | Phase locked loop fast lock method |
| US7514909B2 (en) * | 2005-09-30 | 2009-04-07 | Voiterra Semiconductor Corporation | Voltage regulator with communication ring scheme |
| US7688607B2 (en) * | 2005-09-30 | 2010-03-30 | Volterra Semiconductor Corporation | Voltage regulator with inductor banks |
| US7616463B2 (en) * | 2005-09-30 | 2009-11-10 | Volterra Semiconductor Corporation | Voltage regulator with common s-phase signals and phase lock loops |
| US7522436B2 (en) | 2005-09-30 | 2009-04-21 | Volterra Semiconductor Corporation | Master-slave with adaptation control including slave current checking |
| KR100727307B1 (ko) * | 2006-03-14 | 2007-06-12 | 엘지전자 주식회사 | 위상 고정 루프 |
| US7684751B2 (en) * | 2006-09-26 | 2010-03-23 | Intel Corporation | Radio frequency identification apparatus, system and method adapted for self-jammer cancellation |
| JP5171010B2 (ja) * | 2006-10-27 | 2013-03-27 | 東京エレクトロン株式会社 | 電源装置およびそれを用いたマイクロ波発生装置およびコンピュータプログラム |
| US8760141B2 (en) * | 2008-01-04 | 2014-06-24 | The Hong Kong University Of Science And Technology | Frequency-hopping pulse-width modulator for switching regulators |
| US8094769B2 (en) | 2008-07-25 | 2012-01-10 | Freescale Semiconductor, Inc. | Phase-locked loop system with a phase-error spreading circuit |
| US8004258B2 (en) * | 2008-08-15 | 2011-08-23 | Infineon Technologies Ag | Regulation of a current through an inductive load |
| US8207773B2 (en) * | 2009-01-15 | 2012-06-26 | Linear Technology Corporation | Pulse-width modulation (PWM) with independently adjustable duty cycle and frequency using two adjustable delays |
| US8984321B2 (en) * | 2009-05-20 | 2015-03-17 | Chronologic Pty, Ltd. | Jitter reduction method and apparatus for synchronised USB devices |
| CN102014017B (zh) | 2010-09-30 | 2013-10-09 | 华为技术有限公司 | 一种信号检测电路、方法及系统 |
| US8564375B2 (en) * | 2011-12-30 | 2013-10-22 | Fairchild Semiconductor Corporation | Methods and apparatus for self-trim calibration of an oscillator |
| CN102594309A (zh) * | 2012-03-31 | 2012-07-18 | 中国科学院上海应用物理研究所 | 一种脉冲宽度调制同步方法 |
| US9348358B2 (en) * | 2014-04-18 | 2016-05-24 | Fujitsu Limited | Clock multiplication and distribution |
| CN104122936B (zh) * | 2014-07-21 | 2017-06-13 | 深圳市芯海科技有限公司 | 一种mcu芯片分频时钟校正装置及方法 |
| CN105871213B (zh) * | 2015-01-21 | 2020-02-21 | 南京航空航天大学 | 一种非接触电能传输系统中的控制方法和装置 |
| US20160269016A1 (en) * | 2015-03-12 | 2016-09-15 | Microchip Technology Incorporated | Combinatorial/sequential pulse width modulation |
| US10560109B2 (en) * | 2017-12-29 | 2020-02-11 | Texas Instruments Incorporated | Phased locked loop integrated circuit |
| CN108390562A (zh) * | 2018-03-16 | 2018-08-10 | 西安电子科技大学 | 一种用于dc/dc的开关频率校正电路 |
Family Cites Families (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4359679A (en) * | 1978-01-16 | 1982-11-16 | Wescom Switching, Inc. | Switching d-c. regulator and load-sharing system for multiple regulators |
| US4363002A (en) * | 1980-11-13 | 1982-12-07 | Fuller Robert M | Clock recovery apparatus for phase shift keyed encoded data |
| US4669089A (en) * | 1985-09-30 | 1987-05-26 | The Boeing Company | Suppressed clock pulse-duration modulator for direct sequence spread spectrum transmission systems |
| JPS6384319A (ja) * | 1986-09-29 | 1988-04-14 | Nec Corp | 位相同期回路 |
| JPH0736515B2 (ja) * | 1989-09-14 | 1995-04-19 | 株式会社東芝 | 位相比較器 |
| JPH0458614A (ja) * | 1990-06-28 | 1992-02-25 | Nec Corp | Ｐｌｌシンセサイザ |
| JP2745787B2 (ja) * | 1990-06-30 | 1998-04-28 | 日本電気株式会社 | Ｐｌｌ周波数シンセサイザ |
| JP2795008B2 (ja) * | 1990-10-02 | 1998-09-10 | 日本電気株式会社 | 位相同期発振回路の耐入力クロック断回路方式 |
| JP3004056B2 (ja) * | 1990-12-21 | 2000-01-31 | 京セラ株式会社 | 送受信機 |
| FR2689342A1 (fr) * | 1992-03-31 | 1993-10-01 | Sgs Thomson Microelectronics | Boucle à verrouillage de fréquence. |
| JP2933472B2 (ja) | 1993-10-04 | 1999-08-16 | 日本電気アイシーマイコンシステム株式会社 | 位相同期回路 |
| JP3421419B2 (ja) * | 1994-04-01 | 2003-06-30 | 三菱電機株式会社 | 位相比較器及びｐｌｌ回路 |
| JPH08265142A (ja) * | 1995-03-27 | 1996-10-11 | Shimada Phys & Chem Ind Co Ltd | フェーズロックループ回路 |
| US5822387A (en) | 1996-03-25 | 1998-10-13 | Cypress Semiconductor Corporation | Apparatus for fast phase-locked loop (PLL) frequency slewing during power on |
| US5699020A (en) | 1996-04-11 | 1997-12-16 | Altera Corporation | Phase latched differential charge pump circuit and method |
| FR2753320B1 (fr) | 1996-09-09 | 1999-01-15 | Sgs Thomson Microelectronics | Boucle a verrouillage de phase avec dispositif de limitation de courant de pompe de charge |
| JP3102373B2 (ja) * | 1997-03-12 | 2000-10-23 | 日本電気株式会社 | 周波数シンセサイザ |
| US6137809A (en) * | 1997-08-22 | 2000-10-24 | Paradyne Corporation | Quantization noise compensator apparatus and method |
| JP3179382B2 (ja) * | 1997-08-27 | 2001-06-25 | 山形日本電気株式会社 | Ｐｌｌ回路 |
| JPH11136125A (ja) * | 1997-10-30 | 1999-05-21 | Texas Instr Japan Ltd | 周波数シンセサイザ |
| JPH11205135A (ja) * | 1998-01-19 | 1999-07-30 | Mitsubishi Electric Corp | フェーズロックドループ回路 |
| JP3075349B2 (ja) * | 1998-02-27 | 2000-08-14 | 日本電気株式会社 | 映像表示装置の輝度調整回路と輝度調整方法 |
| JP2898957B1 (ja) * | 1998-03-12 | 1999-06-02 | 日本テキサス・インスツルメンツ株式会社 | 位相比較回路 |
| US6150889A (en) * | 1998-08-03 | 2000-11-21 | Motorola, Inc. | Circuit and method for minimizing recovery time |
| US6208216B1 (en) * | 1998-09-28 | 2001-03-27 | Mikko J. Nasila | Phase-locked-loop pulse-width modulation system |
| JP3983449B2 (ja) * | 1999-10-15 | 2007-09-26 | 株式会社リコー | パルス幅変調回路、光書き込み装置及び画像形成装置 |
| US6222745B1 (en) * | 1999-10-19 | 2001-04-24 | Texas Instruments Incorporated | Digitally synthesized multiple phase pulse width modulation |
| JP3780143B2 (ja) * | 2000-03-09 | 2006-05-31 | キヤノン株式会社 | Ｄｌｌシステム |
| JP2001339296A (ja) * | 2000-05-26 | 2001-12-07 | Oki Electric Ind Co Ltd | 位相比較器 |
| JP2002232718A (ja) * | 2001-02-06 | 2002-08-16 | Ricoh Co Ltd | 画像処理装置 |
| US6993087B2 (en) * | 2001-06-29 | 2006-01-31 | Nokia Mobile Phones Ltd. | Switching mode power amplifier using PWM and PPM for bandpass signals |
| JP2003133972A (ja) * | 2001-10-29 | 2003-05-09 | Fujitsu Ltd | 無線送信機を有する電子装置 |
| US6853252B2 (en) * | 2002-10-04 | 2005-02-08 | Intersil Corporation | Phase-lock loop having programmable bandwidth |
-
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