CN100477281C - 非易失半导体存储单元及制造方法 - Google Patents
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Abstract
本发明系关于一种非易失半导体存储单元及关于其制造方法，源极区域(7)、漏极区域(8)及位于其间的沟道区域形成于衬底(1)。为实现局部定界存储位置(LB、RB)，位于第一绝缘层(2)上的电非传导电荷储存层(3)系由中断(U)分开，由此防止特别是在该存储位置(LB、RB)间的侧边电荷输送及显著改善电荷留置性质。
Description
技术领域
本发明是关于非易失半导体单元及制造方法，及特别是关于一般称的双位EEPROM存储单元。
背景技术
做为已知机械储存装置的替代方案，近来的具非易失半导体存储单元，如FLASH、EPROM、EEPROM、FPGA存储单元及其类似物的非易失半导体存储装置已获得愈来愈多的接受。此种可重写非易失半导体存储单元可长时间储存数据及不需使用电压供应。
此种半导体存储单元一般包括半导体衬底、绝缘隧穿层、储存层、绝缘介电层及传导控制层，为储存数据，电荷被自半导体衬底引入电荷储存层，引入电荷进入储存层的方法之实例为热电荷载子的注入及Fowler-Nordheim隧穿。
特别是，每单位面积的数据含量、电荷留置性质、及读取及程序化的操作电压在此种非易失半导体存储单元的实现上为重要的。为改良电荷留置时间，在此情况下，特别是具非导电电荷储存层的非易失半导体存储单元之使用日渐增加，其结果为，即使在部分不足绝缘层的情况下，漏电流可被防止及电荷留置性质可因而被改良。
而且，一般称的多位半导体存储单元已被发展，其可在存储单元实现多样数据内容或位，以此方式每单位面积的数据量可被显著改良。
本发明特别是关于双位半导体存储单元，以此方式两个位可以非易失方式被储存。
此种双位半导体存储单元为已知，如由文件美国专利第6,011,725号及由第1图叙述于下文。
根据第1图，此种双位EEPROM存储单元具半导体衬底1，其为如p-掺杂，及其具拥有其具相关终端源极及漏极端点S及D的n+-掺杂源极区域7及漏极区域8，应指出对称结构被用于此种单元，基于此原因，名称源极及漏极不必要为有意义的。在实际情况，该源极区域7亦可被连接做为漏极区域及该漏极区域8亦可被连接做为源极区域。
根据第1图，该源极及漏极区域7及8定义位于期间的沟道区域，第一绝缘层2、非导电电荷储存层3、第二绝缘层4及具栅极端点G的导电控制层10，位于该沟道区域的表面。根据第1图，氮化硅被用做该非导电电荷储存层3。为程序化，亦即，此已知非易失半导体存储单元的写入及消除，热电荷载子的注入被必要地进行，在此情况下，为写入，例如热电子注入在漏极侧的电荷储存层3及为消除，热空穴注入漏极侧，因使用对称的双位存储单元，以相同方式，电荷载子亦可能被注入在源极侧的电荷储存层3，然而，在此情况下，该源极区域7被连接做为漏极。关于自此种存储单元读取，写入及消除的方法，可清楚地参考文件美国专利第6,011,725号。
在此种已知半导体存储单元的情况下，虽然相当高的电荷留置性质已在相当低的程序化电压得到，虽然如此已发现特别在长时间多重程序化的情况为重要的缺点，此特别是因为进行消除所需的热空穴一般是通过在p-n二极管场中的累增效应而产生及所以不会精确地落在与于写入过程中所引入的热电子于电荷储存层3的相同位置。对排列于右边的存储位置RB(右位)以与排列于源极侧的左边的存储位置LB(左位)相同的方式，发生电子及空穴未精确于相同位置引入的问题，及结果为些微的电荷偏移发生，此种不精确的补偿一般会产生在存储单元的极限值偏移及因而造成读取电流变化，此必然引起在评估电路的增加不准确性(未说明)。
因而此已知半导体存储单元的电荷留置性质被负面地影响之进一步重点是由即使电荷储存层3为非导电的，少量的电荷移动依然发生之事实所引起。在电荷储存层3内的此电荷移动主要是基于漂移及扩散方法，其造成于电荷储存层3电荷的缓慢再分布。做为实例，根据第1图的说明显示实线电荷分布曲线V，在电子写入后即刻产生于如局部内存位置LB及RB。然而，因为漂移及扩散方法，此分布V变化，在预先决定时间经过后，由虚线说明的加宽分布曲线V’被建立于该电荷储存层3。然而，结果为储存于局部内存位置LB及RB的电荷密度被减少。在该电荷储存层3内的电荷再分布改变半导体存储单元的极限电压，其必然造成数据的遗失或至少造成在评估电路的增加要求(未说明)。
发明内容
所以，本发明是基于提供一种非易失半导体存储单元及相关制造方法的目的，其中得到改良的电荷留置性质。
根据本发明，此目的可通过以下存储单元及方法达到。
根据本发明的具有衬底的非易失半导体存储单元，其具源极区域、漏极区域及位于其间的沟道区域，形成于该沟道区域表面的第一绝缘层、非导电电荷储存层、以及第二绝缘层，其中该非导电电荷储存层具有中断以形成第一及第二局部定界的存储位置堆栈，第三绝缘层位于该衬底及该第一及第二局部定界的存储位置堆栈的表面用于获得侧壁绝缘以及导电控制层形成于该第三绝缘层的表面及该中断内。
相应地，根据本发明的制造非易失半导体存储单元的方法，其具下列步骤：
a)形成第一绝缘层、非导电电荷储存层、第二绝缘层及屏蔽层于衬底；
b)图形化该屏蔽层；
c)形成侧壁层于该经图形化的屏蔽层；
d)使用该经图案化屏蔽层及该侧壁层移除至少该第二绝缘层及该电荷储存层；
e)形成该源极及漏极区域于该衬底；
f)移除该屏蔽层；
g)使用该侧壁层移除该第二绝缘层、该电荷储存层及该第一绝缘层；
h)移除该侧壁层；
i)形成第三绝缘层；
j)形成导电控制层；
k)图形化该控制层以形成字线；及
l)使用该经图形化控制层移除该第三绝缘层、该第二绝缘层、该电荷储存层及该第一绝缘层以形成局部定界存储位置。
特别是做为使用局部绝缘非传导电荷储存层或是非导电电荷储存层的结果，其具中断以形成该局部经定界线内存位置，首先可可靠地防止因上述在电荷储存层内的漂移及扩散方法的再分布，而且，可补偿引入空穴及电子进入储存层的不同准确性，因该电荷储存层仅以敏锐定界线方式局部地存在。
较佳为，该第一及第二绝缘层亦具中断或不以连续方式彼此连接，由此简化该制造。
为实现具显著电性质的半导体存储单元，第三绝缘层可进一步被引入在局部经定界内存位置间的区域或在中断的区域及可进一步以导电控制层涂覆之。该电性质因而被改良特别是在大型集成电路的情况。
该第一绝缘层较佳为具大于直接隧穿所需材料厚度为大的厚度，其结果为特别是电荷留置性质可被显著改善。
附图说明
本发明参考附图使用示例具体实施例详细说明于下文。
在附图中：
第1图显示根据先前技艺半导体存储单元的简化区段视图；
第2图显示根据本发明非易失半导体存储单元的简化区段视图；
第3A至3G-II图显示说明根据本发明非易失半导体存储单元的必要制造步骤的简化区段视图。
第2图显示根据本发明非易失半导体存储单元的简化区段视图，相同参考符号表示相同或类似于在第1图的组件或层，及重复叙述于下文省略。
具体实施方式
于下文叙述的双位EEPROM存储单元对应于根据文件美国专利第6,011,725号的双位存储单元，特别是关于写入、读取及消除数据的方法，为此原因，此时清楚地参考在该文件所揭示方法且省略重复叙述。
关于第2图，指定用做双位EEPROM的非易失半导体存储单元包括衬底1，其中源极区域7、漏极区域8及位于其间的沟道区域以一种可与已知场效晶体管比较的方式形成。做为实例，该衬底1是由p-掺杂半导体材料如硅组成，在所说明的NMOS存储单元的情况下，该源极及漏极区域为n+-掺杂的。在该衬底1的表面，第一绝缘层2或介质层如SiO2是位于至少一个第一局部定界存储位置LB(左位)及第二局部定界存储位置RB(右位)。位于该层上方的是非导电电荷储存层3、其被用做所引入电荷的实际储存。该非导电电荷储存层3再次包含介质层如Si3N4或一般称的”富含硅的氧化物”Si2+xO。在该电荷储存层3的表面，再次由介质层如SiO2制造的第二绝缘层4进一步位于局部定界存储位置LB及RB。因此，如在已知双位半导体存储单元的情况下，第一局部存储位置LB(左位)形成于源极侧及第二局部存储位置RB(右位)形成于漏极侧，当预先决定电压被施用时，其决定性地影响在沟道区域的电流流动，及因而适合用于储存数据，亦即两个位。
然而，与已知半导体存储单元相反，该非导电电荷储存层3未以连续方式连接在一起，而是被中断，通过在该非导电电荷储存层3的此中断或是间隙U，在源极侧的第一局部定界存储位置LB及在漏极侧的第二局部定界存储位置RB以完全隔离方式形成，其结果为在简介中所叙述的漂移及扩散方法不会导致数据的遗失，在该局部定界存储位置LB及RB的电荷密度因而维持不变化的，为此原因，得到显著的电荷留置性质。
然而，更多的是，该局部定界存储位置LB及RB的形成改善了该非易失半导体存储单元的电性质。如同已在简介中所叙述，写至该存储位置或电荷进入该存储位置的引入之方法是由热电荷载子的注入作动，例如在此例子中由电子的注入作动，这些电子以一种方式在沟道区域加速使得它们可克服该第一绝缘层2的能障并进入该非导电电荷储存层3。然而，在另一方面，这些数据由具相对应相反电荷的经引入电荷的补偿而消除。做为实例，为进行消除目的，热电子被注入该局部定界存储位置LB及RB。然而，因热空穴一般是通过在漏极或源极的pn二极管区域的累增作用而产生，空穴在该电荷储存层3的最终停止的正确位置只能非常非常困难地事先决定且一般与电子的位置不同，得自程序化的此不正确性根据本发明由该局部定界存储位置LB及RB补偿，因为即使在完全不正确的消除操作(其以关于电子的分布密度的补偿方式发生)的情况下，后者被顾及地留下，及结果不会负面地影响该存储单元的极限电压，仅实际引入该局部定界存储位置LB及RB的空穴对电子的补偿为有效的。结果，不仅改善电荷留置性质亦改善该非易失半导体存储单元的基本电性质。特别是，在重复写入及消除操作之后，与标准情况相较，极限电压的改变显著减少。因该电荷储存区域现在被限制为LB及RB，其现在为二者电荷分布的正确迭加所形成的较不严格要求，因而进一步优点为pn二极管的简化发展及较不决定性的可制造性。
第一绝缘层2较佳为具大于直接隧穿个别材料所需厚度为大的厚度，其结果为可信赖地防止因直接隧穿的电荷损失，相同情况亦应用于位于该电荷储存层3上的第二绝缘层4。
根据第2图，不仅该非导电电荷储存层3具中断U，该第一及第二绝缘层2及4亦同，结果为，局部高度定界层堆栈在该局部定界存储位置LB及RB产生，其余区域特别是在不具该层的该沟道区域的表面。根据第2图，该第三绝缘层9，其再次具介电如SiO2，因而位于该衬底1的表面且该局部定界层堆栈包括层2、3及4。导电控制层10形成于该第三绝缘层9的表面，其结果为在该局部定界存储位置或该源极及漏极区域7及8之间的间隙或该中断U至少被部分地填充。第四绝缘层11可选择性地形成于该导电控制层10的表面，做为实例，后氧化物被使用。
说明于第2图的非易失半导体存储单元的制造方法参考第3A至3G-II说明于下文，相同参考符号表示相同或相对应层，及重复叙述于下文省略。
根据第3A图，首先第一绝缘层2、非导电电荷储存层3、第二绝缘层4及屏蔽层5形成于衬底1，做为实例，其具p-掺杂半导体衬底。为避免直接隧穿作用，该第一绝缘层包括具厚度约8至10纳米的SiO2层，典型上在层厚度少于4至6纳米的SiO2情况下，直接隧穿发生，该非导电电荷储存层包括具数纳米厚度的Si3N4层，但亦具一般称的”富含硅的氧化物”，亦即SixOy。具厚度6至10纳米的二氧化硅被用于第二绝缘层4，其结果为直接隧穿亦在此方向被防止。该屏蔽层5是由在个别标准方法出现的材料所组成，例如多晶硅。
根据第3B图，在后续步骤，该屏蔽层5由已知光蚀刻或其它方法图形化及接着形成中间层。该中间层包括经保形地沉积的Si3N4层，其接着用于已知回蚀步骤以制造在第3B图的侧壁层或间隔物6。
为形成以上所叙述的层2至6，可使用个别材料已知的所有方法，例如CVD(化学气相沉积)、磊晶方法及/或热氧化。
根据第3C图，至少该第二绝缘层4及该电荷储存层3接着使用经图案化屏蔽层5及形成于其上的侧壁层或间隔物6移除且该源极及漏极区域7及8接着通过离子注入以自对准方式形成于衬底1。在此情况下，该第一绝缘层2用做屏蔽材料或屏蔽氧化物层以避免一般称的”通道作用”。
然而，以相同方式，该n+-掺杂源极及漏极区域亦可由直接注入进入该半导体衬底1进行，亦在使用该经图案化屏蔽层5及该侧壁层6的图案化期间移除该第一绝缘层2。不消说一般称的袋形注入亦可被插入，该源极及漏极区域7及8亦同时地实现该非易失半导体存储单元的位线或至少该位线的终端区域。
图案化及移除以上所叙述的层之制造方法是对应于已知图案化及蚀刻方法，较佳为使用各向异性蚀刻方法。
根据第3D图，在后续方法步骤，使用侧壁层或间隔物6移除其余屏蔽层5及亦该第二绝缘层4、该电荷储存层3及该第一绝缘层2。在此情况下，各向异性蚀刻(RIE，反应性离子蚀刻)被再次地较佳地进行，但一程度的该衬底1的薄化产生该源极及漏极区域7及8。然而，做为回蚀方法的结果之该衬底1的薄化一般为可忽略的，因其不会引起在该方法或由此制造的该存储单元的电或其它性质的任何负面影响。以此方式，得到中断或该间隙U以形成该局部定界存储位置LB及RB，其基本上以自对准方式排列于在该沟道末端的源极侧及漏极侧。该局部定界存储位置的宽度可由所使用间隔物技术被非常正确地设定以形成侧壁层6，其结果为该存储位置可被定义及正确地排列，即使在次微米或次100纳米区域。做为结果，在高度小型化的情况下，特别是该存储单元的电性质可被显著改良。
根据第3E图，在后续方法步骤，移除该侧壁层或间隔物6，做为实例，已知选择性湿法蚀刻方法被使用。在Si3N4间隔物6的实例中，热磷酸被用于此目的。
根据第3F图，在后续方法步骤，第三绝缘层9，其基本上表示栅极氧化物层及由经热形成SiO2所组成，形成于整个区域。以此方式，在该局部定界存储位置的层堆栈亦得到足够的侧壁绝缘，此侧壁绝缘较佳为再次设定为一种防止直接隧穿的厚度。导电控制层10接着形成，做为实例，高掺杂多晶硅层或金属被沉积。亦可使用其它导电层，如硅化半导体材料。
而且，在此点该导电控制层10被图案化以形成字线或字线条带WL。
第3F-I及第3F-II显示在第3F图所表示的该区段I-I’及II-II’的简化区段视图以说明在此图案化步骤后的层结构。
根据第3F-I图，平行排列的字线WL现在位于该第三绝缘层9的表面，其由热氧化沉积或形成及再次位于包含于该半导体衬底1上的第一绝缘层2、电荷储存层3及第二绝缘层4的层堆栈。
另一方面，根据第3F-II图，虽然平行排列的经图案化的字线WL再次位于该第三绝缘层9，后者直接位于个别该源极及漏极区域7及8及该衬底1。
根据第3G图，在进一步方法步骤，第三绝缘层9、第二绝缘层4、电荷储存槽3及第一绝缘层2使用经图案化控制层10或字线WL被选择性地移除，其结果为先前以条带形式形成的该局部定界存储位置现在亦在此方向定界，局部定界的岛由此为该存储位置LB及RB而形成。特别是在存储单元的矩阵形式排列的情况下，在相邻存储位置的完全绝缘因而亦产生。做为实例，各向异性蚀刻方法再次用于此情况，第四绝缘层11特别是为在此方向的侧边绝缘而最后亦被形成。此第四绝缘层11，被指定为后氧化物(POX)，较佳为再次具一种防止直接隧穿的层厚度。
第3G图的相对应区段图示I-I’及II-II’再次说明于第3G-I图及第3G-II图。结果，以此方式得到局部定界存储位置LB及RB，其可通过个别方法步骤以简单方式以岛的形式被非常准确地被定义及排列，其结果为可显著影响经引入电荷的漂移及扩散行为。特别是，经引入电荷载子现在不再自沟道一端迁移至沟道一端沟道另一端，由此防止在存储单元的极限电压的非有意改变。更多的是，得到经改良程序化行为因在此高度定界空间正及负电荷的重新合并(补偿)显著较快发生。
特别是当使用一般称的”富含硅的氧化物”(SRO)，可由设定该Si比例进一步设定在该电荷储存层3的电荷载子之移动性，其结果为侧边传导性亦可以订定方式于该局部定界存储位置被设定。当Si3N4被使用时，在该电荷储存层3的电荷载子之移动性的此种设定通过所选择的沉积方法被直接做动。
而且，因为自对准方法，此存储单元亦合适用于非常微细的结构，其仅加入次要的要求于评估电路(未说明)。
本发明已基于硅半导体材料说明于上文，然而，本发明并不限于此及亦以相同方式包含替代的半导体材料，其它电荷储存或绝缘层及替代掺杂亦可以相同方式被使用。
Claims (20)
1.一种具有衬底(1)的非易失半导体存储单元，其具源极区域(7)、漏极区域(8)及位于其间的沟道区域，形成于该沟道区域表面的第一绝缘层(2)、非导电电荷储存层(3)、以及第二绝缘层(4)，其中
该非导电电荷储存层(3)具有中断(U)以形成第一及第二局部定界的存储位置堆栈(LB，RB)，第三绝缘层(9)位于该衬底(1)及该第一及第二局部定界的存储位置堆栈(LB，RB)的表面用于获得侧壁绝缘以及导电控制层(10)形成于该第三绝缘层(9)的表面及该中断(U)内。
2.根据权利要求第1项的非易失半导体存储单元，
其特征在于该第一及/或第二绝缘层(2、4)同样具有中断(U)。
3.根据权利要求第1或2项的非易失半导体存储单元，
其特征在于该中断(U)是至少部分以该第三绝缘层(9)填充。
4.根据权利要求第3项的非易失半导体存储单元，
其特征在于该导电控制层(10)是形成于该至少部分填充的中断(U)中。
5.根据权利要求第1项的非易失半导体存储单元，
其特征在于该第一绝缘层(2)的厚度大于直接隧穿的材料厚度。
6.根据权利要求第1项的非易失半导体存储单元，
其特征在于该第一、第二、第三及/或第四绝缘层(2、4、9、11)具有SiO2。
7.根据权利要求第1项的非易失半导体存储单元，
其特征在于该非导电电荷储存层(3)具有SixOy或Si3N4。
8.根据权利要求第1项的非易失半导体存储单元，
其特征在于该控制层(10)及/或该屏蔽层(5)具有经掺杂多晶硅、金属及/或硅化半导体材料。
9.根据权利要求第1项的非易失半导体存储单元，
其特征在于该衬底(1)具有Si。
10.一种制造非易失半导体存储单元的方法，其具下列步骤：
a)形成第一绝缘层(2)、非导电电荷储存层(3)、第二绝缘层(4)及屏蔽层(5)于衬底(1)；
b)图形化该屏蔽层(5)；
c)形成侧壁层(6)于该经图形化的屏蔽层(5)；
d)使用该经图案化屏蔽层(5)及该侧壁层(6)移除至少该第二绝缘层(4)及该电荷储存层(3)；
e)形成该源极及漏极区域(7、8)于该衬底(1)；
f)移除该屏蔽层(5)；
g)使用该侧壁层(6)移除该第二绝缘层(4)、该电荷储存层(3)及该第一绝缘层(2)；
h)移除该侧壁层(6)；
i)形成第三绝缘层(9)；
j)形成导电控制层(10)；
k)图形化该控制层(10)以形成字线(WL)；及
l)使用该经图形化控制层(10)移除该第三绝缘层(9)、该第二绝缘层(4)、该电荷储存层(3)及该第一绝缘层(2)以形成局部定界存储位置(LB、RB)。
11.根据权利要求第10项的方法，
其特征在于下列步骤
m)形成第四绝缘层(11)。
12.根据权利要求第10项的方法，
其特征在于各向异性蚀刻在步骤d)、f)、g)及/或l)进行。
13.根据权利要求第10项的方法，
其特征在于湿法蚀刻在步骤h)进行。
14.根据权利要求第10项的方法，
其特征在于，在步骤e)，使用以该第一绝缘层(2)做为屏蔽材料的离子注入及后续移除该第一绝缘层(2)(10)。
15.根据权利要求第10项的方法，
其特征在于
在步骤d)，进一步移除该第一绝缘层(2)；及
在步骤e)，直接进行离子注入进入该衬底(1)。
16.根据权利要求第10项的方法，
其特征在于该第一绝缘层(2)的厚度大于直接隧穿的材料厚度。
17.根据权利要求第10项的方法，
其特征在于该第一、第二、第三及/或第四绝缘层(2、4、9、11)具有SiO2。
18.根据权利要求第10项的方法，
其特征在于该非导电电荷储存层(3)具SixOy或Si3N4。
19.根据权利要求第10项的方法，
其特征在于该控制层(10)及/或该屏蔽层(5)具有经掺杂多晶硅、金属及/或硅化半导体材料。
20.根据权利要求第10项的方法，
其特征在于该衬底(1)具有Si。
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