CN100495574C - 用于擦除闪速存储器的方法和装置 - Google Patents

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Abstract

一种可减少在隧道氧化物中被捕获的空穴的擦除非易失性存储器器件的方法和装置。为避免当空穴在闪存的隧道氧化物中被捕获时发生的应力感应泄漏电流(SILC)，建议采用下面的擦除方法。擦除分为源擦除(源极5伏，栅极-10伏)和信道擦除(源极0伏，栅极-12到-15伏)。增加的负电压(-12到-15伏)可由电压源静态提供或由“负门自举”或电容电压提升提供。在电压提升时，从源擦除转换到信道擦除(以毫秒间隔将源级从5伏快速切换到0伏)将栅极电容耦合大约-15伏。当字线驱动器的寄生电容比存储器晶体管的源极和控制栅极间的电容低时，增进了电压提升；当字线驱动器的漏极漏损为低时，进一步增进电压提升(GIDL：栅极诱导的漏极漏损)。采用LDD(轻度掺杂漏极)和低k值绝缘栅极隔离物。

Description

用于擦除闪速存储器的方法和装置
技术领域
本发明主要涉及用于擦除非易失性存储器器件的方法和装置，且尤其涉及用于可减少闪速存储单元隧道氧化物(tunnel oxide)中捕获空穴数量的非易失性存储器器件存储阵列的擦除操作。
背景技术
图1阐明传统闪速存储单元100的横截面视图。存储单元100包括基片103、电源104、控制门108、被二氧化硅(SiO2)的绝缘层电隔离的浮栅(floatinggate)106，以及漏极112。这样，存储单元100基本上是附加浮栅的n信道晶体管。对浮栅106的电存取仅出现在周围SiO2层和电源104、漏极112、信道105，以及控制门108的电容器网络中。由于内在的Si-SiO2能障高度，任何存在于浮栅106上的电荷被保持了，这就导致存储单元的非易失性特性。
对闪速存储单元进行编程意味着电荷(如电子)被附加到浮栅106上。加上漏极对电压的高的偏移电压，连同高的控制门电压。门电压倒转信道，同时漏极偏移对朝漏极前进的电子进行加速。在横穿信道的进程中，某些电子将经历与硅晶格的碰撞，且变成重定向到Si-SiO2界面。借助于由门电压产生的场，某些这些电子将横穿氧化物且变成附加到浮栅。在编程完成之后，被附加到浮栅的电子增加单元的阈值电压。编程是选择性操作，这在每个单独的单元上执行。
读取闪速存储单元随后出现。关于已经被编程的单元，单元的开启电压Vt被浮栅上增加的电压提升。通过加上控制门电压并监控漏极电流，在单元浮栅上具有电荷的单元和不具有电荷的单元之间的差异可被确定。读放大器将单元漏极电流与参考单元(通常是在制造测试阶段被编程到参考水平的闪速单元)的电流进行比较。与参考单元相比，被擦除的单元具有更多的单元电流，因此是逻辑“1”，而被编程的单元吸取比参考单元少的电流，其是逻辑“0”。
擦除闪速存储器意味着电子(电荷)被从浮栅106移除。通过将电压立即加到许多单元上而执行擦除闪速存储器，这样以使单元在“闪存”中被擦除了。闪速存储器中典型的擦除操作可通过这样的方式而执行，即将正电压加到电源104，将负电压或大地电压加到控制门108，且保持存储单元的基片102接地。漏极112允许浮动。在这样的条件下，高的电场(8-10MV/cm)存在于浮栅和电源之间。源连接(source junction)在擦除阶段经历选通二极管条件，且设法通过隧道穿过SiO2的第一少数埃(the first few angstroms)的电子然后被扫到电源中。在已经完成擦除之后，电子就已经从浮栅移除了，这减少单元阈值电压Vt。虽然编程对每个单独单元而言是选择性的，但是擦除不是这样的，因为许多单元是被同时擦除的。
闪速存储器中的应力感应泄漏电流(SILC)出现在当存在反常低电压处的从浮栅到其周围的绝缘氧化物的隧道的时候。这可能是由变成被捕获在闪速存储单元的隧道氧化物中的空穴产生的，这是在存储单元已经通过读、写和擦除操作的多次循环之后，如“被加压”，且这可严重的使存储器的性能退化。SILC向闪速存储器器件的设计者和制造者提出主要挑战，且随着器件尺寸继续被减少且该浮栅周围的绝缘氧化物被制作得更薄，这将甚至提出更大的挑战。
已经提出了不同的解决方案来处理SILC问题。例如，已经提出了三阱信道擦除闪速存储器(a triple well channel erase flash memory)，其中，存储单元被制作在P—阱内部，即依次在N—阱内部。遗憾的是，三阱构造增加过程复杂度和存储器区域。这样，如器件被循环一样减少SILC的闪速存储单元方法和装置是有必要的。
鉴于本领域熟练的技术人员在读过并理解本说明书时会明显认识到的上述原因以及在下文中阐明的附加理由，有必要在本领域中提出用于擦除闪速存储器的改善方法和装置。本发明处理了上面提到的传统闪速存储器问题和其它问题，这至少是部分的，且这将通过读取并研究下面的说明书后而被理解。
附图说明
图1是优先领域闪速存储单元的框图。
图2示出本发明实施例闪速存储器的简化示意图。
图3是示出闪速存储器传统源擦除操作脉冲序列范例的图表。
图4是示出来自闪速存储单元阵列上连续擦除程序循环模拟应用的应力感应泄漏电流(SILC)的图表。
图5是示出关于建造在示出信道擦除额外步骤的三(triple)阱内部的闪速存储器擦除操作的脉冲序列优先领域范例的图表。
图6是根据本发明，示出关于闪速存储器擦除操作以抵消(neutralize)被捕获空穴的脉冲序列的范例的图表。
图7A是根据本发明，示出关于闪速存储器擦除操作，以抵消不需要较高负电压源的被捕获空穴的脉冲序列的范例的图表。
图7B是根据本发明，示出关于闪速存储器擦除操作的脉冲序列的附加范例的图表。
图7C是示出关于闪速存储器擦除操作的脉冲序列的附加范例的图表。
图8是具有P信道字线驱动器的闪速存储器的简化示意图。
图9是示出相关寄生电容构件的P信道晶体管的侧剖面图。
尽管这样，我们已经阐明了使用特定电子构件的不同实施例，这将被本领域普通的技术人员所理解，其它的电路元件可被用来实现本发明，且本发明并不局限于说明电路元件的布置。而且，在本领域中我们也可理解的是，除闪速存储器电路之外，本发明还可被应用于器件中的擦除存储器。因此，本发明不局限于用于擦除闪速存储器的方法和装置。
具体实施方式
图1示出传统浮栅存储单元100，其包括n+类型源104、类型信道105、n+类型漏极112，以及类型基片102。浮栅106被夹在绝缘电介质层110和信道105上的薄隧道氧化物114之间。浮栅106是闪速存储器中的存储器存储元件，且其与存储单元的其它元件保持电绝缘。控制门108位于绝缘电介质110上，并且其定位在浮栅106上。
图2示出本发明闪速存储器200的简化示意图。闪速存储器200包括控制电路202，其用于控制诸如读、写和擦除这样的存储器操作、列译码器204、读放大器/位线驱动器206、列复用器218、字线212、存储器阵列210、位线208，以及具有字线驱动器216的行译码器214。
图3中阐明了用于传统闪速存储器擦除操作的电压脉冲序列的例子。如可看到的，源—漏极电压被增加到大约5到6V，而同时门基片电压减少到大约-10V。这个电压差被保持约10ms，然后被突然放电到零。电压值的组合包括浮栅106和源104之间隧道氧化物114上的电场，其导至将电子驱动到离开浮栅106的隧道，并有效的擦除存储单元。然而，与此同时，体102和源104之间连接上的反偏压将空穴注入到隧道氧化物114上，且某些这些空穴变成被捕获在隧道氧化物114上。某些被捕获的空穴在擦除操作的结尾和/或在后续编程之后保持未中和状态(unneutralized)。被捕获在隧道氧化物114中的空穴可有效的减少低电场(low-field)电子从浮栅106注入到隧道氧化物114中的势垒，这样就促使SILC和与SILC相关的充电损耗(charge loss)，或者关于闪存单元的增益。
图4中示出具有多晶硅1门、并行连接的4096闪速存储单元阵列中的SILC范例。曲线201示出隧道I-V特性(IP1对VP1)，这是关于具有基片和接地源的负电压处阵列的闪速存储单元的多晶硅1门的电压扫描(V-扫描)中的新的、未受应力的阵列(a fresh，unstressed array)。如曲线201所证明的，泄漏电流在有-10V的门基片电压之前不开始于新的、未受应力的阵列。曲线202示出应力结果，这比如在浮栅单元阵列上的连续擦除程序周期的应用。在这个例子中，由恒定电压应力模拟应变，其中门基片被保持在-10V，且源基片被保持在6V，高的反向连接偏压(reverse junction bias)被保持200秒。曲线202示出泄漏电流的开始(onset)将出现在对阵列施加应力之后，大约-7V的反常低电压处。曲线203、204和205示出连续V—扫描，那里应力电压已经被移除了，门电压被连续扫描到进一步为负的数值，且基片和源被保持接地。曲线203、204以及205证明SILC被抑制且隧穿的开始被有利的转移到较高的负门基片电压，这是在该阵列已经附属于源基片连接上零电压处的门V—扫描之后。在每个连续V—扫描曲线之后，隧穿开始被推回到较高的电压，且这样，SILC被更有效的抑制了。
基于上面的结果，可设计定性模型来创建并抑制SILC。当门源氧化物(thegated source diode)附属于高的反偏压，且在门氧化物上存在低的隧穿电流时创建或增强SILC。这些条件有利于产生空穴和注入到门氧化物中。另一方面，当门源氧化物被附属于零或关于源连接的低反向电流偏压处的门氧化物上的高电子隧穿电流时，SILC可被抑制。
可基于上述模型而提出不同的方法。一个可能的方法是在擦除脉冲要在擦除脉冲末端施加在较高负门和低的或零正源电压处的统一隧穿的条件阶段，中和被捕获在隧道氧化物中的空穴。这个优先领域方法在图5中阐明。如可看到的，大约3ms的两个正6V脉冲在10ms的擦除周期内被施加到源(Vs)。正6V的脉冲随着第二正源脉冲而被同时施加到基片(Vsub)。门基片电压(VG)在整个10ms周期内被保持在负10V。基片上正电压脉冲的施加允许擦除操作在单个步骤信道擦除中进行。然而，这也需要在三阱中建造存储器阵列的附加复杂度。
信道擦除条件也可通过对门(字线)施加较高负值的附加电压脉冲而实现，而源相对基片(地)偏移了相同的电压，这是在规则擦除脉冲之后出现的。这个步骤在图6中阐明。如可看到的，在源和基片之间加上大约5V的正脉冲，保持约10ms的时间。同时，门基片电压变为负10V。在10ms周期的末端，当源基片电压减少到零时，门和基片之间的电压被增加到负15V，且被另外保持为该电压5ms。虽然这个方法可在闪速存储器中实现而没有三阱环绕在阵列旁，但是其这样的缺点，即需要附加擦除时间，且需要供给较高的负电压。
图7中阐明的更方便的方法是在规则擦除脉冲的结尾对朝向基片电压(或普通电压的其它区域)的源进行放电，而到控制门(字线)的负电压被保持了。如可看到的，大约5V的正脉冲被加在源和基片之间，保持约10ms。同时，门基片电压改变为负10V，且被保持10ms时间。在10ms周期的末端，源—基片电压被快速放电，几毫秒(in a fraction of a millisecond)，但是负门基片电压的放电被延迟1～100ms的一段时间。在这个时间间隔，负电压允许浮动，且由负泵激(the negative pump)供给的任何电压调节失去作用。被这样创建的过量负字线电压会被称作下面段落中的“负门自举”。既然这样，快速下落的源—基片电压将与浮栅耦合，并到控制门(字线)上，实际上，让其变到由负泵激供给的电压之下负程度更高的状态。这样，关于字线的较高负电压的期望条件以及跟随对基片偏压为零的电压源的浮栅将基于瞬时被实现，而不需要产生较高的负电压，或者用于将额外时间附加到擦除操作上。
图7A描述了关于门电压VGSub的期望特性，如果源VSSub的强迫放电出现几毫秒或更快时间的话。过量的负门电压量以及在源(VSSub)的放电之后和在门的活动放电之前其在关于VGSub波形上的逐步衰减呈现VSSub瞬时的电容耦合，以及当左漂移时关于在控制门(字线)上电压的后续自然衰减。衰减速率依靠累积门泄漏，其依次由存储器阵列外围的晶体管布置和结构来决定，其驱动单元控制门，或字线。注意，如图4中呈现的通过隧道氧化物的任何控制门泄漏不会影响图7中VGSub衰减的速率，这是由于其不会将泄漏供给到控制门。
到这样的程序，即外围相关字线驱动器被设计具有与源同每行上的存储单元的控制门(字线)之间的电容相比而言低的寄生电容，以及低的泄漏，过量的负电压VGSub可更大，且可保持较长的时间，而没有实质性的衰减。在可忽略的寄生电容和VSSub的快速放电的限制中，过量负门电压的最大振幅的绝对值可与源电压振幅的绝对值相等。另一方面，若字线驱动器的泄漏为理想状态的零，则门上的过量负电压可被假设为不确定的保持而没有衰减，只要其没有被外部电路强迫放电到大地电势。
这样，若存储器电路的设计满足上述的三个条件，也就是说，
1.快速——比1ms短——对VSSub放电，
2.关于字线驱动器的低的寄生电容——在1～10fF或更低级别，以及
3.关于相同字线驱动器的低的漏极泄漏——在pA级别，
则由图7A中的波形呈现的每个擦除脉冲可被视作两个擦除机制的连续：源擦除和信道擦除，并且关于每种机制的相对持续时间可由设计者来调节，以适合关于特定存储器设计的规格。
若特定的存储器应用对每个特定单元而言需要快速擦除和不十分严格的保持限制(retention limits)，则这样的存储器可被设计为具有与源擦除时间相比而言短的信道擦除时间。在施加相等的电压时，由于对施加电压的较好耦合因素，源擦除从本质上比信道擦除更有效。这样，这样的设计将会使全部擦除时间较短，但也会使存储器保持性能变得更差，这是因为由源擦除机制产生的空穴将具有较短的时间在擦除脉冲的后续信道擦除部分中来中和。这样的设计可对高密度数据存储存储器有利，其中寻求快速擦除/程序速率，而且像附加奇偶校验码存储这样的数据修正规定(data correction provisions)可被用来修正本质上的弱保持。
在谱的另一端，若特定的存储器需要十分好的保持，但不引起关于擦除时间的严苛限制，则在擦除脉冲内用于源擦除的时间可被减少到1ms或更短，后面有直到100ms或更长这样长的时间用于信道擦除。既然这样，保存在每个单元浮栅上的绝大多数电子将在擦除脉冲的信道擦除部分阶段通过隧道出来(tunnel out)，而且可花费较长的擦除时间有效的避免与源擦除相关联的空穴捕获现象。这个方法在编码存储应用中是有用的，那里擦除和重编程操作很少出现，且不需要快的时间速率，但是长时间保存被保存的数据是严苛的。
负门擦除可通过使用包括或者所有IP信道字行驱动器晶体管，或者具有三阱中的N信道拉曳晶体管的CMOS驱动器的行译码器而在闪速存储器中实现。下面，将说明关于具有P信道字线驱动器的存储器的“负门自举”的可能实现。有小变化的相同主意可被加到具有三阱N信道字线驱动器的存储器。
图8描述具有关于诸如图2的存储器200这样的存储器器件的行译码器中的所有P信道驱动器电路的设计，其包括负载晶体管(pull-up transistor)702和拉曳晶体管704。电路驱动耦合到存储器器件的存储单元706的字线703。电压VH和VL分别代表“高”和“低”电压馈送轨。它们的绝对值是专门针对每个存储器功能的，像读、编程和擦除，并且它们的相对差值VH-VL总是正的。关于负载和拉曳信号的数值被分别标为A和B，它们是专门针对存储器功能的，且专门针对特定行的已选择和未选择的条件。
特别的，在擦除功能中选择存储器块的所有行，这样信号A和B将假定关于要被擦除的块中的所有字线具有相同的数值。这样数值的可能集合是：
VH＝3.3V；VL＝-10V；A＝3.3V；B＝-10V
这将导至-8.5V到-9V的字线电压，其依靠P信道晶体管的阈值电压。
为实现关于擦除模式中字线的上述“负自举”理念，图8示意图中的变量VH、VL、A、B可被设置遵循下面图7B或图7C中的动态变化(dynamics)。
图8闪速存储器阵列中电容性构件Cws和Cwch分别代表字线和所有存储单元源之间的电容以及字线和所有存储单元的信道之间的电容。在擦除阶段，信道处于积累状态，且这样电连接到块中所有存储单元公用的基片上。
图7A、7B和7C中源脉冲VSSub的下降沿包括有关VGSub的负自举(负过电压)，这通过Cws电容耦合。若我们忽略驱动器晶体管的寄生电容，则过冲负电压的量可按如下计算：
|delta(VGSub)|＝VSSub*Cws/(Cws+Cwch).
这样，随着Cws的增加和/或Cwch的减少，负自举将得到改善。
若如图7B中这样来实现擦除，关于图8中行译码器中所有P信道晶体管的寄生电容构件Cgd和Cj需要减少，以增强“负自举”效应中字线的电容耦合。门到漏极(gate-to-drain)的寄生电容Cgd具有重叠的漏极扩散，这是通过门和其它相关的漏极表面和门堆栈边墙之间散射场的。借助于位于门边墙和接合漏极散射之间的氧化物隔离物而可减少这两种构件。低的漏极到体结电容Cj可通过使用关于漏极散射的低的掺杂浓度和/或信道(N阱)中低的掺杂浓度而被获取。
另一方面，图7中的动态变化可被实现而用于擦除。电压VH和A在图7C中VSSub脉冲的末端减少。既然这样，除用于拉曳晶体管704的Cgd之外，图8中的所有寄生电容(在字线和信号B之间电容耦合)实际上辅助“负自举”的耦合，且不必被最小化。负自举的耦合可进一步以这样的方式增加，这是通过在VH供给和如图8中所示电路中字线之间的附加电容710而实现的。
在擦除脉冲的信道擦除部分阶段，过量负电压VGSub的保持受到驱动字线的P信道晶体管的漏极到体泄漏的不利影响。该泄漏在图8中由源/漏极散射和晶体管(N阱)体之间的变量电流发生器708呈现。实际上，这样泄漏的重要构件已知为门感应漏极泄漏(GIDL)，而且其随着门和漏极之间的电压降落而显著增加。这样，GIDL显现为仅关于图8中的负载P信道晶体管702，其中门到漏极的电压降落在擦除中是大的。这样的电压降落对根据图7C的擦除动态而言是较小的，这的方案显示出要既提供关于过量负门电压耦合又关于过量负门电压保持的优点。
根据晶体管的结构，上面列出关于减少像门隔离物这样的寄生门到漏极电容的特征和/或关于漏极散射的低掺杂浓度也有助于减少GIDL。图9描述范例性P信道MOSFET结构802，其具有相关所示寄生电容Cgd、Cj的所有组件。为最小化寄生电容并减少GIDL，字线驱动晶体管应被这样制造以使轻微掺杂的漏极(LDD)区域呈现为图9中所示，这样以最小化寄生电容。另外，低的k电介质SiO2门隔离物可被附加，以减少寄生电容。其它的技术可同样被应用，以减少寄生电容，本领域中普通熟练的技术人员将熟悉这一点。
这样，如可从前述看到的，存储器器件可被设计以遵从固定指定的擦除时间和保持时间。另一方面，可设计新的存储器种类，其中源擦除和信道擦除的各个持续时间可通过保存在专门功能寄存器或其它专用于这样控制参数的非易失性存储器中的算法代码而被调节。这样，制造者可建造通用存储器部分(ageneric memory part)，然后调节持续时间，其或者用于在制造测试时间段的擦除机制，或者在该器件已经在系统中被组装用于最终用途之前或之后让用户做出这样的调节。
结论
已经说明了用于擦除闪速存储器的方法和装置。该方法包括在擦除阶段将负电压脉冲供给到存储单元的控制门，在持续时间比擦除时间短的时间内将正电压脉冲供给到存储单元的源；以及在第二周期的结尾，对正电压脉冲进行放电，其中在第二周期结尾处有效的对正电压脉冲进行放电增加负电压脉冲的量。
尽管这里已经阐明并描述了特定实施例，但是本领域普通熟练的技术人员会认识到，被计算以获得相同目的的任何装置可替代所示特定实施例。这个应用要覆盖本发明的任何改编或变化。因此，显然，本发明仅受其权利要求书和等价文件限制。

Claims (43)

1.擦除包含控制门、浮动门、源、漏极和基片的非易失性存储单元的方法，所述方法包含：
在擦除周期内相对于公用电压将负电压脉冲供给到所述控制门；
在持续时间比所述擦除周期短的第二周期内相对于所述公用电压将正电压脉冲供给到所述源；以及
在所述第二周期的结尾对所述正电压脉冲进行放电，
其特征在于，在正电压脉冲放电期间，负电压脉冲的供给允许浮动。
2.权利要求1所述的方法进一步包含关于所述负和正电压脉冲而调节时间长度，以获取源擦除和信道擦除的相对基值，以获取数据保持和擦除速率之间的期望平衡。
3.权利要求2所述的方法进一步包含调节源擦除和信道擦除的相对基值，以通过擦除算法获取数据保持和擦除速率之间的期望平衡。
4.如权利要求3所述的方法，其特征在于数据保持和擦除速率之间的所述期望平衡在制造过程中是可配置的。
5.如权利要求3所述的方法，其特征在于数据保持和擦除速率之间的所述期望平衡可由用户调节。
6.如权利要求1所述的方法，其特征在于所述第二周期比所述擦除周期短2ms。
7.擦除包含各个源、漏极、浮动门和控制门的存储器中非易失性存储单元的方法，所述方法包含：
在第一时间开始时，将相对公用电压的负电压，加到一个或多个所述单元的所述控制门；
在与所述第一时间同一时间的开始处，将相对所述公用电压的正电压，加到每个所述一个或多个单元的所述源；
在出现在所述第一时间之后的第二时间处对所述正电压进行放电，
在正电压放电期间，允许负电压浮动，以在第二时间增加负电压；以及
在出现在所述第二时间之后的第三时间处对所述负电压进行放电。
8.如权利要求7所述的方法，其特征在于在第二时间处的负电压增长被所述第二时间处的所述正电压脉冲的快速放电影响，这样以使其耦合到所述控制门。
9.如权利要求7所述的方法，其特征在于通过使用具有与字线电容相比而言低的寄生漏极电容的字线驱动晶体管而有效增加了所述负电压的振幅。
10.如权利要求9所述的方法，其特征在于通过调节所述字线驱动晶体管的掺杂浓度而获取所述低的寄生漏极电容。
11.如权利要求10所述的方法，其特征在于调节所述字线驱动晶体管的掺杂浓度包含降低所述字线驱动晶体管的漏极、所述漏极附近的信道区域，或者两者的所述掺杂浓度。
12.擦除包含各个源、漏极、浮动门和控制门的非易失性存储单元的方法，所述方法包含：
在第一时间的开始，将相对公用电压的第一极电压，加到一个或多个所述单元的所述控制门；
在所述第一时间的开始，将相对公用电压的第二极电压，加到每个所述一个或多个单元的所述源；
在所述第一时间之后出现的第二时间处对所述第二极电压进行放电；
在所述第二时间的开始允许所述第一极电压浮动；以及
在所述第二时间之后至少两微秒的第三时间处对所述第一极电压进行放电。
13.如权利要求12所述的方法，其特征在于所述第一极电压是负的，且所述第二极电压是正的。
14.如权利要求12所述的方法，其特征在于所述第一极电压在4和6V之间。
15.如权利要求14所述的方法，其特征在于所述第二极电压在-8V和-13V之间。
16.如权利要求12所述的方法，其特征在于通过使用具有与字线电容相比而言低的寄生漏极电容的字线驱动晶体管而有效增加了所述负电压的振幅。
17.如权利要求16所述的方法，其特征在于所述字线驱动晶体管的寄生漏极电容通过轻微的掺杂所述字线驱动晶体管而被降低了。
18.如权利要求16所述的方法，其特征在于所述字线驱动晶体管的寄生漏极电容通过包括门隔离物而被降低了。
19.如权利要求12所述的方法进一步包含使用具有低漏极泄漏的字线驱动晶体管，以减少在所述第二极电压的放电之后的所述第一极电压的放电。
20.擦除包含控制门、浮动门、源、漏极和基片的非易失性存储单元的方法，所述方法包含：
在第一预定周期内将正电压加到相对公用电压的源；
将负电压加到相对所述公用电压的所述控制门；
在所述第一预定周期的结尾对所述正电压进行放电；
在所述第一预定周期的结尾使所述负电压的任何电压规则失去作用；以及
在超出所述第一预定周期结尾，由预定延迟周期来扩展对所述负电压的放电时间。
21.如权利要求20所述的方法，其特征在于所述负电压的所述增长在所述预定延迟周期阶段，通过在所述第一预定周期的结尾对所述正电压进行快速放电而受到影响。
22.如权利要求20所述的方法，其特征在于所述预定延迟阶段的所述负电压的振幅通过使用具有比字线电容低的寄生漏极电容的字线驱动器晶体管而增长了。
23.如权利要求20所述的方法，其特征在于所述空穴在所述预定延迟周期阶段被从所述浮动门和所述源之间的隧道氧化物中移除了。
24.擦除包含控制门、浮动门、源、漏极和基片的存储单元的方法，所述方法包含：
相对公用电压将负电压加到所述控制门；
相对所述公用电压将正电压加到所述源；
对所述正电压进行放电；
在正电压放电期间，允许负电压浮动，以在正电压已被放电的同时增加负电压；以及
在已经获取所述负电压的增长之后，对所述负电压进行放电。
25.如权利要求24所述的方法，其特征在于所述负电压通过快速对所述正电压进行放电而被有效的增加了。
26.如权利要求25所述的方法，其特征在于调节关于所述负电压和正电压的时间长度，以获得源擦除和信道擦除的相对基值，以获取数据保持和擦除速率之间的期望平衡。
27.权利要求25所述的方法进一步包含调节源擦除和信道擦除的相对基值，以通过擦除算法来获取数据保持和擦除速率之间的期望平衡。
28.如权利要求27所述的方法，其特征在于数据保持和擦除速率之间的所述期望平衡由算法引线来配置。
29.如权利要求27所述的方法，其特征在于数据保持和擦除速率之间的所述期望平衡可由用户调节。
30.如权利要求25所述的方法，其特征在于负电压的所述增长中和被捕获到所述浮动门和所述源之间的隧道氧化物中的空穴。
31.擦除包含控制门、源、漏极和基片的存储单元的方法，所述方法包含：
在擦除周期内将负脉冲加到所述控制门；
在所述擦除周期的开始将正脉冲加到所述源；
在第一预定周期之后对所述正脉冲进行放电；以及
在第二预定周期之后对所述负脉冲进行放电，所述第二预定周期比所述擦除周期长；
在正电压脉冲放电期间，负电压脉冲的供给允许浮动。
32.闪速存储器，包含：
至少一个存储单元，其包括源、漏极、控制门、浮动门和基片；以及
存储器控制电路，
字线；
多个字线驱动晶体管；
其特征在于所述存储器控制电路提供关于在第一预定周期的源和公用电压区域之间正电压的施加，以及在第二预定周期的门和公用电压区域之间的负电压的施加，所述第二预定周期开始的时间与所述第一预定周期相同，且结束时在所述第一预定周期的结尾之后有预定延迟；
其中所述正电压在第一预定周期结尾被放电；以及
其中所述负电压在正电压放电期间允许浮动。
33.如权利要求32所述的闪速存储器，其特征在于在所述第一预定周期的结尾对所述正电压进行快速放电。
34.如权利要求32所述的闪速存储器，其特征在于所述负电压的量在所述预定延迟阶段有效增加了。
35.如权利要求34所述的闪速存储器，其特征在于所述负电压的量在所述预定延迟阶段增加了5V。
36.如权利要求34所述的闪速存储器，其特征在于所述负电压的量在所述预定延迟阶段有效增加了。
37.如权利要求34所述的闪速存储器，其特征在于加在所述源和公用区域之间的所述正电压在3到6V之间。
38.如权利要求37所述的闪速存储器进一步包含字线驱动晶体管，其具有比字线电容低的寄生漏极电容。
39.如权利要求38所述的闪速存储器，其特征在于所述低的寄生漏极电容至少部分的通过轻微掺杂的漏极区域而被获取。
40.如权利要求38所述的闪速存储器，其特征在于所述低的寄生漏极电容至少部分的通过门隔离物而被获取。
41.如权利要求37所述的闪速存储器，其特征在于在所述门和公用电压区域之间的所述预定延迟之前施加的所述负电压为10V。
42.擦除包含源、控制门、浮动门、漏极和基片的闪速存储单元的方法，所述方法包含：
将第一预定持续时间的正电压脉冲加到相对于公用电压的所述源；
在同一时间，将第二预定持续时间的负电压脉冲加到相对于所述公用电压的所述控制门，所述第二预定持续时间比所述第一预定持续时间长；以及
在所述第一预定周期结尾将所述正电压放电；
其中在正电压脉冲放电期间，负电压脉冲的供给允许浮动。
43.如权利要求42所述的方法，其特征在于所述负电压在所述正电压已经被放电之后被有效的增加了。
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