CN100508128C - 半导体器件及其制造方法 - Google Patents

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Abstract

一种制造半导体器件的方法，包括：在栅电极30上形成Co膜72的步骤，该栅电极的栅长Lg小于等于50nm；第一次热处理步骤，进行热处理，以使Co膜72和栅电极30相互反应，从而在栅电极30的上部形成CoSi膜76a；选择性蚀刻掉Co膜72未反应部分的步骤；以及第二次热处理步骤，进行热处理，以使CoSi膜76a和栅电极30相互反应，从而在栅电极30的上部形成CoSi2膜42a，其中，在第一次热处理步骤中，形成CoSi膜76a，以使得CoSi膜76a的高度h与CoSi膜76a的宽度w之比h/w小于等于0.7。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法，特别涉及一种包含硅化钴膜的半导体器件及其制造方法。
背景技术
所谓的硅化工艺(自对准硅化)作为一种降低栅电极和源/漏极扩散层电阻的技术为人们所知，即通过自对准在它们的表面上形成金属硅化物膜。在硅化工艺中，使用了钴(Co)、钛(Ti)等作为将与硅反应的金属材料(参考诸如日本公开未审专利申请号Hei 10-242081(1998)，日本公开未审专利申请号2003-68670，以及日本公开未审专利申请号2001-15628在7)。
在结构不断微型化(micronized)的半导体器件里，当一个微小的栅电极通过使用Co膜而被硅化时，栅电极电阻的分散(scatter)往往会激增。这种现象在栅长小于等于50nm时尤为显著。
发明内容
本发明的目的是提供一种半导体器件及其制造方法，其能够抑制栅电极电阻的分散，甚至在通过使用Co膜硅化栅电极时亦如此。
根据本发明的一个方案，提供一种制造半导体器件的方法，包括：在半导体衬底上方形成栅电极的步骤，该栅电极的栅长小于等于50nm；在该栅电极两侧的半导体衬底中形成源/漏扩散层的步骤；在该栅电极上形成钴膜的步骤；第一次热处理步骤，使该钴膜与该栅电极反应，以在该栅电极的上部形成一硅化钴膜；选择性蚀刻掉未反应的钴膜部分的步骤；第二次热处理步骤，使该一硅化钴膜与该栅电极反应，以在该栅电极的上部形成二硅化钴膜，其中，在该第一次热处理步骤中，形成一硅化钴膜，以使得一硅化钴膜的高度与一硅化钴膜的宽度之比h/w小于等于0.7。
根据本发明的另一个方案，提供一种半导体器件，包括：栅电极，形成在半导体衬底上方，该栅电极的栅长小于等于50nm；源/漏扩散层，形成在该栅电极两侧的半导体衬底中；以及硅化物膜，仅由二硅化钴形成，且形成在该栅电极的上部上。
根据本发明，在第一次热处理中，形成一硅化钴膜，以使得高度h和宽度w之比h/w小于等于预定值，因而在第二次热处理中，能够保证实现从一硅化钴膜到二硅化钴膜的相变。因此，根据本发明，即使通过使用钴膜硅化微小的栅电极时，栅电极的薄层电阻也可被充分降低，并且薄层电阻的分散也确实可以被抑制。
附图说明
图1是栅电极的栅长Lg与栅电极的薄层电阻之间的关系图，其中，栅电极上部通过使用Co膜而被硅化。
图2是栅电极薄层电阻的累积概率分布图，其中，栅电极上部通过使用Co膜而被硅化。
图3A-3B是具有相对较大栅长Lg的栅电极截面示意图，该图示出了硅化过程。
图4A-4B是具有相对较小栅长Lg的栅电极截面示意图，该图示出了硅化过程。
图5A-5B是栅电极的截面示意图，该图示出了本发明的硅化过程。
图6A-6B显示了通过溅射沉积得到的Co膜的模拟截面图。
图7A是在栅电极上形成的具有CoSi相(phase)的硅化物膜截面示意图，该图示出了具有CoSi相的硅化物膜的椭圆截面图形。图7B是具有CoSi相的硅化物膜的椭圆截面高宽比与Co膜膜厚之间的模拟关系图。
图8是为使用Co膜硅化而进行的第二次热处理的温度与栅电极薄层电阻之间的关系图。
图9是栅长Lg为30nm的栅电极薄层电阻的累积概率分布图，该栅电极上部已通过沉积5nm厚的Co膜而被硅化。
图10是由第一次热处理形成的具有CoSi相的硅化物膜截面的高宽比，由第二次热处理形成的具有CoSi2相的硅化物膜的平均膜厚度t，以及栅长为Lg之间的关系图。
图11是根据本发明一个实施例的半导体器件截面图，示出了其结构。
图12A-12C，13A-13C，14A-14C，15A-15C，16A-16C，17A-17C，18A-18C，19A-19C，20A-20C，21A-21C，22A-22C和23A-23B是基于本发明实施例的半导体器件在其制造方法步骤中的截面图，示出了该方法。
图24是根据本发明的实施例用于制造半导体器件的方法的评估结果图。
具体实施方式
[本发明的原理]
本发明的原理将参照图1到图10进行解释。
就用于在栅电极和源/漏扩散层上形成CoSi2膜的硅化过程而言，在形成一硅化钴(CoSi)相的硅化物膜和形成二硅化钴(CoSi2)相的硅化物膜的步骤中进行热处理，其中，CoSi膜的电阻相对较高，CoSi2膜的电阻则较低。也就是说，首先，一层Co膜和一层由Ti膜、TiN膜或其他膜构成的保护膜，被依次沉积在栅电极和源/漏极扩散层上，然后在相对较低的温度，例如约500℃，进行第一次热处理。这样，就形成了具有相对较高电阻的CoSi相的硅化物膜(CoSi膜)。然后，选择性蚀刻保护膜和未反应的Co膜，接着，在相对较高的温度，例如约700℃，进行第二次热处理。这样，具有相对较高电阻CoSi相的硅化物膜就实现了向具有较低电阻CoSi2相的硅化物膜(CoSi2膜)的相变。在本申请的说明书中，当要明确硅化钴的成分时，就使用“一硅化钴(CoSi)”和“二硅化钴(CoSi2)”。
然而，当栅电极的栅长Lg小于等于50nm甚至小于等于40nm时，栅电极的薄层电阻会增加，并且薄层电阻的分散也通常会增加。
图1是栅电极的栅长Lg与栅电极的薄层电阻之间的关系图，其中，栅电极上部通过使用Co膜而被硅化。栅长Lg在横轴上表示，而栅电极薄层电阻在竖轴上表示。
如图1所示，可以看出，当栅长小于等于50nm时，栅电极的薄层电阻激增。
图2是栅电极薄层电阻的累积概率分布图，其中，栅电极上部通过使用Co膜而被硅化。栅电极的薄层电阻在横轴上表示，而累积概率在竖轴上表示。■标记的图形表示栅长Lg为30nm的累积概率；●标记的图形表示栅长Lg为40nm时的累积概率；△标记的图形表示栅长Lg为60nm时的累积概率；▼标记的图形表示栅长Lg为80nm时的累积概率；以及◇标记的图形表示栅长Lg为120nm时的累积概率。
在对图2中各种情况图形之间的对比中不难看出，相对于其他栅长，在40nm和30nm的栅长处栅电极的薄层电阻在很大程度上分散。
可以理解，上述薄层电阻的增长及薄层电阻分散的增长是由于在第二次热处理中，随着栅长Lg变得越来越短相变受到抑制引起的，该相变指从具有相对较高电阻CoSi相的硅化物膜到具有较低电阻CoSi2相的硅化物膜的相变。下面，从热力学的角度来解释从具有相对较高电阻CoSi相的硅化物膜到具有较低电阻CoSi2相的硅化物膜的相变与栅长Lg之间的关系。
图3A-3B是栅长Lg相对较大的情况下，CoSi相的硅化物膜与CoSi2相的硅化物膜的截面示意图，此图示出了硅化过程。图3A示出了通过第一次热处理，在栅电极10上形成的CoSi相的硅化物膜12，而图3B示出了通过第二次热处理，在栅电极上形成的CoSi2相的硅化物膜14。
图4A-4B是栅长Lg相对较小的情况下，CoSi相的硅化物膜与CoSi2相的硅化物膜的截面示意图，此图示出了硅化过程。图4A示出了通过第一次热处理，在栅电极10上形成的CoSi相的硅化物膜12，而图4B示出了通过第二次热处理，形成的CoSi和CoSi2混合相的硅化物膜16。
CoSi相的硅化物膜12与CoSi2相的硅化物膜14的截面形状可以看成横轴长为Lg的椭圆。随着硅化物膜12，14的椭圆高宽比小于1或大于1，硅化物膜12，14的表面积会变大，并且硅化物膜12，14在能量上变得不稳定。另一方面，随着椭圆高宽比越接近1，即椭圆越接近圆形，则硅化物膜12，14的表面积越来越小，并且硅化物膜12，14在能量上变得稳定。换句话说，随着硅化物膜12，14的高度与硅化物膜12，14的宽度之比h/w小于1或大于1，硅化物膜12，14的表面积会变大，并且硅化物膜12，14在能量上变得不稳定。另一方面，随着比h/w越接近1，硅化物膜12，14的表面积会变小，并且硅化物膜12，14在能量上变得稳定。在这里，硅化物膜12，14的宽度w相当于栅电极10的栅长Lg。就是说，硅化物膜12，14的宽度w表示硅化物膜12，14在晶体管沟道方向上的长度。
如图3所示，当栅长Lg相对较大时，第一次热处理后，由于栅长Lg较大，从而形成的CoSi相硅化物膜12的截面图形是一个具有小高宽比的椭圆。换句话说，CoSi相硅化物膜12的高度h与CoSi相硅化物膜12的宽度w之比h/w远小于1。因此，CoSi相硅化物膜12具有较大的表面积，并且在能量上是不稳定的。当对这样的CoSi相硅化物膜12进行第二次热处理时，从能量角度来看反应促使硅化物膜稳定。在能量上稳定的硅化物膜是CoSi2相的硅化物膜14，它的椭圆截面图形与CoSi相的硅化物膜12相比有更接近于1的高宽比，如图3B所示。换句话说，在能量上稳定的硅化物膜是CoSi2相的硅化物膜14，它的高度h与宽度w之比h/w更接近1。因此，CoSi相的硅化物膜12形成为具有小高宽比的椭圆截面，从而在第二次热处理中，CoSi相的硅化物膜12很容易与栅电极10起反应，并且无误的实现向CoSi2相的硅化物膜14的相变。换句话说，CoSi相的硅化物膜12形成为高度h和宽度w之比h/w较小，所以CoSi相的硅化物膜12可以无误的实现向CoSi2相的硅化物膜14的相变。
这样，当栅长Lg相对较大时，在第二次热处理之后就会在栅电极上无误的形成具有较低电阻CoSi2相的硅化物膜。结果是，栅电极上的薄层电阻被降低，并且薄层电阻的分散将得到抑制。
然而，如图4所示，当栅长Lg相对较小时，由于较小的栅长Lg，从而第一次热处理后所形成的CoSi相硅化物膜12的截面图形为接近圆形的椭圆。换句话说，CoSi相硅化物膜12的高度与CoSi相硅化物膜12的宽度之比h/w是一个近似等于1的值。因此，第一次热处理之后，CoSi相的硅化物膜12在能量上会变得稳定。即使通过第二次热处理，如图4A所示，从能量稳定的CoSi相硅化物膜12向CoSi2相硅化物膜的相变也难以进行。
因此，如图4B所示，当栅长Lg相对较小时，硅化物膜16会在第二次热处理之后形成于栅电极10上，该硅化物膜16是由具有相对较高电阻的CoSi相和具有相对较低电阻的CoSi2相混合而成。结果是，栅电极10的薄层电阻增加，并且薄层电阻的分散会增加。
本发明将确保当栅长例如小于等于50nm这样短时，实现从CoSi相的硅化物膜向CoSi2相的硅化物膜的相变，从而栅电极的薄层电阻被降低，并且薄层电阻的分散被抑制。图5A-5B为本发明硅化过程的截面示意图。如图所示，沉积的Co膜的膜厚等，被事先适当预置，因而通过第一次热处理，能够以低于所述高度h和宽度w的比值的比例h/w，在栅电极10上形成CoSi相的硅化物膜12。对CoSi相的硅化物膜12进行第二次热处理，因而，可以无误的实现从CoSi相的硅化物膜12向CoSi2相的硅化物膜14的相变，从而在栅电极10上形成仅含CoSi2相的硅化物膜14。将详细描述CoSi相的硅化物膜12的高度h与CoSi相的硅化物膜12的宽度w之比h/w。
本申请的发明人进行如下模拟来验证通过使用Co膜来硅化微小栅电极的机制。
通过模拟给出由溅射沉积的Co膜截面图形。在模拟里，Co膜通过溅射沉积在衬底上，该衬底上已形成了多晶硅栅电极和侧壁绝缘膜。在模拟里，栅电极一边侧壁的结构被省略。图6A显示了模拟结果的截面图。在图6A中，显示了通过模拟给出的形成于衬底18上的栅电极10的截面结构，形成于栅电极10侧壁上的侧壁绝缘膜20，以及通过溅射沉积的Co膜。
从图6中可以看出，当通过溅射沉积Co膜22时，Co膜22不仅沉积于栅电极10的上表面上，而且沉积于栅电极10的侧壁上。
基于图6A所示的模拟结果，可以假设Co膜22促进了栅电极10上部的硅化反应。图6B是Co膜的截面示意图，该Co膜被认为促进了栅电极上部的硅化反应。
如图6B所示，当沉积的Co膜22的膜厚度为x nm，可以用如下的公式来估算Co膜22的截面积S，其中Co膜促进了栅长为Lg的栅电极10上部的硅化反应。
S＝Lg×X+4×X2          ...(1)
截面积S与促进硅化反应的Co的总量成比例。
从公式(1)中不难看出，随着栅长Lg变小，公式(1)的第二项，4×X2项对截面积S的影响越大。例如，当栅长Lg为40nm，且Co膜22的膜厚X为10nm时，截面积S等于800nm2。这个截面积S对应于20nm膜厚的Co膜22的截面积，该Co膜仅形成在栅电极10的上表面而没有形成在栅电极10的侧壁上。
因此，栅长Lg越小，沉积在栅电极侧壁上的Co膜对于硅化反应的影响就越不容忽视。在设置将要沉积的Co膜膜厚时一定要考虑这一点。
接着，对于如图7A所示第一次热处理之后，栅电极10上的椭圆截面形状的CoSi相硅化物膜12，通过模拟给出其椭圆的高宽比与Co膜膜厚之间的关系。图7B是模拟结果图。Co膜膜厚在图的横轴上表示，而CoSi相硅化物膜的椭圆截面高宽比在图的竖轴上表示。
在模拟里，CoSi相硅化物膜的椭圆截面横轴长为Lg，而根据Co的反应量给出竖轴h，则椭圆的高宽比就可计算为h/Lg。对于栅长Lg为20nm，30nm，40nm，50nm，100nm和1000nm进行模拟。在图7B的图里，■标记的图形表示20nm栅长Lg的模拟结果；●标记的图形表示30nm栅长Lg的模拟结果；▲标记的图形表示40nm栅长Lg的模拟结果；◆标记的图形表示50nm栅长Lg的模拟结果；□标记的图形表示100nm栅长Lg的模拟结果；以及○标记的图形表示1000nm栅长Lg的模拟结果。
从图7B中不难看出，对于所有的栅长Lg，随着Co膜膜厚的变大，CoSi相硅化物膜的椭圆截面高宽比将变大。高宽比变大的这种趋势将随着栅长Lg变小而更显著。
第二次热处理引起的硅化物膜的相变受到如下因素影响：例如Co膜沉积前的处理(预处理)，Co膜沉积的条件，注入栅电极等中的杂质浓度，Co膜上形成的保护膜，热处理温度，热处理时间周期等等。
例如，图8是用于使用Co膜硅化的第二次热处理温度与栅电极薄层电阻之间的关系图。栅长Lg为40nm的栅电极通过使用Co膜而被硅化，并且测量已进行第一次热处理和第二次热处理的栅电极的薄层电阻，并绘制出累积概率分布。分别对在700℃，750℃，800℃下的第二次热处理进行累积概率分布的测量。在所有热处理中都使用RTA，并且热处理时间周期为30秒。在图中，■标记的图形是700度下第二次热处理的测量结果；●标记的图形是750度下第二次热处理的测量结果；以及△标记的图形是800度下第二次热处理的测量结果。
在对图8中各类图形之间的比较中不难看出，随着第二次热处理的温度，薄层电阻的累积概率分布会明显不同。随着第二次热处理温度的升高，薄层电阻分散将被更有效的抑制。
如上所述，通过使用Co膜而被硅化的栅电极的薄层电阻会受到多种因素的影响，例如热处理温度等。
图9是栅电极薄层电阻的累积概率分布图，该栅电极的栅长为30nm，其上部通过沉积5nm厚的Co膜而被硅化。第一次热处理形成的CoSi相硅化物膜的截面高宽比设置为0.7。在硅化中，在Co膜沉积前为处理设置优化的条件，包括栅电极杂质浓度，在Co膜上形成的保护膜，退火温度和时间周期等等。具体来说，注入栅电极的杂质是N型掺杂物，杂质浓度为3×1020原子/cm3。作为Co膜沉积前的处理，进行氢氟酸处理，其相当于去除了5nm膜厚的SiO2热氧化膜。沉积5nm厚的TiN膜，作为在Co膜上形成的保护膜。在第一次热处理中，热处理的温度是500℃，而热处理的时间周期是30秒。在第二次热处理中，热处理的温度是700℃，而热处理的时间周期是30秒。
从图9中不难看出，即使当栅长Lg为30nm的栅电极被硅化时，薄层电阻分散仍可被抑制。
如上所述，当CoSi相硅化物膜的椭圆截面高宽比被设为0.7时，换句话说，CoSi相硅化物膜的高度h与CoSi相硅化物膜的宽度w之比h/w设为0.7时，硅化的各项条件被优化，从而可以确保无误地实现从CoSi相的硅化物膜向CoSi2相的硅化物膜的相变。因此，栅电极的薄层电阻可以被降低，并且薄层电阻的分散能够被抑制。
基于图7B所示的模拟结果，能够给出Co膜的膜厚，该膜厚允许由第一次热处理形成的CoSi相硅化物膜的椭圆截面高宽比小于等于0.7，换句话说，允许CoSi相硅化物膜的高度h与CoSi相硅化物膜的宽度w之比h/w小于等于0.7。例如，当栅长Lg为20nm时，Co膜的膜厚可被设为小于等于5nm。当栅长Lg为30nm时，Co膜的膜厚可被设为例如小于等于5nm。当栅长Lg为40nm时，Co膜的膜厚可被设为例如小于等于7nm。当栅长Lg为50nm时，Co膜的膜厚可被设为例如小于等于9nm。
当由第一次热处理形成的CoSi相硅化物膜的截面高宽比大于0.7时，即使硅化的各项条件都优化，也很难保证实现从CoSi相的硅化物膜向CoSi2相的硅化物膜的相变。这是因为当由第一次热处理形成的CoSi相硅化物膜的截面高宽比大于0.7时，CoSi相的硅化物膜在能量上变得相当稳定。
如上所述，硅化的各项条件被优化，因而，即使当由第一次热处理形成的CoSi相硅化物膜的高宽比被设置相对大于0.7时，CoSi相硅化物膜也能实现向CoSi2相硅化物膜的相变。然而，在制造过程中却并不容易将硅化的各项条件都优化。
然而，Co膜的膜厚被提前设置，以使CoSi相硅化物膜的截面高宽比小于等于0.4，换句话说，CoSi相硅化物膜的高度h与CoSi相硅化物膜的宽度w之比h/w小于等于0.4，因而，即使硅化的各项条件没有充分优化，也能够进行从CoSi相硅化物膜向CoSi2相硅化物膜的相变。这是因为当由第一次热处理形成的CoSi相硅化物膜的截面高宽比小于等于0.4时，CoSi相的硅化物膜在能量上很不稳定。因此，由第一次热处理形成的CoSi相硅化物膜的高宽比被设置为小于等于0.4，因而，栅电极的薄层电阻可以被降低，并且薄层电阻的分散能够被抑制。
基于图7B所示的模拟结果，能够给出Co膜的膜厚，该厚度允许由第一次热处理形成的CoSi相硅化物膜的椭圆截面高宽比小于等于0.4，换句话说，允许CoSi的相硅化物膜的高度h与CoSi相的硅化物膜的宽度w之比h/w小于等于0.4。例如，当栅长Lg为20nm时，Co膜的膜厚可被设为小于等于2nm。当栅长Lg为30nm时，Co膜的膜厚可被设为例如小于等于3nm。当栅长Lg为40nm时，Co膜的膜厚可被设为例如小于等于4.5nm。当栅长Lg为50nm时，Co膜的膜厚可被设为例如小于等于6nm。
基于上述研究结果提出了本发明。沉积的Co膜膜厚被提前设置，以便当栅长Lg为例如小于等于50nm这样短时，由第一次热处理形成的CoSi相硅化物膜的椭圆截面高宽比小于等于0.7，更优选小于等于0.4，换句话说，CoSi相硅化物膜的高度h与CoSi相硅化物膜的宽度w之比h/w小于等于0.7，更优选小于等于0.4，因而，硅化栅电极薄层电阻的分散能够被抑制。
下面来解释由第二次热处理形成的仅含CoSi2相的硅化物膜，其中，Co膜膜厚被设置，以使由第一次热处理形成的CoSi相硅化物膜的椭圆截面高宽比小于等于0.7，更优选小于等于0.4。
图10是由第一次热处理形成的CoSi相硅化物膜的截面高宽比，由第二次热处理形成的CoSi2相硅化物膜的平均膜厚t，以及栅长Lg之间的关系图。图中，栅长Lg在横轴上表示，而CoSi2相硅化物膜的平均膜厚在竖轴上表示。第一次热处理形成的CoSi相硅化物膜的椭圆截面高宽比小于等于0.7的区域用斜线表示。
在图10用斜线表示的阴影区域中，仅含CoSi2相的硅化物膜的平均膜厚t与栅长Lg之比t/Lg小于等于1.07。此时，仅含CoSi2相的硅化物膜的椭圆截面高宽比小于等于1.23。值1.23是通过如下计算推导得出。例如，CoSi相硅化物膜的椭圆截面高度为7nm，而其宽度为10nm。当考虑宽度保持为10nm时，则此时形成的仅含CoSi2相的硅化物膜高度是CoSi相的硅化物膜高度的3.51/2倍。值3.51/2倍是本申请的发明者通过实验和模拟得到的。因此，仅含CoSi2相的硅化物膜高度是7×3.51/2＝12.285nm。因此，仅含CoSi2相的硅化物膜的高宽比为12.285/10约等于1.23。
当第一次热处理形成的CoSi相硅化物膜的椭圆截面高宽比小于等于0.4时，仅含CoSi2相的硅化物膜的平均膜厚t与栅长Lg之比t/Lg小于等于0.55。此时，仅含CoSi2相硅化物膜的椭圆截面高宽比小于等于0.70。
[一个实施例]
参照图11到24，解释根据本发明一个实施例的半导体器件及其制造方法。图11是根据本实施例的半导体器件截面图，示出其结构。图12A-12C到23A-23B是根据本实施例的半导体器件在其制造方法步骤中的截面图，示出了该方法。图24是对根据本实施例半导体器件制造方法的评估结果图。
首先，参照图11解释根据本实施例的半导体器件的结构。
在硅衬底24上形成一个定义器件区域的器件隔离区26。在已形成器件隔离区26的硅衬底24中形成一个阱(未标出)。
在已形成阱的硅衬底24上，形成多晶硅膜的栅电极30，两者之间形成氧化硅膜的栅绝缘膜28。栅电极30的栅长Lg小于等于50nm，例如40nm。
在栅电极30下面的硅衬底24里形成一个沟道掺杂层32。
在栅电极30的侧壁上形成一个侧壁绝缘层34。
在栅电极30两侧的硅衬底24中形成源/漏扩散层40，该源/漏扩散层40由形成扩展源/漏结构的扩展区的杂质扩散区36和深度杂质扩散区38组成。
在栅电极30的上部形成一层CoSi2膜42a，也就是一层仅含CoSi2的硅化物膜42a。CoSi2膜42a的截面图形是椭圆形。CoSi2膜42a的平均厚度是例如小于等于22nm。平均膜厚t通过将CoSi2膜42a的截面积除以栅长Lg计算得到。
在源/漏扩散层40上形成CoSi2膜42b，也就是一层仅含CoSi2的硅化物膜42b。
从而，在硅衬底24上形成了一个包含栅电极30和源/漏扩散层40的MOS晶体管。
在形成有MOS晶体管的硅衬底24上，形成一层氮化硅膜44。在氮化硅膜44上形成氧化硅膜46。
在氧化硅膜46和氮化硅膜44中，形成一个向下到达位于栅电极30上的CoSi2膜42a的接触孔48a。在氧化硅膜46和氮化硅膜44中，形成一个向下到达位于源/漏扩散层40上的CoSi2膜42b的接触孔48b。
由阻挡层金属(barrier metal)50和钨膜52形成的接触塞54a，54b，被分别埋进接触孔48a，48b中。
在埋有接触塞54a，54b的氧化膜硅46上形成层间绝缘膜56。
由此，构成根据本实施例的半导体器件。
根据本实施例的半导体器件的特点主要在于仅含有CoSi2的硅化物膜42a形成于栅电极30的上部，该栅电极的栅长Lg小于等于50nm。
形成于栅电极30上部的硅化物膜42a不含有相互混合的相对较高电阻的CoSi相与较低电阻的CoSi2，而是仅含有较低电阻的CoSi2相。因此，根据本实施例，栅电极30的薄层电阻可以被充分降低，而且薄层电阻分散能够被成功的抑制。
当在硅化的各项条件被最优化的条件下制造半导体器件时，即使第一次热处理形成的CoSi膜的截面高宽比是0.7，也能够形成仅含有CoSi2的硅化物膜。在这种情况下，平均膜厚t与栅长Lg之比t/Lg约为1.07。CoSi2膜的椭圆截面高宽比小于等于1.23。
当第一次热处理形成的CoSi膜的截面高宽比小于等于0.4时，能够形成仅含有CoSi2的硅化物膜，而不必优化硅化的各项条件。在这种情况下，平均膜厚t与栅长Lg之比t/Lg小于等于0.55。在这种情况下，CoSi2膜42a的椭圆截面高宽比小于等于0.70。
下面，将参照图12A-12C到23A-23B来解释根据本实施例的半导体器件的制造方法。
首先，使用例如氨水/过氧化氢的混合物清洗硅衬底24的表面。硅衬底24例如为p型(100)硅衬底。
然后，通过例如热氧化在硅衬底24上形成一层例如50nm厚的氧化硅膜58(参见图12A)。
然后，通过例如旋转涂层来形成一层光刻胶膜60。接着，通过光刻技术图案化光刻胶膜60。这样，就形成了用于图案化氧化硅膜58的光刻胶掩模60(参见图12B)。
然后，以光刻胶膜60为掩模，蚀刻氧化硅膜58(参见图12C)。
然后，以光刻胶膜60和氧化硅膜58为掩模，通过例如离子注入向硅衬底24中注入掺杂杂质。这样，就形成了指定导电类型的阱62(参见图13A)。当形成将要用于形成NMOS晶体管的p型阱时，例如硼被用来作为p型掺杂杂质，并且离子注入的条件为，例如，120keV的加速电压和1×1013cm-2的剂量。当形成将要用于形成PMOS晶体管的n型阱时，例如磷被用来作为n型掺杂杂质，离子注入的条件为，例如，300keV的加速电压和1×1013cm-2的剂量。
在已经形成阱62之后，光刻胶膜60被去除(参见图13B)。然后，氧化硅膜58被蚀刻掉(参见图13C)。
然后，通过例如下面所述的STI(浅沟槽隔离)来形成用于定义器件区域的器件隔离区。
首先，通过例如CVD(化学气相沉积)在硅衬底24上沉积如50nm厚的氮化硅膜64(参见图14A)。
然后，通过光刻和干蚀刻图案化氮化硅膜64。这样，就得到了硬掩模64，其用于形成将要埋入氧化硅膜的沟槽(参见图14B)。
然后，以氮化硅膜64为掩模，蚀刻硅衬底24。这样，就在硅衬底24里形成沟槽66(参见图14C)。
在已经形成沟槽66之后，用，通过例如湿蚀刻将曾作为掩模的氮化硅膜64移除(参见图15A)。
然后，在硅衬底24上沉积一层例如400nm厚度的氧化硅膜，该衬底24中已形成有沟槽66。
然后，通过例如CMP(化学机械抛光)抛光氧化硅膜，直到露出硅衬底24的表面，从而将硅衬底24上的氧化硅膜移除。
这样，就形成了器件隔离区26，它由埋入沟槽66的氧化硅膜所形成(参见图15B)。器件隔离区26定义了器件区域。
然后，在形成有器件隔离区26的硅衬底24上，通过例如旋转涂层形成光刻胶膜68。然后，通过光刻图案化光刻胶膜68。这样，就形成了用于形成沟道掺杂层的光刻胶膜68(参见图15C)。在图15C及其后面的图中，用于形成MOS晶体管的器件区域被放大。
然后，以光刻胶膜68为掩模，通过例如离子注入向硅衬底24中注入掺杂杂质。这样，就在硅衬底24中形成了沟道掺杂层32(参见图16A)。当形成NMOS晶体管时，例如硼被用来作为p型掺杂杂质，并且离子注入的条件为，例如，15keV的加速电压和1×1013cm-2的剂量。当形成PMOS晶体管时，例如砷被用来作为n型掺杂杂质，并且离子注入的条件为，例如，80keV的加速电压和1×1013cm-2的剂量。
在已经形成沟道掺杂层32之后，曾作为掩模的光刻胶层68被移除。
然后，沟道掺杂层32中的掺杂杂质通过例如950℃和10秒的热处理而被激活。
然后，在硅衬底24上，通过例如CVD形成例如2nm厚氧化硅膜的栅绝缘膜28(参见图16B所示)。如同栅绝缘膜28，可通过热氧化形成氧化硅膜。栅绝缘膜28由氧化硅膜形成。然而，栅绝缘膜28可不必由氧化硅膜形成，也可能由其他适合的绝缘膜形成。
然后，通过例如CVD在整个表面形成例如100nm厚的多晶硅膜30。
然后，通过例如离子注入向多晶硅膜30中注入掺杂杂质(参见图16C)。当形成NMOS晶体管时，例如磷被用来作为n型掺杂杂质，并且离子注入的条件为，例如，10keV的加速电压和1×1016cm-2的剂量。当形成PMOS晶体管时，例如硼被用来作为p型掺杂杂质，并且离子注入的条件为，例如，5keV的加速电压和5×1015cm-2的剂量。
然后，通过例如旋转涂层形成光刻胶膜70。然后，通过光刻图案化光刻胶膜70。这样，就形成了用于图案化多晶硅膜30的光刻胶掩模70(参见图17A)。
然后，以光刻胶膜70为掩模，干蚀刻多晶硅膜30。这样，就形成了多晶硅膜的栅电极30。
当已经形成栅电极30之后，作为掩模的光刻胶膜70被移除。
然后，以栅电极30为掩模，通过例如离子注入在栅电极30两侧的硅衬底24中注入掺杂杂质。当形成NMOS晶体管时，例如砷被用来作为n型掺杂杂质，并且离子注入的条件为，例如，1keV的加速电压和1×1015cm-2的剂量。当形成PMOS晶体管时，例如硼被用来作为p型掺杂杂质，并且离子注入的条件为，例如，0.5keV的加速电压和1×1015cm-2的剂量。这样，就得到了浅杂质扩散区36，其用于形成扩展源/漏结构的扩展区(参见图17C)。
接着，通过例如CVD在整个表面上形成例如100nm厚的氧化硅膜34(参见图18A)。
然后，通过例如RIE(反应离子蚀刻)对氧化硅膜34进行各向异性蚀刻。这样，在栅电极30的侧壁上形成氧化硅膜的侧壁绝缘膜34(参见图18B)。侧壁绝缘膜34是由氧化硅膜形成。然而，侧壁绝缘膜34不必一定由氧化硅膜形成，也可能由其他适合的绝缘膜形成。
然后，以栅电极30和侧壁绝缘膜34为掩模，向栅电极30和侧壁绝缘膜34两侧的硅衬底中注入掺杂杂质。当形成NMOS晶体管时，例如磷被用来作为n型掺杂杂质，并且离子注入的条件为，例如，8keV的加速电压和1×1016cm-2的剂量。当形成PMOS晶体管时，例如硼被用来作为p型掺杂杂质，并且离子注入的条件为，例如，5keV的加速电压和5×1015cm-2的剂量。这样，就得到杂质扩散区38，其用于形成源/漏扩散层的深层区域(参见图18C)。
然后，进行预设的热处理来激活注入到杂质扩散区36，38的掺杂杂质。
这样，在栅电极30两侧的硅衬底24中，就形成了由扩展区域构成的源/漏扩散层40，该扩展区域即为浅杂质扩散区36和深杂质扩散区38(参见图19A)。
然后，通过例如氢氟酸处理去除在栅电极30表面和源/漏扩散层40表面上形成的自然氧化物。
然后，通过例如溅射并使用Co靶，在整个表面上沉积Co膜72(参见图19B)。Co膜72膜厚被设置，以使得第一次热处理形成的CoSi膜76a的椭圆截面高宽比小于等于0.4，换句话说，CoSi膜76a的高度h与CoSi膜76a的宽度w之比h/w小于等于0.4。为了形成这样的CoSi膜76a，Co膜72形成为例如2-6nm厚。例如，对于栅长Lg为40nm的栅电极30，Co膜72的膜厚设置为4nm。
当硅化的各项条件都被优化时，Co膜72的膜厚可被设置，以使得CoSi膜76a的椭圆截面高宽比小于等于0.7，换句话说，CoSi膜76a的高度h与CoSi膜76a的宽度w之比h/w小于等于0.7。为了形成这样的CoSi膜76a，Co膜72形成为例如2-10nm厚度。
然后，通过例如溅射在Co膜72上形成例如30nm厚氮化钛膜(TiN)的保护膜74(参见图19C)。形成TiN膜74的条件为，例如，溅射功率为9kW，溅射气氛的N2/Ar比例为100/50(sccm)，以及衬底偏压为0V。保护膜74能够阻止Co膜72和之后将要形成的CoSi膜的氧化。
当作为保护膜74的TiN膜形成为小于等于2nm厚时，TiN膜具有纳米晶粒(nanograin)结构或为非晶。从而，TiN膜的Ti可能会分散到Co膜72中。这样薄的TiN膜不能有效地阻止大气中的剩余氧气扩散进Co膜72中，并且微量的氧气可能会侵入到Co膜72中。当Ti和氧气如此进入到Co膜72中时，即使微量的这些杂质(其对硅化反应不产生影响)也会有效阻止Co膜72中Co原子的移动，并且抑制Co原子向正被硅化的栅电极30上部的供给。因此，作为保护膜74的TiN膜形成为膜厚小于等于20nm，从而，当存在由于栅电极30的栅长Lg较小而使用于形成低电阻CoSi2膜的Si原子总量不足的危险时，Co的供给能够被抑制。因此，能够抑制在栅电极30上部形成较高电阻的CoSi相，并且栅电极30薄层电阻的分散能被更有效的抑制。
然后，作为用于硅化的第一次热处理，通过例如RTA进行例如480℃和30秒的热处理，从而，使Co膜72与栅电极30上部中的Si相互反应，并且使Co膜72与源/漏扩散层40上部中的Si相互反应。这样，就在栅电极30的上部上形成CoSi膜76a，即CoSi相的硅化物膜76a，并且，在源/漏扩散层40上形成了硅化物膜76b，即CoSi相的硅化物膜76b(参见图20A)。此时，栅电极30和源/漏扩散层40上几乎所有的Co膜72都进行了反应，并且基本上没有Co膜72未参加反应。
在栅电极30上部这里形成的CoSi膜76a的截面形状是椭圆形，并且该椭圆的高宽比小于等于0.4。例如，对于栅长Lg为40nm的栅电极30，Co膜74形成为4nm厚时，则CoSi膜76a的椭圆截面高宽比为0.37。
当硅化的各项条件被优化时，CoSi膜78a的椭圆截面高宽比可能小于等于0.7。
然后，在保护膜74以及绝缘膜(如侧壁绝缘膜34和器件隔离区26等)上形成的部分Co膜72，该部分Co膜72并未与Si反应，通过湿蚀刻被有选择性移除(参见图20B)。蚀刻剂是例如硫酸/过氧化氢混合剂，该混合剂以3：1的比例混合硫酸和过氧化氢。蚀刻时间周期为例如20分钟。
然后，作为用于硅化的第二次热处理，通过例如RTA进行例如750℃和30秒的热处理，从而，CoSi膜76a与栅电极30上部中的Si相互反应，并且CoSi膜76b与源/漏扩散层40上部中的Si相互反应。这样，CoSi膜76a，76b就进行了相变，并且在栅电极30上部上形成CoSi2膜42a，以及在源/漏扩散层40上形成CoSi2膜42b(参见图20C)。
第二次热处理之前CoSi膜76a在能量上并不稳定，即CoSi膜76a的椭圆截面高宽比小于等于0.4，确保通过第二次热处理促进实现从CoSi膜76a向CoSi2膜42a的相变，并且，在栅电极30上部上能够确实形成仅含有低电阻CoSi2相的硅化物膜42a。这样，通过使用Co膜72硅化的栅电极30的薄层电阻能被充分降低，并且薄层电阻的分散能被有效抑制。
当CoSi膜76a的椭圆截面高宽比小于等于0.4时，形成的CoSi2膜42a的平均膜厚t与栅长Lg之比t/Lg小于等于0.55。CoSi2膜42a的截面形状是椭圆形，并且椭圆的高宽比小于等于0.70。
当硅化的各项条件被优化，且CoSi膜76a的椭圆截面高宽比小于等于0.7时，在第二次热处理中可确保实现从CoSi膜76a向CoSi2膜42a的相变，并且能在栅电极30上部上形成仅含有低电阻CoSi2的硅化物膜42a。
如上所述，硅化的各项条件被优化，从而，即使CoSi相硅化物膜的椭圆截面高宽比为一个稍大的值0.7，也能够保证从CoSi相的硅化物膜到CoSi2相的硅化物膜的相变。下面举例说明即使当CoSi相硅化物膜的椭圆截面高宽比为一个稍大的值0.7时，仍能保证实现从CoSi相的硅化物膜向CoSi2相的硅化物膜的相变的条件。作为Co膜72沉积之前的预处理中，进行使用稀释氢氟酸的处理。Co膜72在350℃的沉积温度下被沉积，且沉积厚度为5nm。作为将于Co膜72上形成的保护膜74，沉积5nm厚的TiN膜。对于第一次热处理，热处理的温度为500℃，以及热处理时间周期为30秒。Co膜72中没参加反应的部分被硫酸/过氧化氢混合剂选择性地蚀刻掉，该混合剂混合了硫酸和过氧化氢。在第二次热处理中，热处理的温度为700℃，以及热处理时间周期为30秒。在这些条件下硅化，即使在栅长Lg为相对较小的值30nm时，也能够确保抑制栅电极30薄层电阻的分散。
当CoSi膜76a的椭圆截面高宽比小于等于0.7时，形成的CoSi2膜42a的平均膜厚t与栅长Lg之比t/Lg小于等于1.07。CoSi2膜42a的截面形状是椭圆形，并且椭圆高宽比小于等于1.23。
然后，通过例如等离子CVD在整个表面上形成例如50nm厚的氮化硅膜44。氮化硅膜44的膜形成温度为例如500℃。
然后，通过例如等离子CVD在氮化硅膜44上形成例如600nm厚的氧化硅膜46(参见图21A)。氧化硅膜46的膜形成温度为例如400℃。
然后，通过例如CMP平面化(planarized)氧化硅膜46(参见图21B)。
然后，通过光刻和干蚀刻，在氧化硅膜46和氮化硅膜44中形成分别向下达到CoSi2膜42a和CoSi2膜42b的接触孔48a和接触孔48b(参见图21C)。
然后，通过溅射在形成有接触孔48a和接触孔48b的氧化硅膜46上形成，例如50nm厚氮化钛膜的阻挡层金属50。
然后，通过例如CVD在阻挡层金属50上形成例如300nm厚的钨膜52(参见图22A)。
然后，通过例如CMP对钨膜52和阻挡层金属50进行抛光，直到露出氧化硅膜46的表面。这样，由阻挡层金属50和钨膜52形成的接触塞54a，54b就分别在接触孔48a和接触孔48b内形成(参见图22B)。
然后，在整个表面形成层间绝缘膜56(参见图22C)。
然后，通过例如CMP抛光层间绝缘膜56以使其平面化，然后，通过光刻和干蚀刻在层间绝缘膜56中形成沟槽78。
然后，通过例如溅射在整个表面沉积例如20nm厚Ta膜和Cu膜的层膜80。
然后，以层膜80的Cu膜为籽晶(seed)，通过电镀沉积例如500nm厚的Cu膜82。
然后，通过例如CMP抛光Cu膜82和层膜80，直到露出层间绝缘膜56，从而去除层间绝缘膜56上的Cu膜82和层膜80。这样，就在沟槽78里形成与接触塞54a，54b电连接且由Cu膜82形成的互联层84(参见图23A)。
然后，在整个表面上形成层间绝缘膜86。
通过光刻和干蚀刻，在层间绝缘膜86中形成向下达到互联层84的接触孔88。
然后，通过例如溅射在整个表面形成例如20nm厚且由Ta膜和Cu膜形成的层膜。
然后，以层膜90的Cu膜为籽晶，通过电镀沉积例如，300nm厚的Cu膜92。
然后，通过例如CMP抛光Cu膜92和层膜90，直到露出层间绝缘膜86，从而去除了层间绝缘膜86上的Cu膜92和层膜90。这样，就在接触孔88中形成与互联层84电连接的电导塞94。
然后，通过例如溅射在整个表面上依次沉积，例如50nm厚的TiN膜96，例如500nm厚的Al膜98以及例如50nm厚的TiN膜100。
然后，通过光刻和干蚀刻图案化TiN膜96，Al膜98和TiN膜100，从而形成与电导塞94电连接的电极102(参见图23B)。
这样，制成根据本实施例的半导体器件。
(评估结果)
下面，将参照图24说明根据本实施例半导体器件制造方法的评估结果。
测量NMOS晶体管栅电极上的薄层电阻，该NMOS晶体管是通过根据本实施例的半导体器件制造方法制得。栅长Lg为40nm。对多个样品的薄层电阻进行测量，并绘制出累积概率分布。图24给出了测量结果。栅电极薄层电阻在横轴上表示，而累积概率在竖轴上表示。
在图24中，■标记的图形表示例1的测量结果，即通过根据本实施例的半导体器件制造方法制造出的半导体器件的测量结果。在实例1中，Co膜的膜厚为4nm；第一次热处理形成的CoSi膜的椭圆截面高宽比为0.37；并且，第二次热处理形成的CoSi2膜的平均膜厚t与栅长Lg之比t/Lg为0.5。此时，CoSi2膜的椭圆截面高宽比为0.65。
在图24中，●标记的图形表示控制1的测量结果，在控制1中，Co膜膜厚为5nm；△标记的图形表示控制2的测量结果，在控制2中，Co膜膜厚为6nm；▼标记的图形表示控制3的测量结果，在控制3中，Co膜膜厚为7nm；◇标记的图形表示控制4的测量结果，在控制4中，Co膜膜厚为8nm；□标记的图形表示控制5的测量结果，在控制5中，Co膜膜厚为9nm。在控制1-3中，第一次热处理形成的CoSi膜的椭圆截面高宽比分别为0.47，0.60和0.73。
在对图24所示的各图形之间的比较中不难看出，在实例1里，Co膜膜厚被设置为4nm这样小，并且高宽比为0.37，其非常小，从而能够确保CoSi膜向CoSi2膜的相变。因此，与控制1-5相比，在实例1里，栅电极的薄层电阻更小并且薄层电阻的分散被显著抑制。与此相反，在控制1-5里，Co膜膜厚并未被设置的足够小，并且第一次热处理形成的CoSi膜的截面高宽比相对较大，因而，从CoSi膜向CoSi2膜的相变受到抑制。因此，与例1相比，在控制1-5里，栅电极薄层电阻较大，并且薄层电阻的分散较大。
如上所述，根据本实施例，通过第一次热处理形成CoSi膜76a，以使得高度h与宽度w之比h/w小于等于0.7，更优选小于等于0.4，从而能够确保通过第二次热处理实现从较高电阻的CoSi膜76a向较低电阻的CoSi2膜42a的相变。这样，根据本实施例，即使通过使用Co膜72硅化微小的栅电极30时，栅电极30的薄层电阻也能被充分的降低，并且薄层电阻分散能确实被抑制。
[修改实施例]
本发明并不局限于上述实施例，并且还涵盖其他各种修改。
例如，在上述实施例中，CoSi膜76a和CoSi2膜42a的截面形状是椭圆形。CoSi膜76a和CoSi2膜42a的截面形状不必一定为理想的椭圆。CoSi膜76a和CoSi2膜42a的截面包括近似为椭圆的形状，并且在这种情况下，CoSi膜76a和CoSi2膜42a的近似椭圆高宽比可被设置为小于等于以上设置的值。
在上述实施例中，通过RTA来进行第一次热处理和第二次热处理。然而，第一次热处理和第二次热处理不必一定通过RTA来进行，并且也能通过炉内退火，尖峰退火或者其他方法来进行。通过RTA，炉内退火和尖峰退火(spike anneal)的热处理也可以适当的结合起来。
第一次热处理的条件并不局限于上述实施例的条件。在第一次热处理中，热处理温度可以是例如400-600℃。热处理时间可以是例如10秒-60分钟。
第二次热处理的条件并不局限于上述实施例的条件。第二次热处理的温度可以基本上等于第一次热处理的温度或高于第一次热处理的温度，具体来说，可以是600-800℃。热处理时间可以是例如10-120秒。另外，例如，作为第二次热处理，可以进行热处理温度为800-950℃以及热处理时间为小于1秒(不包括1秒)的尖峰退火。
在上述实施例中，Co膜72通过溅射形成，但并不一定通过溅射形成。除了溅射，Co膜72可以通过气相沉积，例如，电子束沉积或其他方法形成。
在上述实施例中，基本上栅电极30和源/漏分散层40上的所有Co膜72都通过第一次热处理反应。然而，可对Co膜72的膜厚，热处理条件等进行适当设置，以使Co膜72部分反应。
上述实施例中，在Co膜72上形成了保护膜74，但保护膜74也可以不形成。然而，当形成有Co膜并且Co膜露出的衬底被装载到衬底承载盒，或者被加载到RTA系统的加热炉(furnace)或膜形成系统的反应室时，Co分子经常会附着在其他衬底上，这些衬底会被装载到盒，或者加载到RTA系统的加热炉或膜形成系统的反应室。在Co膜72上形成保护膜74，从而能够防止Co的第二次污染。

Claims (19)

1.一种用于制造半导体器件的方法，包括：
在半导体衬底上方形成栅电极的步骤，该栅电极的栅长小于等于50nm；
在该栅电极两侧的半导体衬底中形成源/漏扩散层的步骤；
在该栅电极上形成钴膜的步骤；
第一次热处理步骤，使该钴膜与该栅电极反应，以在该栅电极的上部上形成一硅化钴膜；
选择性蚀刻掉该钴膜的未反应部分的步骤；以及
第二次热处理步骤，使该一硅化钴膜与该栅电极反应，以在该栅电极的上部上形成二硅化钴膜，其中
在该第一次热处理步骤中，形成该一硅化钴膜，以使得该一硅化钴膜的高度与该一硅化钴膜的宽度之比h/w小于等于0.7。
2.如权利要求1所述的制造半导体器件的方法，其中，
在该第一次热处理步骤中，形成该一硅化钴膜，以使得该比h/w小于等于0.4。
3.如权利要求1所述的制造半导体器件的方法，其中，
该一硅化钴膜的截面形状是椭圆形。
4.如权利要求2所述的制造半导体器件的方法，其中，
该一硅化钴膜的截面形状是椭圆形。
5.如权利要求1所述的制造半导体器件的方法，其中，
该第二次热处理步骤的热处理温度高于该第一次热处理步骤的热处理温度。
6.如权利要求2所述的制造半导体器件的方法，其中，
该第二次热处理步骤的热处理温度高于该第一次热处理步骤的热处理温度。
7.如权利要求3所述的制造半导体器件的方法，其中，
该第二次热处理步骤的热处理温度高于该第一次热处理步骤的热处理温度。
8.如权利要求5所述的制造半导体器件的方法，其中，
该第二次热处理步骤的热处理温度是600-850℃，并且该第二次热处理步骤的热处理时间周期是1-60秒。
9.如权利要求6所述的制造半导体器件的方法，其中，
该第二次热处理步骤的热处理温度是600-850℃，并且该第二次热处理步骤的热处理时间周期是1-60秒。
10.如权利要求5所述的制造半导体器件的方法，其中，
该第二次热处理步骤的热处理温度是800-950℃，并且该第二次热处理步骤的热处理时间周期小于1秒且不包括1秒。
11.如权利要求6所述的制造半导体器件的方法，其中，
该第二次热处理步骤的热处理温度是800-950℃，并且该第二次热处理步骤的热处理时间周期小于1秒且不包括1秒。
12.如权利要求1所述的制造半导体器件的方法，在形成钴膜的步骤之后以及该第一次热处理的步骤之前，进一步包括以下步骤：
在该钴膜上形成保护膜，以防止该钴膜的氧化。
13.如权利要求2所述的制造半导体器件的方法，在形成钴膜的步骤之后以及第一次热处理的步骤之前，进一步包括以下步骤：
在该钴膜上形成保护膜，以防止该钴膜的氧化。
14.如权利要求3所述的制造半导体器件的方法，在形成钴膜的步骤之后以及第一次热处理的步骤之前，进一步包括以下步骤：
在该钴膜上形成保护膜，以防止该钴膜的氧化。
15.如权利要求12所述的制造半导体器件的方法，其中，
在形成保护膜的步骤中，该保护膜是由氮化钛膜形成。
16.如权利要求13所述的制造半导体器件的方法，其中，
在形成保护膜的步骤中，该保护膜是由氮化钛膜形成。
17.如权利要求15所述的制造半导体器件的方法，其中，
该氮化钛膜的膜厚小于等于20nm。
18.如权利要求16所述的制造半导体器件的方法，其中，
该氮化钛膜的膜厚小于等于20nm。
19.一种半导体器件，包括：
栅电极，形成于半导体衬底上方，并且该栅电极的栅长小于等于50nm；
源/漏扩散层，形成于该栅电极两侧的半导体衬底中；以及
硅化物膜，仅由二硅化钴形成，且形成于该栅电极的上部上，
其中，该硅化物膜的平均膜厚t与栅长Lg之比t/Lg小于等于1.07。
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