CN100517953C - 具有任意频率控制时钟的dds电路 - Google Patents

Abstract

用直接数字合成发生频谱上纯的、灵活的时钟的测试系统。时钟用于自动测试系统的模拟和数字装置。DDS电路与测试系统时钟同步，因为它用发生自系统时钟的DDS时钟来定时。通过使用跟踪相对于系统时钟的累加相位的并行累加器，减小了累加相位误差。在重合点，DDS累加器的累加相位被复位成系统累加器的值。

Description

具有任意频率控制时钟的DDS电路

技术领域

本发明一般涉及信号发生，尤其是涉及以灵活方式发生周期信号。

背景技术

直接数字合成(“DDS”)是一种用于发生需要控制一个或多个信号属性的周期信号的技术。可通过DDS控制周期或波形来发生模拟信号。

图1显示了传统DDS结构，DDS 100用于发生正弦波，正弦波然后转化为双值时钟(two-valued clock)。DDS 100接收累加器时钟CLK_ACC和表示相位增量的数字输入信号Φ_Inc。DDS输出信号F_OUT。可通过改变CLK_ACC的频率及/或改变相位增量Φ_Inc来设定F_OUT的频率。

工作时，累加器110在每一个CLK_ACC循环产生新输出值Φ_Acc。为了产生每个新值，累加器110将Φ_Inc加到它当前的内容上。如图1所示，累加器110可由加法器110a和寄存器110b构成。

累加器110的值用作正弦单元112的控制输入。正弦单元112将每个相位值Φ_Acc转化成相应的振幅值。在图示中，DDS信号发生器正产生正弦波，因此，振幅值与值Φ_Acc通过函数sin(Φ_Acc)相关。正弦单元112可采用数学引擎(math engine)来发生所需要的输出，数学引擎为配置成产生与输入信号有特定数学关系的输出信号的电路。可供选择的，可通过预计算每一个控制输入值所需要的输出值来实现正弦单元。然后将这些预计算的输出值存储在控制输入寻址的存储单元的存储器中。工作时，控制输入作为存储器地址，以致对于每一个作为输入的Φ_Acc从存储器中读取所需要的sin(Φ_Acc)的输出值。

正弦单元112的输出是周期性的。得到周期性是因为累加器110溢出。对于CLK_ACC的每一个循环，存储在累加器110中的值增大(或如果采用Φ_Inc的负值则减小)。最终，累加器110的值溢出(或如果采用Φ_Inc的负值则下溢)。选择累加器的满刻度值为对应2π弧度的相位。如果加入Φ_Inc会导致Φ_Acc的值超过2π弧度，超过量为x，溢出后，累加器仅存储值x。因此，累加器的溢出具有与开始周期波形的新循环相同的作用，适当的相位关系保留在一个循环末尾和下一循环初始之间。

可通过改变累加器110溢出所花的时间来控制波形F_out一个循环的持续时间。这个时间可通过改变时钟CLK_ACC的频率来控制。这个时间也可通过改变Φ_Inc的值来控制。

然后将表示sin(Φ_Acc)的数字值馈送到DAC114上，将其转化为量化的模拟信号。通常，数模转换器的输出连接一个滤波器，以平滑量化的信号。如果需要正弦波，滤波器很可能是带通滤波器，因为带通滤波器将增强信号的“频谱纯度(spectral purity)”，其中在带通滤波器的通带内包含了希望得到的正弦波频率。如果希望得到数字信号，如时钟信号，可将模拟信号馈送到比较器118上，使信号变成方形。因此，DDS信号发生器提供了发生可控频率时钟的方便机制。

因为波形F_out的频率受CLK_ACC的频率影响，不可能任意设置CLK_ACC的频率。有些应用其中希望用到DDS，但DDS必须与在其它频率上定时(clocked)的电路兼容。这种应用的一个例子就是自动测试装置。图7以极其简化的形式显示了这种类型的自动测试系统800的方框图，这种自动测试系统可用来测试半导体芯片。这种系统的一个例子就是美国马萨诸塞洲波士顿的Teradyne公司出售的Tiger^TM测试系统。

测试系统包含控制测试系统800的工作站810。工作站810运行测试程序，其设置测试体812内的硬件，并读取测试结果。工作站也给操作员提供了一个接口，以便操作员可提供命令或数据用于测试特殊类型的半导体器件。例如，运行在工作站810上的程序可改变测试体812内的保存Φ_Inc值的寄存器的值，以改变测试系统内的时钟频率。

为了充分测试许多类型的器件，必须发生和测量模拟和数字测试信号。测试体812内为数字“管脚(pin)”820和模拟装置818。两者都连接到受测器件850。数字管脚为发生或测量数字信号或DC电压和电流的电路。相反，模拟装置发生和测量模拟信号。

图形发生器816给数字管脚820和模拟装置818提供了控制输入。这些控制输入定义了应该发生或测量测试信号的值和时间。为了确保精确测试，数字管脚和模拟装置的动作通常必须同步。定时发生器814提供了定时信号，它使测试体812内各种元件的操作同步。

自动测试装置做成可编程，以便能够测试许多不同类的器件。通常，希望能在自动测试装置内发生可编程频率的数字时钟。这种应用的一个例子被称作任意波形发生器(AWG)。AWG 822用可控频率时钟来形成几乎可编程为任意形状的波形。在现有技术中，DDS信号发生器100用作对于AWG的时钟。

自动测试装置有时也包含称作数字变换器(digitizer)的模拟装置。数字变换器823也依赖时钟，它应优选可编程的。

因为DDS电路是以时钟CLK_ACC来定时的，随之产生了困难。图形发生器816或定时发生器814可以以不同频率输出命令或控制信号。我们极希望，DDS即使以不同频率时钟来定时也很容易与系统其它部分连接。

在自动测试系统中，通常，控制模拟装置和数字管脚中的信号间的时间关系非常重要。由此，我们希望测试机中的所有装置与某些定时基准同步。即使DDS电路与系统其它部分工作在不同的时钟频率上，我们也希望，用于DDS中的时钟与用于控制整个系统定时的时钟同步。

发明内容

本发明的目的是提供与外部时钟同步的DDS电路。

上述及其它目的通过DDS电路实现，其中DDS电路含有工作在第一频率的累加器和工作在第二频率的累加器。根据频率间的关系，将出现时钟间的名义(nominal)重合点。在这些重合点，一个累加器被加载另一累加器的值。

在优选实施例中，DDS电路用在含有以第一频率定时的中心控制电路的自动测试装置中，DDS电路以不同于第一频率的DDS时钟频率工作。

附图说明

图1示出了现有技术的DDS电路；

图2示出了工作在系统中的DDS电路，该系统在不同于DDS电路的时钟频率上定时；

图3示出了有助于理解累加相位误差的图形；

图4示出了工作在系统中的改进的DDS电路，该系统在不同于DDS电路的时钟频率上定时；

图5示出了可用于图4电路的倍频器的方框图；

图6为有助于理解图4电路的工作的流程图；及

图7是现有技术的自动测试系统的简化方框图。

具体实施方式

图2显示了数字合成电路的简化方框图，它工作在采用不同于DDS电路的频率的系统中。DDS 214发生F_OUT。DDS 214可为如现有技术所示的DDS电路。可供选择的，DDS 214可以是与本申请同一天申请的题为“具有改善的信号纯度的高分辨率合成器(HIGHRESOLUTION SYNTHESIZER WITH IMPROVED SIGNALPURITY)”的未决专利申请中所示的电路，将它合并在此以供参考。不管DDS 214的确切结构如何，DDS 214的时钟频率都影响F_OUT的频率。

DDS 214以时钟CLK_ACC来定时。为了示出的目的，CLK_ACC的频率是75MHz。实际频率取决于想要的F_OUT特性。此外，正如下面所描述说明的，CLK_ACC由倍频器212发生。因为倍频器212精度有限，CLK_ACC也许没有完全想要得到的频率。因此，本例中CLK_ACC“名义上(nominally)”具有75MHz的频率。

倍频器212接收系统时钟CLK_Sys的输入。在DDS 214用于自动测试系统的模拟装置的优选实施例中，如测试系统800的AWG 822中，CLK_Sys是由定时发生器814发生的时钟。CLK_Sys用来给测试系统的其它部分作时钟，如图形发生器816和数字管脚820。

因为对于模拟装置，如AWG 822来说，将它与测试系统的其它部分同步很重要，CLK_ACC优选来自CLK_Sys，如图2所示。

此外，测试系统800相对于CLK_Sys编程。因此，它有利于指定每一个CLK_Sys循环所需的DDS 214的相位增量。图2中，每一个CLK_Sys循环的相位增量表示为Φ_{Inc_Sys}。工作时，虽然累加器110必须接收Φ_Inc的值，它适用于以CLK_Sys为时钟的累加器。倍频器210将Φ_{Inc_Sys}转换为Φ_Inc。

倍频器212和乘法器210都根据CLK_Sys和CLK_ACC间的比率来决定它们的比例因子(scale factor)。乘法器210可为本技术领域所知的数字电路。例如，乘法器210可用数字乘法器和数字除法电路串接，以计算输出，其表示输入乘以需要的分数。构成整数乘法电路或除法电路相对容易。因而，即便那些不是整数的比例因子，也可以将这些比例因子用作整数的比率来很容易地实现。构成先用整数除再用整数相乘以得到所需的比例因子的电路要比产生一个通过非整数量值进行缩放的电路容易。这个原理尤其适用于缩放(scaling)时钟频率，而且也适应用于缩放一个数，如将Φ_{Inc_Sys}转化为Φ_Inc。在本技术领域中，这种电路是已知的。

倍频器212可以是本技术领域已知的倍频器。可用后面紧随着倍频器的分频器产生输出信号，输出信号的输出频率与输入信号的频率具有所需要的频率比。

图2的电路产生具有名义值的Φ_Inc和Φ_ACC信号，用来产生具有需要特性的输出信号F_OUT。例如，如果Φ_{Inc_Sys}值为5，乘法器210的输出等于5×(100MHz/75MHz)。

图3显示了图2系统的实际实现的结果。曲线410显示了从对累加器定时所得到的累加相位值，其中累加器被馈送Φ_{Inc_Sys}和由时钟CLK_Sys定时。我们可以看到，对于每一个CLK_Sys循环，累加器中的值增加相同量。

曲线412显示了被馈送Φ_{Inc_Sys}和由时钟CLK_Sys定时的累加器中的累加相位值的曲线。在这个例子中，CLK_Sys和CLK_ACC的比率为100/75(即4/3)。对于每4个CLK_Sys循环，CLK_ACC经历3个循环。重合点310A、310B和310C表示CLK_Sys的每4个循环。在这些点，CLK_Sys和CLK_ACC名义上在相同时间上转换。可以说时钟在这些点名义上重合。此外在这些点，两个累加器中的累加相位值应该相等。但是，图3显示，在重合点，两个值实际上不重合且不相同。这些差别是由Φ_Inc的值与它的名义值不同产生的。此外，也存在延时或其它失真，这妨碍CLK_ACC按希望精确定时。

在这个例子中，4个CLK_Sys循环后，名义上就有3个CLK_ACC循环。这时，累加相位值应该为3×(5×(4/3))＝20。如果Φ_{Inc_Sys}按每4个CLK_Sys循环加到累加器上，名义结果相同。但是，在实际系统中不可能产生输出正是这个值的乘法器210。在这个例子中，Φ_Inc的值由5×(4/3)计算，值等于6.66666....。不可能构成表示这个值的数字电路。保存Φ_Inc值的寄存器和用于计算的电路的位数有限。例如，不是存储5×(4/3)的值，实际上可能存储6.6的值。

对于这些应用，6.6和5×(4/3)的差太小，对DDS电路工作没有实际影响。在图3的例子中，在重合点310A的累加相位为19.8而不是20。但是，在其它的应用中，这个差也许很大，需要对DDS电路作出进一步改进。

例如，图3显示了曲线410和412间的差在每一个后续重合点增长。这个差用累积相位误差表示。当DDS运行更长的时间段时，累积相位误差增长。

图4显示了经改进以限制相位误差增长的DDS电路400。DDS电路400包含寄存器110b和加法器110a构成的累加器。加法器110a的一个输入是寄存器110b的值。另一个输入是Φ_Inc，来自乘法器210中的Φ_{Inc_Sys}，如上述连同图2进行讨论。寄存器110b的输出用作正弦单元112的相位控制输入。正弦单元112与DAC114、带通滤波器116和比较器118连接，以发生如上所述的信号F_OUT。

累加器寄存器110b用信号CLK作为时钟，它由CLK_Sys经倍频器212获得。

DDS电路400包含具有累加器寄存器410b和加法器410a的第二累加器。加法器410a的输入之一为Φ_{Inc_Sys}。另一个输入为累加器寄存器410b的内容。

曲线410(图3)表示累加器寄存器410b的内容。未经校正，曲线412将表示累加器寄存器110b的内容。但是，DDS电路400包含控制器414，它使累加器寄存器110b的内容和累加器寄存器410b的内容周期性同步。

控制器414使累加器寄存器110b的值和累加器寄存器410b的值周期性同步。当CLK名义上与CLK_Sys重合时，控制器414使同步发生。如图3所示，CLK名义上每隔4个CLK_Sys循环与CLK_Sys重合。

更普遍的，名义上的重合点可通过每个时钟的频率除以两个频率的最大公因子来确定。在本例中，100和75的最大公因子为25。因此，名义重合点每隔100MHz时钟的4个循环及每隔75MHz时钟的3个循环出现。

对于每一个名义重合点不必出现再同步。累加器应该再同步的频率取决于每一个循环引入的误差量和整个应用对这些误差的容限。

控制器414存储所需要的CLK_Sys脉冲数，这些脉冲必须通过两个名义重合点之间。这个数可根据控制希望得到的CLK频率值，由控制器414内的电路来计算。可供选择的，这个数可在工作站810中计算并加载到控制器414上。这个值优选存储在可编程数字存储位置，如寄存器或计数器。工作时，当累加器寄存器110b应该与累加器寄存器410b再同步时，控制器414输出控制信号。

为了再同步，控制器414断言(asserts)连接到选择器412上的控制线。选择器412包含两个可转换输入。可转换输入之一连接到加法器110a的输出上。同步之间，选择器412将加法器110a的输出转换到累加器寄存器110b的输入。

选择器412的另一个可转换输入连接到累加器寄存器410b的输出。再同步时，选择器412将累加器寄存器410b的内容转换到累加器寄存器110b的输入。这样，累加器寄存器110b就周期性地再同步了，且累加相位误差不会持续增长，如图3中所示。

如上所述，在一个名义重合点上，CLK和CLK_Sys应该同时出现。但是，CLK和CLK_Sys也可能因为信号CLK发生不精确而异相(out ofphase)。为了避免任何与不精确有关的定时误差，寄存器110b包含了由控制器414发生的复位输入。控制器414在合适的时间断言复位输入，以将累加器寄存器410b的值加载到累加器寄存器110b上。

在给累加器寄存器110b发出复位命令前，选择器412必须被切换且它的输出稳定。此外，必须确定CLK_Sys和CLK都达到它们的名义重合点。如果在CLK_Sys达到重合点之前这个值被加载到累加器寄存器110b上，则加载到寄存器110b上的值将是错误的值，反映了在重合点之前的累加器410b中的值。相反，如果在CLK达到重合点之前这个值被加载到寄存器110b上，则加载到累加器寄存器上的值将初始为正确的值，但是，当CLK达到重合点时，这个值将递增，因此变为错误的值。

在其它信号一出现的条件下发生控制信号的控制器，如控制器414，在本技术领域中是公知的。传统设计技术可以用来确保寄存器110b的更新出现在希望的时刻。

一个可供选择的实现是用FIFO来确保累加器410b的值正确地加载到累加器110b上。例如，控制器414可以包含对CLK_Sys脉冲计数的电路。当CLK_Sys达到重合点时，累加器410b的值被推入FIFO。控制器414也将计数CLK脉冲。当CLK达到它的重合点时，值从FIFO弹出并加载到累加器110b上。这样，适当的值在适当的时间被加载到累加器寄存器110b上。

FIFO的尺寸不需要很大。具有两个存储位置的FIFO可能就足够了。

我们也希望CLK和CLK_Sys同步。图5显示，倍频器212优选用后面紧随倍频器512的分频器510来实现。分频器510包含用于同步的复位输入。当复位线被断言(assert)和去断言(deassert)时，下一个输入脉冲将引起一个输出脉冲。其后，输出脉冲将以分频速率发生。例如，如果分频器510编程为除以4，输入中的每4个时钟脉冲将产生分频器510的输出中的一个脉冲。

在图示实施例中，分频器510的输出被馈送到倍频器512上。这里，倍频器显示为用倍增锁相环(PLL)实现。对于每一个输入到倍增PLL512的脉冲，发生多个脉冲。但是，发生的第一输出脉冲将对应分频器510的输出脉冲。因为分频器510的输出与复位后的系统时钟同步，倍增PLL512的输出的第一脉冲也与复位后的系统时钟同步。

当DDS电路400初始化为发生新信号时，应优选进行倍频器的同步。可以选择在名义重合点处进行同步，确保出现的任何误差都不允许时钟不同步。

图6显示了操作DDS电路的方法流程图。在步骤610，相位增量被缩放，以对DDS电路提供适当的相位增量。比例因子是一个分数，其分子为DDS的工作频率而分母为提供给输入的系统工作频率。

在步骤612，发生含有希望得到的DDS频率的时钟。优选的，这个时钟通过缩放系统时钟来发生。

在步骤614和616，相位值被累加。步骤614表示相位值以系统时钟频率累加。这个累加按与系统频率有关的指定相位增量来进行。在步骤616中，步骤610中累加计算的相位增量以步骤612中确定的DDS时钟频率进行累加。

在步骤618中，校验DDS时钟和系统时钟是否名义上重合。如上所述，这个判决可通过对系统时钟或发生的DDS时钟进行计数来进行。可供选择的，在DDS时钟和它的名义值之差很小时，可以探测到名义重合点，其观察到两个时钟的重合何时在很小的带内或误差内。在这点，可以假设时钟是重合的。进一步可供选择的，可以通过监测414步骤和416中确定的累加相位来探测重合。当累加相位相等时，在很小的误差内，可以确定在该点上时钟是重合的而且与累加值同步。

不考虑名义重合点是怎样探测到的，如果对于一些循环没有探测到重合，则处理回到步骤414和416，此处相位增量进一步被累加。但是，如果累加相位名义上重合，则处理进行到步骤620。

在步骤620，以系统时钟频率累加的相位替代以DDS频率累加的相位。作为这个步骤的一个部分，DDS时钟也可与系统时钟进行再同步。

如上所述，以这种允许信号频率发生改变(即信号是灵活的)的方式能发生频谱上很纯的信号。这种时钟可用来给要求纯的、灵活的时钟的自动测试系统或其它应用中的模拟或数字装置定时。

上述系统可用于增加DDS的精度，确保DDS与系统时钟保持同步。它也可根据系统命令，提供一个简易方式来改变DDS编程。例如，图形发生器816可提供一个命令来改变DDS发生的信号的频率。这种命令可以以Φ_{Inc_Sys}新值的形式出现。可通过改变相位增量命令来改变新编程的设置。在下一次再同步间隔，任何误差都将自动校正。

各种替换方式都是可能的。

例如，如上所述，FIFO用于缓冲累加器寄存器410b的输出，直到值被存储到累加器寄存器110b上的适当时间。采用适当的控制，寄存器可被连接来缓冲这些值，起到单字FIFO的作用。

正如所描述的，名义重合点通过对CLK_Sys脉冲计数来探测。因为CLK来自于CLK_Sys，通过对CLK的脉冲计数可得到结果。

进一步的，说明了各种量值间的数学关系。应该认识到，即使在这些数或这些值的计算中存在不精确或它们的值近似，上述电路和方法也是有效的。

此外，显示了用硬件实现特定的功能。但是，部分功能可在软件中实现作为电路结构的一部分。

Claims (14)

1.一种使在DDS频率上定时的DDS电路与第一时钟同步的方法，DDS电路的第一相位增量根据第一时钟的周期来指定，所述方法包括：

a)在来自第一时钟的DDS频率上发生时钟，DDS频率是第一时钟的频率的非整数倍；

b)通过与DDS频率和第一时钟的频率之间的比率成比例地缩放第一相位增量来产生DDS相位增量；

c)在DDS电路内的DDS累加器中累加DDS相位增量，DDS电路通过在DDS频率上的时钟来定时；

d)在第二累加器中累加第一相位增量，第二累加器以第一时钟为时钟；及

e)以DDS频率和第一时钟的频率之间的比率所确定的间隔用第二累加器中的值周期性地替代DDS累加器中的值，其中，所述的间隔为第一时钟的周期与除以第一时钟频率和DDS频率的最大公倍数的第一时钟频率之积的整数倍数。

2.如权利要求1所述的方法，其中，周期性地替代DDS累加器中的值的步骤包括：当DDS时钟和第一时钟名义上重合时替代所述的值。

3.如权利要求1所述的方法，其中，在DDS频率上发生时钟的步骤包括在频率缩放电路内发生时钟，并且当DDS累加器中的值被替代时，频率缩放电路被复位。

4.如权利要求1所述的方法，还包含：在与第一时钟同步的时间上改变第一相位增量。

5.一种用于发生周期信号的装置，包括：

a)用于接收具有第一频率的第一时钟的时钟输入端；

b)用于接收控制输入的控制输入端；

c)具有输入和输出的频率转换电路，其中，所述输入被耦合至第一时钟而所述输出为第二频率上的第二时钟；

d)具有输入和输出的算术电路，所述输入和输出都用数字值表示，输出具有与输入成比例的值，比例由第一频率和第二频率之间的比率来限定，算术电路的输入连接到控制输入；

e)具有控制输入和时钟输入的直接数字合成电路，控制输入连接到算术电路的输出且时钟输入连接到第二时钟，所述直接数字合成电路包括具有控制输入的累加器寄存器；并且

f)具有与累加器寄存器的控制输入耦合的输出并且被配置为按周期间隔断言输出的控制电路，所述周期间隔与除以第一时钟频率和第二时钟频率的最大公倍数的第一时钟频率成比例。

6.如权利要求5所述的装置，其中，所述累加器寄存器具有输入和输出，所述装置还包含加法器和选择器，加法器具有至少两个输入和一个输出，且选择器具有至少两个可转换输入、一个控制输入和一个输出，累加器寄存器的输出被耦合到加法器的输入之一且加法器的输出被耦合到选择器的可转换输入之一，并且选择器的输出被耦合到累加器寄存器的输入。

7.如权利要求5所述的装置，被合并到具有图形发生器的自动测试系统中，且图形发生器以与第一时钟同步的时钟为时钟。

8.一种自动测试系统，包括：

a)系统控制单元，包含第一时钟和相对于第一时钟而指定的第一相位控制值；

b)至少一个模拟装置，用直接数字合成电路发生数字时钟，直接数字合成电路包括：

i)具有输入和输出的频率转换电路，输入被耦合到第一时钟且输出提供第二时钟，该频率转换电路适用于并被配置为产生与第一时钟同步的第二时钟，并且第一时钟的频率与第二时钟的频率之间为非整数比率；及

ii)第一累加器，对第二时钟的每一个周期增加第二相位控制值，其中，第二相位控制值获取自第一相位控制值，第一相位控制值与第二相位控制值之间为非整数比率。

9.如权利要求8所述的自动测试系统，其中，模拟装置包括任意波形发生器。

10.如权利要求8所述的自动测试系统，其中，模拟装置包括数字变换器。

11.如权利要求8所述的自动测试系统，其中，直接数字合成电路还包括第二累加器，对于第一时钟的每一个周期增大第一相位控制值。

12.如权利要求8所述的自动测试系统，还包括以周期的间隔将第二累加器的值转换到第一累加器上的控制电路。

13.如权利要求12所述的自动测试系统，其中，控制电路还适用于并被配置为确定第一时钟和第二时钟之间重合点处的周期的间隔。

14.如权利要求8所述的自动测试系统，还包括至少一个数字装置，该至少一个数字装置耦合到系统控制单元并且适用于并被配置为响应于第一时钟来操作。

Images