CN100521087C - 一种线路元件的制作方法 - Google Patents

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CN100521087C CNB2006100808466A CN200610080846A CN100521087C CN 100521087 C CN100521087 C CN 100521087C CN B2006100808466 A CNB2006100808466 A CN B2006100808466A CN 200610080846 A CN200610080846 A CN 200610080846A CN 100521087 C CN100521087 C CN 100521087C
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Abstract

一种线路元件的制作方法，其包括：提供半导体基底、第一线圈及保护层，其中该第一线圈位于该半导体基底上，该保护层位于该第一线圈上；以及在该保护层上及该第一线圈上形成第二线圈，该形成第二线圈的步骤包括：在该保护层上形成第一金属层，在该第一金属层上形成图案定义层，位于该图案定义层内的第一开口暴露出该第一金属层，在该第一开口暴露出的该第一金属层上形成第二金属层，去除该图案定义层，以及去除未在该第二金属层下的该第一金属层。本发明的顶层线圈可以承受高电压高电流，并且控制顶层线圈的电流变化可以感应底层线圈。

Description

一种线路元件的制作方法
技术领域
本发明涉及一种具有无源元件的芯片及其制作方法，特别涉及一种相互感应的双线圈的芯片及其制作方法。
背景技术
半导体技术持续所追求的目标是能够在具有竞争性的价格下制造出高性能的半导体元件。随着半导体制造工艺及材料的研发，再配合新型且精致的元件设计，这样半导体元件的尺寸可以大幅缩小。大部分的半导体元件用来处理数字数据，然而也有部分的半导体元件集成有模拟的功能，这样半导体元件便可以同时处理数字数据及模拟数据，或者半导体元件也可以只具有模拟的功能。制造模拟电路的主要困难点之一是在于许多用于模拟电路的电子元件很大，难以与亚微米级的电子元件集成，尤其是针对无源元件而言，这是因为无源元件的尺寸过于庞大。
美国专利公告第5,212,403号(Nakanishi)公开一种形成线路连线的方法，其中内部及外部的线路连线形成在位于芯片上的线路基底内，并且逻辑线路的设计会取决于线路连线的长度。
美国专利公告第5,501,006号(Gehman，Jr.et al.)公开一种集成电路与线路基底之间具有绝缘层的结构，而借由分散出去的引脚可以使芯片的接点与基板的接点电性连接。
美国专利公告第5,055,907号(Jacobs)公开一种集成型半导体结构，可以允许制造商将一薄膜多层线路形成在支撑基板上或芯片上，借以集成位于芯片外的电路。
美国专利公告第5,106,461号(Volfson et al.)公开一种多层连线结构，其是通过TAB结构并利用聚酰亚胺(polyimide)的介电层及金属层交互叠合于芯片上而成。
美国专利公告第5,635,767号(Wenzel et al.)公开一种在PBGA结构中降低电阻电容迟缓效应的方法，其中多层金属层分开配置。
美国专利公告第5,686,764号(Fulcher)公开一种覆晶基板，通过将电源线与输入输出引线分开配置，可以降低电阻电容迟缓效应。
美国专利公告第6,008,102号(Alford et al.)公开一种利用两层金属层所形成的螺旋状电感元件，其中这两层金属层可以利用导通孔连接。
美国专利公告第5,372,967号(Sundaram et al.)公开一种螺旋状电感元件。
美国专利公告第5,576,680号(Ling)及第5,884,990号(Burghartz et al.)公开一种其它形式的螺旋状电感元件。
美国专利公告第6,383,916号公开一种芯片结构具有重配置线路层及金属连线层，配置在介电层上，其中介电层位于传统芯片的保护层上。保护层位于集成电路上，而厚的聚合物层选择性地配置在保护层上，宽的或厚的金属连线位于保护层上。
美国专利公告第6,303,423号公开一种形成具有高感应系数的电感元件于芯片的保护层上的结构。这种具有高感应系数的电感元件可以应用在高频电路中，并且可以减少电能的损耗。在该发明中，还公开电容元件及电阻元件，可以形成在硅基底的表面上，借以减少位于硅基底下的电子元件所引发出的寄生效应。
美国专利公告第6,869,870号(Lin)公开一种变压器形成在晶片的保护层上。
发明内容
因此本发明目的之一就是提供一种在保护层上具有线圈元件的半导体芯片，其中顶层线圈可以承受高电压高电流，且控制顶层线圈的电流变化可以感应底层线圈。
为达到本发明的上述及其它的目的，提出一种线路元件制作方法，包括提供半导体基底、第一线圈以及保护层，其中该第一线圈位于该半导体基底上，该保护层位于该第一线圈上；以及在该保护层上以及该第一线圈上形成第二线圈，该形成第二线圈的步骤包括：在该保护层上形成第一金属层，在该第一金属层上形成图案定义层，位于该图案定义层内的第一开口暴露出该第一金属层，在该第一开口暴露出的该第一金属层上形成第二金属层，去除该图案定义层，以及去除未在该第二金属层下的该第一金属层。
本发明上述的线路元件制作方法，其中该形成第二金属层的步骤包括电镀工艺。
本发明上述的线路元件制作方法，其中在进行该电镀工艺时所使用的电镀液包括亚硫酸根。
本发明上述的线路元件制作方法，其中在进行该电镀工艺时所使用的电镀液包括氰化物。
本发明上述的线路元件制作方法，其中该形成第二金属层的步骤包括将电镀厚度介于1微米至15微米之间的金层形成在该第一开口暴露出的该第一金属层上。
本发明上述的线路元件制作方法，其中该形成第二金属层的步骤包括将电镀厚度介于1微米至30微米之间的铜层形成在该第一开口暴露出的该第一金属层上。
本发明上述的线路元件制作方法，其中该保护层包括厚度介于0.2至1.2微米之间的氮硅化合物层。
本发明上述的线路元件制作方法，还包括将聚合物层形成在该保护层上，其中该第二线圈形成在该聚合物层上。
本发明上述的线路元件制作方法，其中该形成聚合物层的步骤包括旋涂工艺。
为达到本发明的上述及其它的目的，还提出一种线路元件制作方法，其包括：提供半导体基底；在该半导体基底上形成第一金属层；在该第一金属层上形成第一图案定义层，位于该第一图案定义层内的第一开口暴露出该第一金属层，该第一开口包括线圈图案；在该第一开口暴露出的该第一金属层上形成第二金属层；去除该第一图案定义层；在该第二金属层上形成第二图案定义层，位于该第二图案定义层内的第二开口暴露出该第二金属层；在该第二开口暴露出的该第二金属层上形成第三金属层；去除该第二图案定义层；以及去除未在该第二金属层下的该第一金属层。
为达到本发明的上述及其它的目的，再提出一种线路元件制作方法，其包括：提供半导体基底、第一线圈及保护层，其中该第一线圈位于该半导体基底上，该保护层位于该第一线圈上；以及在该保护层上及该第一线圈上形成第二线圈，其中该形成第二线圈的步骤包括电镀工艺。
本发明的优点包括：
1.形成顶层线圈及底层线圈的金属节距(pitch)及结构有明显的不同，对于形成于IC芯片内的底部线圈，是由目前半导体制造工艺所形成，其节距是亚微米级(fine pitch)的，而形成于保护层上的顶部线圈其节距是十微米级(coarser pitch)。
2.可于顶层线圈与底层线圈之间形成厚实的聚合物介电层。
3.可于顶层线圈与底层线圈之间放置磁性材料，其中尤以铁磁材料为较佳。
4.顶层线圈以后护层金属结构所组成，其可承受电流以及电流密度可高达比如106Amp/cm2。
5.顶层线圈可形成遮蔽环提升信号传递效率。
6.底层线圈可形成遮蔽环以避免电子元件受到变压器元件的电磁波影响。
7.变压器或耦合器元件可与外界电路及电子元件作电性连接。
附图说明
图1a示出依照本发明的保护层上具有线圈元件的半导体芯片的剖面示意图。
图1b示出依照本发明的底层线圈的俯视图。
图1c示出依照本发明的顶层线圈的俯视图。
图1d示出在半导体晶片上形成上层线圈的工艺的剖面示意图。
图2至图8示出在半导体晶片上形成上层线圈的工艺的剖面示意图。
图9至图11示出依照本发明的保护层上具有线圈元件的半导体芯片的剖面示意图，其中顶层线圈形成在聚合物层上。
图12示出依照本发明的保护层上具有线圈元件的半导体芯片的剖面示意图，其中磁性材料层位于顶层线圈与底层线圈之间。
图13至图16示出依照本发明的保护层上具有线圈元件的半导体芯片的剖面示意图，其中顶层线圈可以利用各种不同的方式对外连接。
图17示出依照本发明的保护层上具有线圈元件的半导体芯片的剖面示意图，其中底层线圈的圈数多于顶层线圈的圈数。
图18示出依照本发明的顶层线圈及底层线圈的输入/输出接点的示意图。
图19示出依照本发明的保护层上具有线圈元件的半导体芯片的剖面示意图，其中底层线圈及顶层线圈实现图18的概念。
图20至图22示出依照本发明的保护层上具有线圈元件的半导体芯片的剖面示意图，其中底层线圈可以对外电性连接。
图23a至图23c示出依照本发明的顶层线圈及遮蔽环的俯视图，其中顶层线圈与遮蔽环之间呈现电性断路的状态。
图23d至图23f示出依照本发明的底层线圈及遮蔽环的俯视图，其中底层线圈与遮蔽环之间呈现电性断路的状态。
图23g至图23i示出依照本发明的顶层线圈及遮蔽环的俯视图，其中顶层线圈电性连接遮蔽环。
图23j至图231示出依照本发明的底层线圈及遮蔽环的俯视图，其中底层线圈电性连接遮蔽环。
图24a示出依照本发明的顶层线圈及遮蔽环的俯视图，其中遮蔽环为多圈的样式。
图24b示出依照本发明的底层线圈及遮蔽环的俯视图，其中遮蔽环为多圈的样式。
图25a示出依照本发明的保护层上具有线圈元件的半导体芯片的剖面示意图，其中底层线圈下可以配置遮蔽构件。
图25b示出依照本发明的遮蔽构件的俯视图。
图26至图35示出在半导体晶片上形成上层线圈的工艺的剖面示意图。
图26a及图26b示出形成金属镶嵌工艺的剖面示意图，其中金属镶嵌工艺可以用于形成底层线圈。
图36及图37示出依照本发明的保护层上具有线圈元件的半导体芯片的剖面示意图。
其中，附图标记说明如下：
100：半导体芯片         110：半导体基底     112：电子元件
114：有源表面           121、123、125、127：导通孔
122、124、126、128：薄膜介电层
130：电性接点
131：厚金属层           132、134、136、138：薄膜线路层
139：导通路径           140：保护层         142：保护层内的开口
143：打线导线           152：黏着/阻挡层    154：籽晶层
156：厚金属层           157：重配置线路     158：厚金属层
159：打线接垫           162：聚合物层       164：聚合物层
166：聚合物层           167：聚合物层内的开口
168：聚合物层           170：光阻层
172：光阻层内的开口     178：光阻层
179：光阻层内的开口     182：黏着/阻挡层    184：籽晶层
186：金凸块             192：黏着/阻挡层    194：籽晶层
196：铜层               198：镍层           199：焊料层
200：底层线圈           201：连接线路
202、203、204：底层线圈的接点               205：线路
222、224：电源平面
262：聚合物层           300：顶层线圈       301：线路
302、304：顶层线圈的接点                    351：磁性材料层
370：光阻层             372：光阻层内的开口
510、511、512a、512b、513、514、515：遮蔽环
516、517：遮蔽环
520、521、522a、522b、523、524、525：遮蔽环
526、527：遮蔽环
620：遮蔽构件           621、622、623：金属板
732：黏着/阻挡层
631、632、633：金属板内的开口
634：遮蔽构件内的开口   722、724：薄膜绝缘层
734：籽晶层                 736：铜层
具体实施方式
为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举优选实施例，并配合附图，作详细说明如下：
图1a示出依照本发明第一实施例的剖面示意图。半导体芯片100包括半导体基底110、多层薄膜介电层122、124、126、128、多层薄膜线路层132、134、136、138、保护层140、厚金属线路层及聚合物层168。
多个电子元件112设置在半导体基底110的有源表面114的表层，其中半导体基底110比如是硅基底、砷化镓(GAAS)基底、硅化锗基底、在绝缘层上具有外延硅(silicon-on-insulator，SOI)的基底等，其中SOI基底比如包括作为支撑用的硅基底、比如是二氧化硅的绝缘层及外延硅层，其中比如是二氧化硅的该绝缘层位于该硅基底上，该外延硅层位于比如是二氧化硅的该绝缘层上。通过掺杂五价或三价的离子，比如是硼离子或磷离子，在半导体基底110的表层形成多个电子元件112，电子元件112比如是金属氧化物半导体或晶体管，金属氧化物半导体元件(MOS devices)，P沟道金属氧化物半导体元件(p-channel MOS devices)，n沟道金属氧化物半导体元件(n-channel MOS devices)，双极型互补式金属氧化物半导体元件(BiCMOSdevices)，双极型晶体管(Bipolar Junction Transistor，BJT)，扩散区(Diffusionarea)，电阻元件(resistor)，电容元件(capacitor)及互补金属氧化半导体(CMOS)等。
利用化学气相沉积的方式，可以在半导体基底110的有源表面114上形成多层薄膜绝缘层122、124、126、128有源，薄膜绝缘层122、124、126、128比如是化学气相沉积的氧化硅、化学气相沉积的TEOS氧化物、氮硅化合物或氮氧硅化合物、旋涂方式形成的玻璃(SOG)、氟化玻璃(FSG)、芳香族碳氢化合物(SiLK)、黑钻石(Black Diamond)、聚芳基酯(polyarylene)、乙醚(ether)、聚苯恶唑(polybenzoxazole)、具有SiwCxOyHz成分的多孔氧化硅或旋涂介电材料及以高密度等离子体形成的化学气相沉积的氧化物，每一薄膜绝缘层122、124、126、128可以是由上述部分材料所构成的复合层结构或单层结构。薄膜绝缘层122、124、126、128比如是低介电常数(介电常数小于3)或是超低介电常数(介电常数小于2.2)的材料。
薄膜线路层132、134、136、138分别形成在薄膜绝缘层122、124、126、128上，薄膜线路层132、134、136、138比如包括溅镀铝、铝合金、或者电镀铜，该电镀铜的下表面及侧壁上可以包覆有一层的比如是钽、氮化钽、钛或氮化钛的黏着/阻挡层，这种结构也可称作金属镶嵌结构，就金属镶嵌工艺而言，是先利用溅镀的方式或化学气相沉积的方式，在一薄膜绝缘层的开口内的底部、侧壁上以及薄膜绝缘层的上表面上形成该黏着/阻挡层，接着在该黏着/阻挡层上再溅镀一层比如是铜的籽晶层，接着在该籽晶层上再电镀铜层，接着再利用化学机械研磨(chemical mechanical polishing，CMP)的方式去除位于该薄膜绝缘层的开口外的该铜层、该籽晶层及该黏着/阻挡层，直到暴露出该薄膜绝缘层的上表面为止，其中该薄膜绝缘层比如包括氧硅化合物层、介电常数介于2至4之间的材料或含氟的材料。或者，在制作薄膜线路层132、134、136、138时，也可以在绝缘层上先溅镀铝层或铝合金层，接着再利用光刻蚀刻的方式图案化该铝层或铝合金层。在一实施例中，薄膜线路层132、134、136、138比如可以全部是溅镀铝或铝合金；在一实施例中，薄膜线路层132、134、136、138比如可以全部是由前述的金属镶嵌工艺所制成；在另一实施例中，薄膜线路层132、134、136比如是由前述的金属镶嵌工艺所制成，而只有最顶层的薄膜线路层138是溅镀铝或铝合金。薄膜线路层132、134、136、138可以通过薄膜绝缘层122、124、126、128内的导通孔121、123、125、127相互连接，或连接至电子元件112。
薄膜线路层132、134、136、138一般的厚度比如是在0.1微米到3微米之间。在进行光刻工艺时，薄膜线路层132、134、136、138的细金属线路是使用五倍(5X)的曝光机(steppers)或扫描机(scanners)或使用更佳的仪器来制作，并且所涂布的光阻层的厚度一般而言都小于5微米。
最上层的薄膜线路层138具有部分区域定义为电性接点130，可以用于连接打线导线(wirebonded wires)、金凸块、锡铅凸块或胶卷自动贴合(Tape-Automated-Bonded，TAB)等元件。电性接点130的最大横向尺寸可以缩小至5至40微米，在优选的情况下，比如是缩小至20至35微米，借以减少电性接点130与下方的金属线路之间的寄生电容。这些电性接点130可以与位于半导体基底110的表面上或表面内的晶体管或其它电子元件112电性连接，并且通过电性接点130可以使薄膜线路层132、134、136、138与外界电路互相电性连接。
标号140为保护层，位于薄膜线路层132、134、136、138上，可以保护电子元件112免于湿气与外来离子污染物(foreign ion contamination)的破坏，也就是说保护层140可以防止移动离子(mobile ions)(比如是钠离子)、水气(moisture)、过渡金属(transition metal)(比如是金、银、铜)及其它杂质(impurity)穿透，而损坏保护层140下方的晶体管、多晶硅电阻元件或多晶硅-多晶硅电容元件的电子元件或细金属线路。为了达到保护的目的，保护层140通常是由氧化硅(silicon oxide)、氮化硅(silicon nitride)、及氮氧化硅(silicon oxy-nitride)等所组成。
在一实施例中，保护层140的制作方式可以是先利用等离子体增强型化学气相沉积(Plasma Enhanced Chemical Vapor Deposition，PECVD)的方法形成厚度介于0.2至1.2微米之间的氧化硅层，接着在该氧化硅层上再利用等离子体增强型化学气相沉积(PECVD)的方法形成厚度介于0.2至1.2微米之间的氮化硅层。
或者，在一实施例中，保护层140的制作方式可以是先利用等离子体增强型化学气相沉积(pECVD)的方法形成厚度介于0.2至1.2微米之间的氧化硅层，接着在该氧化硅层上再利用等离子体增强型化学气相沉积(PECVD)的方法形成厚度介于0.05至0.15微米之间的氮氧化硅层，接着在该氮氧化硅层上再利用等离子体增强型化学气相沉积(PECVD)的方法形成厚度介于0.2至1.2微米之间的氮化硅层。
或者，在一实施例中，保护层140的制作方式可以是先利用等离子体加强型化学气相沉积(PECVD)的方法形成厚度介于0.05至0.15微米之间的氮氧化硅层，接着在该氮氧化硅层上再利用等离子体增强型化学气相沉积(PECVD)的方法形成厚度介于0.2至1.2微米之间的氧化硅层，接着在该氧化硅层上再利用等离子体增强型化学气相沉积(PECVD)的方法形成厚度介于0.2至1.2微米之间的氮化硅层。
或者，在一实施例中，保护层140的制作方式可以是先利用等离子体增强型化学气相沉积(PECVD)的方法形成厚度介于0.2至0.5微米之间的第一氧化硅层，接着在该第一氧化硅层上再利用旋涂法(spin-coating)形成厚度介于0.5至1微米之间的第二氧化硅层，接着在该第二氧化硅层上再利用等离子体增强型化学气相沉积(PECVD)的方法形成厚度介于0.2至0.5微米之间的第三氧化硅层，接着在该第三氧化硅层上再利用等离子体增强型化学气相沉积(PECVD)的方法形成厚度介于0.2至1.2微米之间的氮化硅层。
或者，在一实施例中，保护层140的制作方式可以是先利用高密度等离子体化学气相沉积(HDP-CVD)的方法形成厚度介于0.5至2微米之间的氧化硅层，接着在该氧化硅层上再利用等离子体增强型化学气相沉积(PECVD)的方法形成厚度介于0.2至1.2微米之间的氮化硅层。
或者，在一实施例中，保护层140的制作方式可以是先利用高密度等离子体化学气相沉积(HDP-CVD)的方法形成厚度介于0.5至2微米之间的氧化硅层，接着在该氧化硅层上再利用等离子体增强型化学气相沉积(PECVD)的方法形成厚度介于0.2至1.2微米之间的氮化硅层。
或者，在一实施例中，保护层140的制作方式可以是先形成厚度介于0.2至3微米之间的未掺杂硅玻璃层(undoped silicate glass，USG)，接着在该未掺杂硅玻璃层上形成比如是四乙氧基硅烷(tetraethylorthosilicate、TEOS)、硼磷硅玻璃(borophosphosilicate glass，BPSG)或磷硅玻璃(phosphosilicateglass，PSG)等的厚度介于0.5至3微米之间的绝缘层，接着在该绝缘层上再利用等离子体增强型化学气相沉积(PECVD)的方法形成厚度介于0.2至1.2微米之间的氮化硅层。
或者，保护层140的制作方式可以是选择性地先利用等离子体增强型化学气相沉积(PECVD)的方法形成厚度介于0.05至0.15微米之间的第一氮氧化硅层，接着在该第一氮氧化硅层上再利用等离子体增强型化学气相沉积(PECVD)的方法形成厚度介于0.2至1.2微米之间的氧化硅层，接着在该氧化硅层上可以选择性地利用等离子体增强型化学气相沉积(PECVD)的方法形成厚度介于0.05至0.15微米之间的第二氮氧化硅层，接着在该第二氮氧化硅层上或者在该氧化硅层上再利用等离子体增强型化学气相沉积(PECVD)的方法形成厚度介于0.2至1.2微米之间的氮化硅层，接着在该氮化硅层上可以选择性地利用等离子体增强型化学气相沉积(PECVD)的方法形成厚度介于0.05至0.15微米之间的第三氮氧化硅层，接着在该第三氮氧化硅层上或在该氮化硅层上再利用等离子体增强型化学气相沉积(PECVD)的方法形成厚度介于0.2至1.2微米之间的氧化硅层。
或者，在一实施例中，保护层140的制作方式可以是先利用等离子体增强型化学气相沉积(PECVD)的方法形成厚度介于0.2至1.2微米之间的第一氧化硅层，接着在该第一氧化硅层上再利用旋涂法(spin-coating)形成厚度介于0.5至1微米之间的第二氧化硅层，接着在该第二氧化硅层上再利用等离子体增强型化学气相沉积(PECVD)的方法形成厚度介于0.2至1.2微米之间的第三氧化硅层，接着在该第三氧化硅层上再利用等离子体增强型化学气相沉积(PECVD)的方法形成厚度介于0.2至1.2微米之间的氮化硅层，接着在该氮化硅层上再利用等离子体增强型化学气相沉积(PECVD)的方法形成厚度介于0.2至1.2微米之间的第四氧化硅层。
或者，在一实施例中，保护层140的制作方式可以是先利用高密度等离子体化学气相沉积(HDP-CVD)的方法形成厚度介于0.5至2微米之间的第一氧化硅层，接着在该第一氧化硅层上再利用等离子体增强型化学气相沉积(PECVD)的方法形成厚度介于0.2至1.2微米之间的氮化硅层，接着在该氮化硅层上再利用高密度等离子体化学气相沉积(HDP-CVD)的方法形成厚度介于0.5至2微米之间的第二氧化硅层。
保护层140的厚度一般大于0.35微米，在优选的情况下，氮化硅层的厚度通常大于0.3微米。保护层140的开口142的最大横向尺寸比如是介于15微米至300微米之间，在优选的情况下，比如是介于0.1微米至20微米之间。在本发明中，保护层140的开口142的最大横向尺寸可以小至0.1微米，因此，电性接点130的面积可以是很小的，这样可以提升位于顶层的薄膜线路层138的绕线能力。
保护层140内的开口142暴露出顶层的薄膜线路层138的接点130。
保护层140下的顶层薄膜线路层138包括底层线圈200，其中底层线圈200的上视图如图1b所示，在图1b中，沿着剖面线2-2对底层线圈200所作的剖面图如图1a所示。底层线圈200的两接点202及204可以经由薄膜线路层136、134、132连接电子元件112，或者经由保护层140内的开口142所暴露出的电性接点130电性连接至外界电路。底层线圈200的相邻圈的线路中心点之间的距离p1(pitch)比如是在0.1微米至500微米之间，其中以1微米至20微米为较佳。底层线圈200的金属材料及其制作方法与前述的薄膜线路层132、134、136、138的金属材料及其制作方法雷同，其中底层线圈200的金属线路的厚度t1比如是介于0.3至5微米之间，其中以0.5微米至2微米为较佳；底层线圈200的金属线路的宽度w1比如是介于0.05至500微米之间，其中以0.5微米至20微米为较佳。底层线圈200的相邻圈之间的距离s1(space)比如是在0.1微米至500微米之间，其中以0.1微米至20微米为较佳。
宽且厚的金属线路层形成在保护层140上，如图1d所示，宽且厚的金属线路层的制作方式可以是先利用溅镀(sputtering)或蒸镀(evaporating)的方式在保护层140上及电性接点130上形成比如是钛或钛钨合金并且厚度介于0.1至1微米的黏着/阻挡层152，接着利用溅镀、蒸镀或无电电镀(electroless plating)的方式在黏着/阻挡层152上形成比如是金并且厚度介于0.05至1微米的籽晶层154，接着利用旋涂(spin-on-coating)的方式在籽晶层154上形成光阻层178，通过曝光(exposing)、显影(developing)等步骤，可以在光阻层178中形成多个图案化开口179并暴露出籽晶层154，接着利用电镀的方式在光阻层178内的图案化开口179所暴露出的籽晶层154上形成比如是金并且厚度介于1至15微米的厚金属层156，接着请参照图1a，去除该光阻层178，接着利用蚀刻的方式去除未在厚金属层156下的籽晶层154，接着再利用蚀刻的方式去除未在厚金属层156下的黏着/阻挡层152。
在另一实施例中，宽且厚的金属线路层也可以是由其它方法完成，如图1d所示。宽且厚的金属线路层的制作方式可以是先利用溅镀(sputtering)或蒸镀(evaporating)的方式在保护层140上以及电性接点130上形成比如是钛、钛钨合金、铬或铬铜合金并且厚度介于0.1至1微米的黏着/阻挡层152，接着利用溅镀、蒸镀或者无电电镀(electroless plating)的方式在黏着/阻挡层152上形成比如是铜并且厚度介于0.05至1微米的籽晶层154，接着利用旋涂(spin-on-coating)的方式在籽晶层154上形成光阻层178，通过曝光(exposing)、显影(developing)等步骤，在光阻层178中可以形成多个图案化开口179并暴露出籽晶层154，接着利用电镀的方式在光阻层178内的图案化开口179所暴露出的籽晶层154上形成比如是铜并且厚度介于1至15微米的厚金属层156，接着可以利用电镀的方式在光阻层178内的图案化开口179所暴露出的厚金属层156上选择性地形成厚度介于1至10微米的镍层(未示出)，接着可以利用电镀的方式在光阻层178内的图案化开口179所暴露出的厚金属层156上或镍层上选择性地形成厚度介于0.1至10微米的金层(未示出)，接着请参照图1a，去除该光阻层178，接着利用蚀刻的方式去除未在厚金属层156下的籽晶层154，接着再利用蚀刻的方式去除未在厚金属层156下的黏着/阻挡层152。
位于保护层140上的宽且厚的金属线路层包括顶层线圈300，其中顶层线圈300的上视图如图1c所示，在图1c中沿着剖面线3-3对顶层线圈300所作的剖面图如图1a所示。顶层线圈300包括两电性接点302、304，可以用于连接打线导线(wirebonded wires)、金凸块、锡铅凸块或胶卷自动贴合(Tape-Automated-Bonded，TAB)元件，顶层线圈300可以通过电性接点302、304电性连接外界电路。顶层线圈300的相邻圈的线路中心点之间的距离p2(pitch)比如是在3微米至500微米之间，其中以3微米至20微米为较佳。顶层线圈300的金属材料及其制作方法与前述的宽且厚的金属线路层的金属材料及其制作方法雷同，顶层线圈300的金属线路t2的厚度比如是介于1至15微米之间，其中以3微米至10微米为较佳；顶层线圈300的金属线路的宽度w2比如是介于1至500微米之间，其中以2微米至20微米为较佳。顶层线圈300的相邻圈之间的距离s2(space)比如是在1微米至500微米之间，其中以2微米至20微米为较佳。
在本实施例中，顶层线圈300的圈数与底层线圈200的圈数相同，比如是3圈，并且顶层线圈300的每一环对齐于底层线圈200的每一环。然而，在其它实施例中，顶层线圈300的圈数也可以不同于底层线圈200的圈数。
可以利用旋涂法(spin-on-coating)在保护层140上及顶层线圈300上形成比如是聚亚酰胺(Polyimide)或苯基环丁烯(benzo-cyclobutene，BCB)之一的聚合物层168，接着可以利用1X步进曝光机并通过曝光、显影等步骤，在聚合物层168内形成多个开口，借以暴露出金属接点130、302、304，在该曝光过程中所需的曝光光线(G-line)的波长比如介于434至437纳米之间；在该曝光过程中所需的曝光光线(H-line)的波长比如介于403至406纳米之间；在该曝光过程中所需的曝光光线(I-line)的波长比如介于364至366纳米之间。接着利用加热的方式，将温度提高到摄氏250度至450度之间并且持续30分钟以上，硬化(curing)该聚合物层168，并且聚合物层168的硬化后的厚度比如是介于5至20微米之间。
在本发明中，保护层140可用以避免两个线圈200、300之间形成欧姆接触(ohmic contact)，也就是说保护层140维持了两个线圈之间的耦合效应(coupling effect)。利用前述方法所形成的上层线圈200及下层线圈300可以制作出变压器(transformer)或耦合器(coupler)。
在图2至图8中，还详尽地示出在半导体晶片的保护层140上以压花(embossing)工艺形成金属线路或线圈的剖面示意图。请参照图2，首先可以利用溅镀的方式在半导体芯圆的保护层140上以及暴露于保护层140的开口142外的电性接点130上形成黏着/阻挡层152，该黏着/阻挡层152的厚度约为0.1微米至1微米之间，该黏着阻挡层152可为钛(Ti)、钨(W)、钴(Co)、镍(Ni)、钛氮化合物(TiN)、钛钨合金(TiW)、钒(V)、铬(Cr)、铜(Cu)、铬铜合金(CrCu)、钽(Ta)、钽氮化合物(TaN)，或者由至少一上述材料所构成的复合层所形成。黏着/阻挡层152可以是利用无电解电镀、化学气相沉积(CVD)、溅镀或是蒸镀的方式形成。黏着/阻挡层152有助于改善接下来沉积的金属的接着能力，并且可用于避免该金属扩散至电性接点130。当使用铜为该金属时，位于铜金属下方的黏着/阻挡层152材料的选择即变得相当重要，因铜金属虽具成本低及电阻低的特性，但对氧化硅及硅而言，铜的扩散系数相当大，当铜扩散至氧化硅层时，会造成介电材料层变为导电，且降低其介电强度或绝缘强度。因此，当使用铜为连接金属时，需至少使用一层黏着/阻挡层来避免铜金属扩散至保护层140的氧化硅层中。保护层140内的氮化硅层也可以防止铜的扩散，但先前技术指出图案化线路层不宜形成于氮化硅层之上，因为氮化硅相较于氧化硅而言，其介电强度较大，将会造成图案化线路层与位于保护层下的薄膜线路层之间的寄生电容变大。
在形成黏着/阻挡层152之后，可以利用溅镀(sputter)、蒸镀或无电电镀(electroless plating)的方式，形成籽晶层154在黏着阻挡层152上，如图3所示出，这种籽晶层154的厚度约为0.05微米至1微米之间，籽晶层154可使用溅镀金属反应室或者是解离金属等离子体(IMP：Ion Metal Plasma)金属反应室来形成，其工艺温度范围大小为0至300度℃，压力范围大小为1至100mTorr，当使用铜或是铜合金为耙材时，使用氩气并控制其流量为10至400sccm。
接着，请参照图4，利用旋涂的方法在籽晶层154上可以形成光阻层170，之后可以利用1X步进曝光机并通过曝光、显影等步骤，在光阻层170中形成多个开口172，暴露出籽晶层154，在该曝光过程中所需的曝光光线(G-line)的波长比如介于434至437纳米之间；在该曝光过程中所需的曝光光线(H-line)的波长比如介于403至406纳米之间；在该曝光过程中所需的曝光光线(I-line)波长比如介于364至366纳米之间。在优选的情况下，该光阻层170的厚度比如是在2微米至100微米之间，在优选的情形下，比如是介于8微米至30微米之间。该光阻层170比如是正光阻，其材料比如是重氮衍生物(napthoquinone diazide derivative)。
接着，利用电镀或无电解电镀的方式，其中以电镀为较佳，在光阻层170的开口172所暴露出的籽晶层154上形成厚金属层156，如图5所示。金属层156的材料可包括金(Au)、银(Ag)、铜(Cu)、镍(Ni)、钯(Pd)、铂(Pt)、铑(Rh)、钌(Ru)、铼(Re)、锡铅合金(SnPb)、锡银合金(SnAg)或者由至少一个上述材料所构成的复合层所形成。当要在籽晶层154上电镀厚金属层156的铜层时，籽晶层154的材料以铜为较佳；当要在籽晶层154上电镀厚金属层156的金层时，籽晶层154的材料以金为较佳；当要在籽晶层154上电镀厚金属层156的银层时，籽晶层154的材料以银为较佳；当要在籽晶层154上电镀厚金属层156的钯层时，籽晶层154的材料以钯为较佳；当要在籽晶层154上电镀厚金属层156的铂层时，籽晶层154的材料以铂为较佳；当要在籽晶层154上电镀厚金属层156的铑层时，籽晶层154的材料以铑为较佳；当要在154上电镀厚金属层156的钌层时，籽晶层154的材料以钌为较佳；当要在籽晶层154上电镀厚金属层156的铼层时，籽晶层154的材料以铼为较佳；当要在籽晶层154上电镀厚金属层156的镍层时，籽晶层154的材料以镍为较佳。籽晶层154的目的主要为有利于电镀的厚金属层156的形成。该金属层156的厚度大约在0.1微米至20微米之间；当电镀的厚金属层156为金时，该厚金属层156的厚度比如是介于1微米到15微米之间；当电镀的厚金属层156为铜时，该厚金属层156的厚度比如是介于1微米到30微米之间；或者，厚金属层156也可以是由电镀多层的金属层所构成，比如是先电镀厚度介于1微米至30微米的铜层到光阻层170内的开口172所暴露出的籽晶层154上，接着可以电镀厚度介于1微米至10微米的镍层到光阻层170内的开口172所暴露出的该铜层上，接着可以选择性地电镀厚度介于0.5微米至15微米的金层到光阻层170内的开口172所暴露出的该镍层上。
当在电镀金时，所使用的电镀液比如包括亚硫酸根、钠离子及金离子，其中电镀液中的金离子的浓度比如介于每千升5至20公克，电镀液的温度比如控制在介于摄氏30℃至65℃之间，电镀液的PH值比如介于6.5至9之间，并且电镀时所使用的电流密度比如介于每平方厘米1毫安至10毫安。另外，也可以使用包含氰化物及钾离子的电镀液，进行电镀金的工艺。另外，当在电镀金时，所使用的电镀液也可以比如包括亚硫酸根、铵根及金离子。
厚金属层156形成之后，可以去除光阻层170，如图6所示。之后，再以厚金属层156作为蚀刻屏蔽，通过自对准(self-aligned)的湿蚀刻方式依序去除并未被厚金属层156覆盖的籽晶层154及黏着/阻挡层152，只留下位于厚金属层156下的籽晶层154及黏着/阻挡层152，这时会形成凹陷部(undercut)环绕在黏着/阻挡层152的周围并横向地向内凹陷，如图7所示，其中该凹陷部的横向凹陷深度比如是介于0.03微米到2微米之间，其凹陷深度会视蚀刻参数以及过蚀刻时间(over-etch time)而定。值得注意的是，当要蚀刻的籽晶层154为金时，所使用的蚀刻液比如包括碘；当要蚀刻的黏着/阻挡层152为钛钨合金时，所使用的蚀刻液比如包括双氧水(H2O2)。
请参照图8，接下来可以在厚金属线路上及保护层140上形成聚合物层168，其中聚合物层168内的多个开口167暴露出金属线路300的多个接点302、304。聚合物层168比如是聚亚酰胺(Polyimide)或苯基环丁烯(benzo-cyclobutene，BCB)并且硬化(curring)后的厚度比如是介于5至20微米之间，聚合物层168内的开口可以暴露出顶层线圈300的电性接点302及304以及保护层140内的开口142所暴露出的电性接点130。
覆盖在金属线路300上的聚合物层168，主要的功用为避免金属线路300受到污染或者破坏；当金属线路300材料为金时，由于金为钝态金属，因此聚合物层168可以不必形成在金属线路300上，也就是说，最顶层的聚合物层可根据芯片工艺及设计上的需要来决定是否形成，这个观念可套用在本发明的所有实施例上。
使用穿透式电子显微镜(TEM)可以明显地观察到籽晶层154与厚金属层156之间有明显的界面。当籽晶层154以及厚金属层156的材料为金时，该界面是由于籽晶层154与厚金属层156之间晶粒大小(grain size)及晶向(grain orientation)不同而形成。例如，厚度为1,000埃并且材料为金的溅镀籽晶层154在厚度4微米并且材料为金的电镀厚金属层156下方，这时籽晶层154的晶粒大小约为1,000埃，并且晶粒界限(grain boundary)垂直于半导体基底表面。厚金层层156的晶粒尺寸大于2微米，其晶粒界限并非垂直于半导体基底，而与半导体基底表面之间呈约45度的夹角。
请参照图1a，经由打线导线、凸块或TAB工艺可以使厚金属层300的接点302、304连接于外界电路，比如是具有图案化线路层的玻璃基板、印刷电路板、陶瓷基板或软板。上述的金属沉积方式可以减少材料的浪费，特别是当使用贵金属如金、银或钯时。
通过保护层140的保护，在保护层140上的金属线路工艺可以允许较便宜的工艺，并且可以使用较低洁净度等级的无尘室来制造，比如使用等级100或100以上的无尘室来制造，等级100的定义为在每立方英尺环境中超过0.5微米的颗粒超过100颗，其详细定义如下所述。无尘室内空气的质量是根据空气中微粒的大小与密度定义为级数(class number)，该指标代表微粒污染物控制情况。1963年，美国联邦标准编号209中定义级数，并经多次修改，目前最新的标准为209E(如下表所示)，这个表为1ft3的空间中，各种不同级数所允许微粒大小与数目的规定。从这个表中，可看出各种不同等级所包含微粒大小与其数目，例如，在制作保护层140下的薄膜线路层的细金属线路时，所需的无尘室的环境标准一般而言要小于或者等于等级10，等级10的环境是定义大于0.1微米的微粒数目最多不超过350个；大于0.2微米的微粒数目最多不超过75个；大于0.3微米的微粒数目最多不超过30个；大于0.5微米的微粒数目最多不超过10个，同时，不得存在大于5微米的微粒，可以参照下表，下表显示无尘室等级与特定微粒尺寸可容许的最多微粒数之间的关系。
Figure C200610080846D00201
Figure C200610080846D00211
在制作保护层140上的金属线路的光刻工艺中，使用1倍(1X)的曝光步进机(steppers)或扫描机(scanners)；相对于在制作保护层下的薄膜金属线路，需使用5倍(5X)的曝光步进机、扫描机(scanners)或是更好的仪器，并且必须在无尘室洁净度等级小于10的环境内；因此，在制作保护层140上的金属线路的成本较低。在制作保护层140上的金属线路的光刻工艺中，使用厚度大于5微米的光阻层；然而，在制作保护层140下的薄膜金属线路的光刻工艺中，使用厚度小于5微米的光阻层。
在另一实施例中，如图9所示，也可以先利用旋涂的方法在保护层140上形成一聚合物层162，接着可以利用1X步进曝光机并通过曝光、显影等步骤，在聚合物层162中形成多个开口，暴露出保护层140内的开口142所暴露出的电性接点130，在该曝光过程中所需的曝光光线(G-line)的波长比如介于434至437纳米之间；在该曝光过程中所需的曝光光线(H-line)的波长比如介于403至406纳米之间；在该曝光过程中所需的曝光光线(I-line)的波长比如介于364至366纳米之间。接着再利用加热的方式，将温度提高到摄氏250度至450度之间并且持续30分钟以上，硬化该聚合物层162；接着，在未经离子研磨(ion milling)该聚合物层162的情况下，可以利用前述的方法在聚合物层162上形成上层线圈300，这样可以避免因为离子研磨步骤而破坏聚合物层162的表面。聚合物层162比如是聚亚酰胺(Polyimide)或苯基环丁烯(benzo-cyclobutene，BCB)并且硬化(curring)后的厚度t3比如是介于5至20微米之间。
在另一实施例中，如图10所示，也可以先利用旋涂的方法在保护层140上形成聚合物层162，接着可以利用1X步进曝光机并通过曝光、显影等步骤，在聚合物层162中形成多个开口，暴露出保护层140内的开口142所暴露出的电性接点130，在该曝光过程中所需的曝光光线(G-line)的波长比如介于434至437纳米之间；在该曝光过程中所需的曝光光线(H-line)的波长比如介于403至406纳米之间；在该曝光过程中所需的曝光光线(I-line)的波长比如介于364至366纳米之间。接着再利用加热的方式，将温度提高到摄氏250度至450度之间并且持续30分钟以上，硬化该聚合物层162，接着再利用旋涂的方法在聚合物层162上形成聚合物层164，接着可以利用1X步进曝光机并通过曝光、显影等步骤，在聚合物层164中形成多个开口，暴露出保护层140内的开口142所暴露出的电性接点130，在该曝光过程中所需的曝光光线(G-line)的波长比如介于434至437纳米之间；在该曝光过程中所需的曝光光线(H-line)的波长比如介于403至406纳米之间；在该曝光过程中所需的曝光光线(I-line)的波长比如介于364至366纳米之间。接着再利用加热的方式，将温度提高到摄氏250度至450度之间并且持续30分钟以上，硬化该聚合物层164。接着，在未经离子研磨(ion milling)该聚合物层162的情况下，可以利用前述的方法在聚合物层164上形成上层线圈300，这样可以避免因为离子研磨步骤而破坏聚合物层164的表面。聚合物层162、164比如是聚亚酰胺(Polyimide)或苯基环丁烯(benzo-cyclobutene，BCB)并且硬化(curring)后的厚度t3、t4比如分别是介于5至20微米之间。这样，在上层线圈300与下层线圈200之间可以形成多层的聚合物层162、164，借以增加两个线圈300、200之间的距离。
另外，接续图10中形成聚合物层164，还可以再利用旋涂的方法在聚合物层164上形成聚合物层166，如图11所示，接着可以利用1X步进曝光机并通过曝光、显影等步骤，在聚合物层166中形成多个开口，暴露出保护层140内的开口142所暴露出的电性接点130，在该曝光过程中所需的曝光光线(G-line)的波长比如介于434至437纳米之间；在该曝光过程中所需的曝光光线(H-line)的波长比如介于403至406纳米之间；在该曝光过程中所需的曝光光线(I-line)的波长比如介于364至366纳米之间。接着再利用加热的方式，将温度提高到摄氏250度至450度之间并且持续30分钟以上，硬化该聚合物层166。接着，在未经离子研磨(ion milling)该聚合物层162的情况下，可以利用前述的方法在聚合物层166上形成上层线圈300，这样可以避免因为离子研磨步骤而破坏聚合物层166的表面。聚合物层162、164、166比如是聚亚酰胺(Polyimide)或苯基环丁烯(benzo-cyclobutene，BCB)并且硬化(curring)后的厚度t3、t4、t5比如分别是介于5至20微米之间。这样，在上层线圈300与下层线圈200之间可以形成多层的聚合物层162、164、166，借以增加两个线圈300、200之间的距离。
在其它实施例中，聚合物介电层162、164、166及168的材料也可以是聚亚芳香基醚(parylene)、多孔性介电材料或弹性体、酯(Ester)、铁氟龙(Teflon)、硅利康(Silicone)或含环氧基的材料，如感旋光性环氧树脂等。
任一聚合物层162、164、166、168的厚度比任一薄膜介电层122、124、126、128或任一薄膜线路层132、134、136、138的厚度要厚上2到500倍。若是聚合物层162、164、166、168为聚亚酰胺时，在进行硬化工艺时，可以将聚亚酰胺置于真空环境或氮气环境下，并且温度控制在摄氏250度至450度之间，进行3小时至5小时的硬化工艺。或者，位于上层线圈300与下层线圈200之间的聚合物层以可以使用丝网印刷(screen printing)的方式形成；值得注意的是，由丝网印刷方式所形成的聚合物层的厚度比如是介于10微米至100微米之间。或者，也可以利用热压合(laminating)的方式在保护层140上形成很厚的聚合物干膜(dry film)，接着再通过光刻步骤图案化该干膜，之后再利用前述的方式在该干膜上形成上层线圈300；值得注意的是，由热压合方式所形成的聚合物层的厚度比如是介于10微米至500微米之间。
在本实施例中，底层线圈200与顶层线圈300之间的距离比如是介于0.5微米至100微米之间，在优选的情形下，底层线圈200与顶层线圈300之间的距离比如是介于3微米至50微米之间，在底层线圈200与顶层线圈300之间可以配置聚合物层，该聚合物层的厚度比如介于5至50微米之间。
另外，在图8至图11中，比如在电性接点130上是利用打线工艺形成导线143，借以使如图8至图11所示的半导体芯片可以电性连接于外界电路，比如是另一半导体芯片、印刷电路板陶瓷基板或玻璃基板等。
值得注意的是，在本发明中，变压器或耦合器的上层线圈300与下层线圈200之间的距离可以视电性需求而调整。顶层线圈300与底层线圈200的垂直距离比如是介于0.1微米至500微米之间，其中以介于0.5微米至50微米之间为较佳。
图12中示出在顶层线圈300及底层线圈200之间含有磁性材料层351的示意图。本发明的变压器或耦合器是由顶层线圈300与底层线圈200所组成，为了增加互感(mutual inductance)，也就是说避免部分信号会消散掉，不能有效率的转化，可在顶部线圈300及底部线圈200之间配置磁性材料层351，因为磁性材料层351与顶层线圈300距离较近，顶层线圈300发散的信号可经由磁性材料层351较有效率的吸收后，再以较有效率的方式传递至底层线圈200，因此，该磁性材料层351可减少顶层线圈300的信号没有进入至底层线圈200的情况，此磁性材料层351比如包括铁、钴、镍、铑(Rh)、铝、钙、铬、锰(Mn)、铌(Nb)、铂(Pt)、钨、或是上述材料的合金，其中尤以铁磁材料为较佳。磁性材料层351与顶层线圈300的距离，取决于聚合物层164的厚度，比如是介于5至20微米之间。磁性材料层351与底层线圈200的距离，取决于聚合物层162的厚度及保护层140的厚度，其中聚合物层162的厚度比如是介于5至20微米之间。磁性材料层351的厚度t6比如是介于0.1微米至5微米之间。聚合物层162、164及保护层140的结构及材料可以参考前述实施例的所述的具有相同标号的结构。
图12至图16示出本发明的半导体芯片结构，通过多种如下所述的方式可以使保护层内的开口所暴露出的接点130电性连接至外界电路。图12及图13中示出打线接垫159位于保护层140内的开口142所暴露出的接点130上，通过打线工艺所形成的导线可以形成在该打线接垫159上，借以使打线接垫159电性连接至外界电路，比如是印刷电路板或另一半导体芯片。该打线接垫159的工艺与前述的顶层线圈300的工艺相同，也就是说先在聚合物层164及保护层140内的开口142所暴露出的接点130上形成比如是前述材料及厚度的黏着/阻挡层152；接着，在黏着/阻挡层152上形成比如是前述材料及厚度的籽晶层154；接着，在籽晶层154上形成光阻层，光阻层内的开口比如是具有线圈300的形状及打线接垫159的形状，并暴露出籽晶层154，其中具有线圈300形状的开口暴露出位于聚合物层164上的籽晶层154，具有打线接垫159形状的开口暴露出位于接点130上的籽晶层154；接着，在光阻层内的开口所暴露出的籽晶层154上形成比如是前述材料及厚度的厚金属层156；接着，去除光阻层；接着，去除未在厚金属层156下的籽晶层154；接着，去除未在厚金属层156下的黏着/阻挡层152。
上层线圈300的接点302、304比如可以连接由打线工艺所形成的导线143、或者由电镀工艺所形成的金凸块或锡铅凸块，借以使上层线圈300电性连接于外界电路，比如是印刷电路板、陶瓷基板、玻璃基板或另一半导体芯片。打线接垫159比如可以连接由打线工艺所形成的导线143，借以使打线接垫159电性连接于外界电路，比如是印刷电路板、陶瓷基板、玻璃基板或另一半导体芯片。值得注意的是，在将上层线圈300与打线接垫159连接至外界电路之前，测试探针可以连接上层线圈300的接点302、304及打线接垫159作为测试之用。
在图12中，上层线圈300比如是暴露于外，并未被聚合物层覆盖，此时在优选的情况下，厚金属层156的上表面由惰性金属所构成，比如是金、铂或钯。在图13中，聚合物层168形成在上层线圈300上，只有接点302、304暴露在聚合物层168的开口外。
在图14中，金属接垫159及聚合物层168内的开口所暴露出的上层线圈300的接点302、304比如是只作为电性测试用，打线导线或凸块并不形成在金属接垫159上以及上层线圈300的接点302、304上。在上层线圈300的其它接点(未示出)上可以连接由打线工艺所形成的导线或由电镀工艺所形成的金凸块或锡铅凸块，借以使上层线圈300与外界电路电性连接。位于保护层内的开口所暴露出的其它接点上所形成的金属接垫，则可以连接由打线工艺所形成的导线，借以与外界电路电性连接。
在图15中，通过金凸块186可以使半导体芯片的接点130以及上层线圈300连接至外界电路，比如是印刷电路板、玻璃基板、陶瓷基板或另一个半导体芯片。重配置线路157的工艺与前述的顶层线圈300的工艺相同，也就是说在聚合物层164及保护层140内的开口142所暴露出的接点130上先形成比如是前述材料及厚度的黏着/阻挡层152；接着，在黏着/阻挡层152上形成比如是前述材料及厚度的籽晶层154；接着，在籽晶层154上形成光阻层，光阻层内的开口比如是具有线圈300的形状及重配置线路157的形状，并暴露出籽晶层154，其中具有线圈300形状的开口暴露出位于聚合物层164上的籽晶层154，具有重配置线路157形状的开口暴露出位于接点130上的籽晶层154、聚合物层162、164内的开口侧壁上的籽晶层154及位于聚合物层164上的籽晶层154；接着，在光阻层内的开口所暴露出的籽晶层154上形成比如是前述材料及厚度的厚金属层156；接着，去除光阻层；接着，去除未在厚金属层156下的籽晶层154；接着，去除未在厚金属层156下的黏着/阻挡层152。
接着，可以利用前述的方法在聚合物层164上、上层线圈300上及重配置线路层157上形成聚合物层168，聚合物层168比如是前述的材料。聚合物层168内的开口暴露出上层线圈300的接点及重配置线路层157的接点。
接下来，利用溅镀的方式，在聚合物层168上及聚合物层168内的开口所暴露出的上层线圈300及重配置线路层157的接点上形成比如是钛钨合金(TiW)或钛(Ti)并且厚度介于1000至6000埃(Angstroms)的黏着/阻挡层182；接着，利用溅镀的方式，在黏着/阻挡层182上形成比如是金并且厚度介于500至5000埃(Angstroms)的籽晶层184；接着，在籽晶层184上形成光阻层，光阻层内的开口比如是具有金凸块186的形状，并暴露出籽晶层184，其中具有金凸块186形状的开口暴露出位于上层线圈300及重配置线路层157的接点上的籽晶层184；接着，利用电镀的方式，在光阻层内的开口所暴露出的籽晶层184上形成比如是金并且厚度介于5微米至30微米的厚金属层186，其中厚金属层186的厚度以15微米至20微米为较佳；接着，去除光阻层；接着，去除未在厚金属层186下的籽晶层184；接着，去除未在厚金属层186下的黏着/阻挡层182。利用上述工艺所形成的凸块，适于进行胶卷自动贴合(tape automated bonding，TAB)工艺、玻璃上黏着芯片(Chip-On-Glass，COG)工艺或软板上黏着芯片(Chip-On-Film，COF)工艺。
此外，在形成前述的上层线圈300及重配置线路层157之后，在上层线圈300及重配置线路层157上也可以形成锡铅凸块，如图16所示。在形成前述的聚合物层168之后，可以利用溅镀的方式，在聚合物层168上及聚合物层168内的开口所暴露出的上层线圈300及重配置线路层157的接点上形成比如是钛钨合金(TiW)、钛(Ti)、铬(Cr)、铬铜合金(CrCu)、钽(Ta)、钽氮化合物(TaN)或钛氮化合物(TaN)并且厚度介于1000至6000埃(Angstroms)的黏着/阻挡层192；接着，利用溅镀的方式，在黏着/阻挡层192上形成比如是铜并且厚度介于500至5,000埃(Angstroms)的籽晶层194；接着，在籽晶层194上形成光阻层，光阻层内的开口暴露出位于上层线圈300及重配置线路层157的接点上的籽晶层194；接着，利用电镀的方式，在光阻层内的开口所暴露出的籽晶层194上形成厚度介于1微米至10微米的铜层196；接着，利用电镀的方式，在光阻层内的开口所暴露出的铜层196上形成厚度介于1微米至5微米的镍层198；接着，利用电镀的方式，在光阻层内的开口所暴露出的镍层198上形成比如是锡铅合金、锡银合金或锡银铜合金并且厚度介于50微米至500微米的焊料层199，其中以80微米至200微米为较佳；接着，去除光阻层；接着，去除未在焊料层199下的籽晶层194；接着，去除未在焊料层199下的黏着/阻挡层192；接着，再利用回焊的步骤，可以使焊料层199形成球状的样式。利用上述工艺所形成的凸块，适于进行覆晶(Flip-Chip)工艺，使凸块可以与印刷电路板、陶瓷基板或另一半导体芯片接合。
在上述实施例中，上层线圈300及硅基底110之间配置有厚的聚合物层162、164、166，因此可以减少顶层线圈300的磁场变化对硅基底110所造成的影响，也就是说可以减少在硅基底发生涡电流(eddy current)的现象，并且可以降低顶层线圈300与硅基底110之间的寄生电容。
图17示出上层线圈300与底层线圈200圈数不相同的示意图。本发明的变压器元件，为上层线圈300及底层线圈200所组成，值得注意的是，顶层线圈300的圈数与底层线圈200的圈数可为不同，依赖电性设计需求来加以变化，顶层线圈300的圈数与底层线圈200的圈数比如可为5:1到1:100000之间。本发明其它重要的特征主要在于设计的准确性，设计者可使用计算机仿真工具来计算电感(L)、互感(M)、电阻(R)和电容(C)到非常准确的程度，比如说到μH、μΩ及μF的程度。作为仿真结果，可以通过目前的半导体制造工艺技术制作出高准确性的变压器或耦合器。
当在作为耦合器(coupler)的设计时，由于聚合物层162、164、166的电压隔绝能力允许上层线圈300在较严格的环境下仍能运作，比如是连接高电压的外界线路，即使上层线圈300连接高电压的外界线路，也不会影响到在保护层下的底层线圈200的性能。因此，即使是对半导体芯片不易传送的信号(例如是高平均值并且波动振幅小的电压)，仍可从外界电路传输至上层线圈300。
本发明的变压器或耦合器可以具有多个输入节点及输出节点，如图18及图19所示出，其中图19为图18的概念实体化的示意图。Vin表示输入的电压(input voltage)，Vout表示输出的电压，VGND表示电性接地(Ground)。当交流信号输入至上层线圈300时，因为电压的变化所产生的磁场会导致下层线圈200产生感应电动势，该信号可以传输至电子元件112，进行信号的处理。下层线圈200比如具有两处，可以提供不同电压Vout1以及Vout2的输出，以达到不同的功能，因此通过底层线圈可以提供不同的驱动电压至不同的电源平面222、224(power plane)或电源总线(power bus)，借以驱动不同的电子元件112。Vout1比如是在底层线圈离中心点较外围的接点所提供的感应电动势，Vout2比如是在底层线圈较靠近中心点的接点所提供的感应电动势。比如说Vout1与VGND差为5伏特，Vout2与VGND差为3.3伏特，也就是通过本发明的变压器，可应用不同电压至不同的电子元件112上。
在另一实施例中，请参照图20及图21，底层线圈200的一端点可以经由连接线路201连接至保护层140内的开口142所暴露出的接点130，该接点130可以利用前述的任何方式与前述的外界电路电性连接。在图20中，离底层线圈200的中心点较远的底层线圈接点203比如经由薄膜线路层138的连接线路201连接至接点130，离底层线圈200的中心点较近的底层线圈接点204比如经由薄膜线路层136、134、132连接至电子元件112。在图21中，离底层线圈200的中心点较近的底层线圈接点204比如经由薄膜线路层136的连接线路202连接至接点130，离底层线圈200的中心点较远的底层线圈接点203比如经由薄膜线路层136、134、132连接至电子元件112。
在其它实施例中，请参照图22，也可以是底层线圈200的两端点可以经由连接线路201连接至保护层140内的开口142所暴露出的接点130，该接点130可以利用前述的任何方式与前述的外界电路电性连接。在本实施例中，离底层线圈200的中心点较近的底层线圈接点204比如经由薄膜线路层136的连接线路202连接至左侧接点130，离底层线圈200的中心点较远的底层线圈接点203比如经由薄膜线路层138的连接线路201连接至右侧接点130。这样的设计，可以测量出底层线圈200的电压值的变化。
值得注意的是，遮蔽环510、511、512a、512b可以环绕在顶层线圈300的周围，如图23a、23b及23c所示，遮蔽环510、511、512a、512b与顶层线圈300由同一层的图案化金属层所提供，其中遮蔽环510、511、512a、512b比如是与顶层线圈300之间呈现电性断路的状态。该遮蔽环510、511、512a、512b的工艺与前述的顶层线圈300的工艺相同，也就是说在聚合物层上或保护层上先形成比如是前述材料以及厚度的黏着/阻挡层；接着，在黏着/阻挡层上形成比如是前述材料以及厚度的籽晶层；接着，在籽晶层上形成光阻层，光阻层内的开口比如是具有线圈的形状及遮蔽环的形状，并暴露出籽晶层；接着，在光阻层内的开口所暴露出的籽晶层上形成比如是前述材料以及厚度的厚金属层；接着，去除光阻层；接着，去除未在厚金属层下的籽晶层；接着，去除未在厚金属层下的黏着/阻挡层。
位于顶层线圈300周围的遮蔽环510、511、512a、512b比如具有三种形式，如图23a、23b及23c所示。请参照图23a，遮蔽环510为开放的状态，也就是说遮蔽环510并未形成回路，遮蔽环510的宽度大致上与顶层线圈300的每一圈的宽度相同，并且遮蔽环510与顶层线圈300的最外圈之间的间距(space)大致上与顶层线圈300的相邻圈之间的间距(space)相同。请参照图23b，遮蔽环511为封闭的状态，也就是说遮蔽环511形成回路，并且遮蔽环511的宽度大致上与顶层线圈300的每一圈的宽度相同。请参照图23c，遮蔽环512a、512b为开放的状态，也就是说遮蔽环512a、512b并未形成回路，并且遮蔽环512a、512b的宽度大致上与顶层线圈300的每一圈的宽度相同，遮蔽环512a、512b可以是由多个片段所构成，在本实施例中，遮蔽环512a、512b是由上下两个片断所构成，其中顶层线圈300的两接点302、304均位于顶层线圈300的外围处，其中接点302可以通过位于顶层线圈300与底层线圈200之间的线路299连接至顶层线圈300的靠近中心处的线路。在本实施例中，遮蔽环510、511、512a及512b与顶层线圈300的最外圈之间的间隔的最短距离除以顶层线圈300的相邻圈之间的间隔的最短距离的值比如介于0.1至10。在优选的情况下，遮蔽环510、511、512a及512b与顶层线圈300的最外圈之间的间隔的最短距离除以顶层线圈300的相邻圈之间的间隔的最短距离得到的值比如介于0.8至1.5，并且遮蔽环510、511、512a及512b的宽度除以顶层线圈300的最外圈的宽度得到的值介于0.8至1.5之间。
在其它实施例中，遮蔽环520、521、522a、522b可以环绕在底层线圈200的周围，如图23d、23e及23f所示，遮蔽环520、521、522a、522b与底层线圈200由位于保护层下的同一层的图案化薄膜线路层所提供，其中遮蔽环520、521、522a、522b比如是与底层线圈200之间呈现电性断路的状态。这些遮蔽环520、521、522a、522b的工艺与前述的底层线圈200的工艺相同，也就是说比如是利用前述的金属镶嵌工艺完成遮蔽环520、521、522a、522b及底层线圈200的制作；或者可以利用前述的光刻蚀刻方式图案化溅镀铝的工艺制作遮蔽环520、521、522a、522b及底层线圈200。
位于底层线圈200周围的遮蔽环520、521、522a、522b比如具有三种形式，如图23d、23e及23f所示。请参照图23d，遮蔽环520为开放的状态，也就是说遮蔽环520并未形成回路，遮蔽环520的宽度大致上与底层线圈200的每一圈的宽度相同，并且遮蔽环520与底层线圈200的最外圈之间的间距(space)大致上与底层线圈200的相邻圈之间的间距(space)相同。请参照图23e，遮蔽环521为封闭的状态，也就是说遮蔽环521形成回路，并且遮蔽环521的宽度大致上与底层线圈200的每一圈的宽度相同。请参照图23f，遮蔽环522a、522b为开放的状态，也就是说遮蔽环522a、522b并未形成回路，并且遮蔽环522a、522b的宽度大致上与底层线圈200的每一圈的宽度相同，遮蔽环522a、522b可以是由多个片段所构成，在本实施例中，遮蔽环522a、522b是由上下两个片断所构成。在本实施例中，遮蔽环520、521、522a及522b与底层线圈200的最外圈之间的间隔的最短距离除以底层线圈200的相邻圈之间的间隔的最短距离得到的值比如介于0.1至10。在优选的情况下，遮蔽环520、521、522a及522b与底层线圈200的最外圈之间的一间隔的最短距离除以底层线圈200的相邻圈之间的间隔的最短距离得到的值比如介于0.8至1.5，并且遮蔽环520、521、522a及522b的宽度除以底层线圈200的最外圈的宽度得到的值介于0.8至1.5之间。
然而，本发明的应用并不限于此，遮蔽环也可以与上层线圈电性连接，如图23g、23h及23i所示。请参照图23g，遮蔽环513与上层线圈300电性连接，遮蔽环513的宽度大致上与顶层线圈300的每一圈的宽度相同，并且遮蔽环513与顶层线圈300的最外圈之间的间距(space)大致上与顶层线圈300的相邻圈之间的间距(space)相同，遮蔽环513的一端连接至顶层线圈300的最外圈靠近连接至第二圈的位置，遮蔽环513的另一端连接至与上层线圈300连接的线路301。请参照图23h，遮蔽环514与上层线圈300电性连接，遮蔽环514的宽度大致上与顶层线圈300的每一圈的宽度相同，并且遮蔽环514与顶层线圈300的最外圈之间的间距(space)大致上与顶层线圈300的相邻圈之间的间距(space)相同，遮蔽环514的一端连接至顶层线圈300的最外圈与线路301的连接处，遮蔽环514的另一端连接至与上层线圈300连接的该线路301。请参照图23i，遮蔽环515与上层线圈300电性连接，遮蔽环515的宽度大致上与顶层线圈300的每一圈的宽度相同，并且遮蔽环515与顶层线圈300的最外圈之间的间距(space)大致上与顶层线圈300的相邻圈之间的间距(space)相同，遮蔽环515的一端为开放的状态，也就是说并未与顶层线圈300电性连接，遮蔽环515的另一端连接至与上层线圈300连接的线路301。在本实施例中，遮蔽环513、514、515与顶层线圈300的最外圈之间的间隔的最短距离除以顶层线圈300的相邻圈之间的间隔的最短距离得到的值比如介于0.1至10。在优选的情况下，遮蔽环513、514、515与顶层线圈300的最外圈之间的间隔的最短距离除以顶层线圈300的相邻圈之间的间隔的最短距离得到的值比如介于0.8至1.5，并且遮蔽环513、514、515的宽度除以顶层线圈300的最外圈的宽度得到的值介于0.8至1.5之间。
然而，本发明的应用并不限于此，遮蔽环也可以与底层线圈电性连接，如图23j、23k及231所示。请参照图23j，遮蔽环523与底层线圈200电性连接，遮蔽环523的宽度大致上与底层线圈200的每一圈的宽度相同，并且遮蔽环523与底层线圈200的最外圈之间的间距(space)大致上与底层线圈200的相邻圈之间的间距(space)相同，遮蔽环523的一端连接至底层线圈200的最外圈靠近连接至第二圈的位置，遮蔽环513的另一端连接至与底层线圈200连接的线路205。请参照图23k，遮蔽环524与底层线圈200电性连接，遮蔽环524的宽度大致上与底层线圈200的每一圈的宽度相同，并且遮蔽环524与底层线圈200的最外圈之间的间距(space)大致上与底层线圈200的相邻圈之间的间距(space)相同，遮蔽环524的一端连接至底层线圈200的最外圈与线路205的连接处，遮蔽环524的另一端连接至与底层线圈200连接的该线路205。请参照图231，遮蔽环525与底层线圈200电性连接，遮蔽环525的宽度大致上与底层线圈200的每一圈的宽度相同，并且遮蔽环525与底层线圈200的最外圈之间的间距(space)大致上与底层线圈200的相邻圈之间的间距(space)相同，遮蔽环525的一端为开放的状态，也就是说并未与底层线圈200电性连接，遮蔽环525的另一端连接至与底层线圈200连接的线路205。在本实施例中，遮蔽环523、524、525与底层线圈200的最外圈之间的间隔的最短距离除以底层线圈200的相邻圈之间的间隔的最短距离得到的值比如介于0.1至10之间。在优选的情况下，遮蔽环523、524、525与底层线圈200的最外圈之间的间隔的最短距离除以底层线圈200的相邻圈之间的间隔的最短距离得到的值比如介于0.8至1.5，并且遮蔽环523、524、525的宽度除以底层线圈200的最外圈的宽度得到的值介于0.8至1.5之间。
在实际应用上，可以是仅只有顶层线圈300的周围配置遮蔽环510、511、512a、512b、513、514、515，而底层线圈200的周围不配制遮蔽环；或者，也可以是只有底层线圈的200的周围配置遮蔽环520、521、522a、522b、523、524、525，而顶层线圈300的周围不配制遮蔽环；或者，也可以是不只在底层线圈的200的周围配置遮蔽环520、521、522a、522b、523、524、525，并且在顶层线圈300的周围还配置遮蔽环510、511、512a、512b、513、514、515。
图23a至图231的遮蔽环510、511、512a、512b、513、514、515、520、521、522a、522b、523、524、525对于来自平面放射方向的电磁波的遮蔽特别有效，并且遮蔽环510、511、512a、512b、513、514、515、520、521、522a、522b、523、524、525的形成同时有益于控制顶层线圈300及底层线圈200的最外环的环状线路的尺寸。
值得注意的是，本实施例的遮蔽环并不限一圈，可依设计者的需求，来增加圈数，比如可以在顶层线圈300的周围配置两圈的遮蔽环516、517，如图24a所示，遮蔽环516、517比如均为封闭的状态，也就是说可以分别形成各自的回路，其中遮蔽环516环绕在顶层线圈300的周围，并且遮蔽环517环绕在遮蔽环516的外围。或者，在底层线圈200的周围可以配置两圈的遮蔽环526、527，如图24b所示，遮蔽环526、527比如均为封闭的状态，也就是说可以分别形成各自的回路，其中遮蔽环526环绕在底层线圈200的周围，并且遮蔽环527环绕在遮蔽环526的外围。
另外，请参照图25a及图25b，其中图25b为图25a中遮蔽构件620的上视图。遮蔽构件620位于变压器或耦合器的下方，也就是说位于底层线圈200的下方，并且底层线圈200至少百分之五十以上的区域与半导体基底110之间存在有该遮蔽构件620，在优选的情况下，底层线圈200至少百分之八十以上的区域与半导体基底110之间存在有该遮蔽构件620。该遮蔽构件620的主要功用是为了避免电子元件112受到变压器或耦合器所发散的电磁场的影响。值得注意的是，为了消除涡电流的路径，该遮蔽构件620可以由多个金属板621、622、623所构成，这些金属板621、622、623相互之间为电性断路的状态，在本实施例中，遮蔽构件620比如是由三个扇形的金属板621、622、623所构成。导通路径139(Via)位于金属板621、622、623内的开口631、632、633中，用于使底层线圈200连接至电子元件112，导通路径139也可以位于遮蔽构件620的中间区域的开口634中，用于使底层线圈200连接至电子元件112；值得注意的是，导通路径139与金属板621、622、623之间呈现电性断路的状态。
就工艺而言，比如是利用前述的金属镶嵌工艺完成遮蔽构件620的制作；或者可以利用前述的光刻蚀刻方式图案化溅镀铝的工艺制作遮蔽构件620。
图26中示出薄膜线路层132、134、136、138由如前所述的金属镶嵌工艺所形成，详细工艺可以参见图26a及图26b，也就是说在薄膜绝缘层722、724的开口内的底部及侧壁上及薄膜绝缘层722的上表面上先溅镀比如是钽、氮化钽、钛或氮化钛的黏着/阻挡层732，接着在该黏着/阻挡层732上再溅镀一层比如是铜的籽晶层734，接着在该籽晶层734上再电镀铜层736，接着再利用化学机械研磨(CMP)的方式去除位于该薄膜绝缘层722、724的开口外的该铜层736、该籽晶层734及该黏着/阻挡层732，直到暴露出该薄膜绝缘层722的上表面为止。就该金属镶嵌工艺所形成的薄膜线路的结构而言，薄膜线路包括铜层736、籽晶层734及比如是钽、氮化钽、钛或氮化钛的黏着/阻挡层732，该籽晶层734以及该黏着/阻挡层732包覆该铜层736的下表面及侧壁。在本实施例中，底层线圈200以前述的金属镶嵌工艺完成。
在本实施例中，相同标号所代表的构件可以参考前述的相同标号所代表的构件。标号110为半导体基底，比如是硅基底、砷化镓(GAAS)基底、硅化锗基底、在绝缘层上具有外延硅(silicon-on-insulator，SOI)的基底。标号112为电子元件，比如是金属氧化物半导体或晶体管，金属氧化物半导体元件(MOS devices)，P沟道金属氧化物半导体元件(p-channel MOSdevices)，n沟道金属氧化物半导体元件(n-channel MOS devices)，双极型互补式金属氧化物半导体元件(BiCMOS devices)，双极型晶体管(BipolarJunction Transistor，BJT)，扩散区(Diffusion area)，电阻元件(resistor)，电容元件(capacitor)及互补金属氧化半导体(CMOS)等。标号122、124、126、128为薄膜绝缘层，位于半导体基底110的有源表面114上，薄膜绝缘层122、124、126、128比如是化学气相沉积的氧化硅、化学气相沉积的TEOS氧化物、氮硅化合物或氮氧硅化合物、旋涂方式形成的玻璃(SOG)、氟化玻璃(FSG)、芳香族碳氢化合物(SiLK)、黑钻石(Black Diamond)、聚芳基酯(polyarylene)、乙醚(ether)、聚苯恶唑(polybenzoxazole)、具有SiwCxOyHz成分的多孔氧化硅或旋涂介电材料及以高密度等离子体形成的化学气相沉积的氧化物，每一薄膜绝缘层122、124、126、128可以是由上述部分材料所构成的复合层结构或单层结构。薄膜绝缘层122、124、126、128比如是低介电常数(介电常数小于3)或是超低介电常数(介电常数小于2.2)的材料。
标号140为保护层，位于薄膜线路层132、134、136、138上，可以保护电子元件112免于湿气与外来离子污染物(foreign ion contamination)的破坏，也就是说保护层140可以防止移动离子(mobile ions)(比如是钠离子)、水气(moisture)、过渡金属(transition metal)(比如是金、银、铜)及其它杂质(impurity)穿透，而损坏保护层140下方的晶体管、多晶硅电阻元件或多晶硅-多晶硅电容元件的电子元件或细金属线路。为了达到保护的目的，保护层140通常是由氧化硅(silicon oxide)、氮化硅(silicon nitride)、及氮氧化硅(silicon oxy-nitride)等所组成。
在一实施例中，保护层140的制作方式可以是先利用等离子体增强型化学气相沉积(Plasma Enhanced Chemical Vapor Deposition，PECVD)的方法形成厚度介于0.2至1.2微米之间的氧化硅层，接着再利用等离子体增强型化学气相沉积(PECVD)的方法在该氧化硅层上形成厚度介于0.2至1.2微米之间的氮化硅层。
或者，在一实施例中，保护层140的制作方式可以是先利用等离子体增强型化学气相沉积(PECVD)的方法形成厚度介于0.2至1.2微米之间的氧化硅层，接着再利用等离子体增强型化学气相沉积(PECVD)的方法在该氧化硅层上形成厚度介于0.05至0.15微米之间的氮氧化硅层，接着再利用等离子体增强型化学气相沉积(PECVD)的方法在该氮氧化硅层上形成厚度介于0.2至1.2微米之间的氮化硅层。
或者，在一实施例中，保护层140的制作方式可以是先利用等离子体增强型化学气相沉积(PECVD)的方法形成厚度介于0.05至0.15微米之间的氮氧化硅层，接着再利用等离子体增强型化学气相沉积(PECVD)的方法在该氮氧化硅层上形成厚度介于0.2至1.2微米之间的氧化硅层，接着再利用等离子体增强型化学气相沉积(PECVD)的方法在该氧化硅层上形成厚度介于0.2至1.2微米之间的氮化硅层。
或者，在一实施例中，保护层140的制作方式可以是先利用等离子体增强型化学气相沉积(PECVD)的方法形成厚度介于0.2至0.5微米之间的第一氧化硅层，接着再利用旋涂法(spin-coating)在该第一氧化硅层上形成厚度介于0.5至1微米之间的第二氧化硅层，接着再利用等离子体增强型化学气相沉积(PECVD)的方法在该第二氧化硅层上形成厚度介于0.2至0.5微米之间的第三氧化硅层，接着再利用等离子体增强型化学气相沉积(PECVD)的方法在该第三氧化硅层上形成厚度介于0.2至1.2微米之间的氮化硅层。
或者，在一实施例中，保护层140的制作方式可以是先利用高密度等离子体化学气相沉积(HDP-CVD)的方法形成厚度介于0.5至2微米之间的氧化硅层，接着再利用等离子体增强型化学气相沉积(PECVD)的方法在该氧化硅层上形成厚度介于0.2至1.2微米之间的氮化硅层。
或者，在一实施例中，保护层140的制作方式可以是先利用高密度等离子体化学气相沉积(HDP-CVD)的方法形成厚度介于0.5至2微米之间的氧化硅层，接着再利用等离子体增强型化学气相沉积(PECVD)的方法在该氧化硅层上形成厚度介于0.2至1.2微米之间的氮化硅层。
或者，在一实施例中，保护层140的制作方式可以是先形成厚度介于0.2至3微米之间的未掺杂硅玻璃层(undoped silicate glass，USG)，接着在该未掺杂硅玻璃层上形成比如是四乙氧基硅烷(tetraethylorthosilicate、TEOS)、硼磷硅玻璃(borophosphosilicate glass，BPSG)或磷硅玻璃(phosphosilicateglass，PSG)等的厚度介于0.5至3微米之间的绝缘层，接着再利用等离子体增强型化学气相沉积(PECVD)的方法在该绝缘层上形成厚度介于0.2至1.2微米之间的氮化硅层。
或者，保护层140的制作方式可以是选择性地先利用等离子体增强型化学气相沉积(PECVD)的方法形成厚度介于0.05至0.15微米之间的第一氮氧化硅层，接着再利用等离子体增强型化学气相沉积(PECVD)的方法在该第一氮氧化硅层上形成厚度介于0.2至1.2微米之间的氧化硅层，接着可以选择性地利用等离子体增强型化学气相沉积(PECVD)的方法在该氧化硅层上形成厚度介于0.05至0.15微米之间的第二氮氧化硅层，接着再利用等离子体增强型化学气相沉积(PECVD)的方法在该第二氮氧化硅层上或在该氧化硅层上形成厚度介于0.2至1.2微米之间的氮化硅层，接着可以选择性地利用等离子体增强型化学气相沉积(PECVD)的方法在该氮化硅层上形成厚度介于0.05至0.15微米之间的第三氮氧化硅层，接着再利用等离子体增强型化学气相沉积(PECVD)的方法在该第三氮氧化硅层上或在该氮化硅层上形成厚度介于0.2至1.2微米之间的氧化硅层。
或者，在一实施例中，保护层140的制作方式可以是先利用等离子体增强型化学气相沉积(PECVD)的方法形成厚度介于0.2至1.2微米之间的第一氧化硅层，接着再利用旋涂法(spin-coating)在该第一氧化硅层上形成厚度介于0.5至1微米之间的第二氧化硅层，接着再利用等离子体增强型化学气相沉积(PECVD)的方法在该第二氧化硅层上形成厚度介于0.2至1.2微米之间的第三氧化硅层，接着再利用等离子体增强型化学气相沉积(PECVD)的方法在该第三氧化硅层上形成厚度介于0.2至1.2微米之间的氮化硅层，接着再利用等离子体增强型化学气相沉积(PECVD)的方法在该氮化硅层上形成厚度介于0.2至1.2微米之间的第四氧化硅层。
或者，在一实施例中，保护层140的制作方式可以是先利用高密度等离子体化学气相沉积(HDP-CVD)的方法形成厚度介于0.5至2微米之间的第一氧化硅层，接着再利用等离子体增强型化学气相沉积(PECVD)的方法在该第一氧化硅层上形成厚度介于0.2至1.2微米之间的氮化硅层，接着再利用高密度等离子体化学气相沉积(HDP-CVD)的方法在该氮化硅层上形成厚度介于0.5至2微米之间的第二氧化硅层。
保护层140的厚度一般大于0.35微米，在优选的情况下，氮化硅层的厚度通常大于0.3微米。保护层140的开口142的最大横向尺寸比如是介于15微米至300微米之间，在优选的情况下，比如是介于0.1微米至20微米之间。在本发明中，保护层140的开口142的最大横向尺寸可以小至0.1微米，因此，电性接点130的面积可以是很小的，这样可以提升位于顶层的薄膜线路层138的绕线能力。
保护层140内的开口142暴露出顶层的薄膜线路层138的接点130，为了保护暴露于外的接点130，可以在接点130上形成金属层131，该金属层131的材料比如是由单层的铝层或铝合金层所构成，该铝层或铝合金层比如是由溅镀或蒸镀的方式所形成，该铝层或铝合金层的厚度比如是介于0.5微米至5微米之间。或者，该金属层131包括厚度介于1微米至20微米之间由电镀法所形成的金层，该金层可以位于比如是钛钨合金或者钛且由溅镀法所形成的黏着/阻挡层上，并且在该黏着/阻挡层与接点130之间，还可以具有比如是介于0.5微米至5微米之间并且由溅镀法所形成的铝层或铝合金层。
在形成金属层131之后，可以利用旋涂法(spin-on-coating)在保护层140上及金属层131上形成比如是聚亚酰胺(Polyimide)或苯基环丁烯(benzo-cyclobutene，BCB)的聚合物层168，接着利用光刻法所形成的开口可以形成在聚合物层168内，借以暴露出金属层131，接着利用加热的方式可以使聚合物层168硬化(curing)，并且聚合物层168的硬化后的厚度比如是介于5至20微米之间。
在图27至图35中，更详尽地示出在半导体晶片的保护层140上以压花(embossing)工艺形成金属线路或线圈的剖面示意图。请参照图27，首先可以利用溅镀的方式在聚合物层262上形成黏着/阻挡层152，该黏着/阻挡层152的厚度约为0.1微米至1微米之间，该黏着阻挡层152可为钛(Ti)、钨(W)、钴(Co)、镍(Ni)、钛氮化合物(TiN)、钛钨合金(TiW)、钒(V)、铬(Cr)、铜(Cu)、铬铜合金(CrCu)、钽(Ta)、钽氮化合物(TaN)，或者由至少一个上述材料所构成的复合层所形成。黏着/阻挡层152可以是利用无电解电镀、化学气相沉积(CVD)、溅镀或者蒸镀的方式形成，黏着/阻挡层152有助于改善接下来沉积的金属的接着能力。
在形成黏着/阻挡层152之后，可以利用溅镀(sputter)、蒸镀或无电电镀(electroless plating)的方式，在黏着阻挡层152上形成籽晶层154，如图28所示出，这籽晶层154的厚度约为0.05微米至1微米之间，籽晶层154可使用溅镀金属反应室或是解离金属等离子体(IMP：Ion Metal Plasma)金属反应室来形成，其工艺温度范围大小为0至300度℃，压力范围大小为1至100mTorr，当使用铜或是铜合金为耙材时，使用氩气并控制其流量为10至400sccm。
接着，请参照图29，利用旋涂的方法在籽晶层154上可以形成光阻层170，之后可以利用1X步进曝光机并通过曝光、显影等步骤，可以在光阻层170中形成多个开口172，暴露出籽晶层154，在该曝光过程中所需的曝光光线(G-line)的波长比如介于434至437纳米之间；在该曝光过程中所需的曝光光线(H-line)的波长比如介于403至406纳米之间；在该曝光过程中所需的曝光光线(I-line)的波长比如介于364至366纳米之间。在优选的情况下，该光阻层170的厚度比如是在2微米至100微米之间，在优选的情形下，比如是介于8微米至30微米之间。该光阻层170比如是正光阻，其材料比如是重氮衍生物(napthoquinone diazide derivative)。
接着，利用电镀或无电解电镀的方式，其中以电镀为较佳，在光阻层170内的开口172所暴露出的籽晶层154上形成厚金属层156，如图30所示。金属层156的材料可包括金(Au)、银(Ag)、铜(Cu)、镍(Ni)、钯(Pd)、铂(Pt)、铑(Rh)、钌(Ru)、铼(Re)、锡铅合金(SnPb)、锡银合金(SnAg)或者由至少一个上述材料所构成的复合层所形成。当要在籽晶层154上电镀厚金属层156的铜层时，籽晶层154的材料以铜为较佳；当要在籽晶层154上电镀厚金属层156的金层时，籽晶层154的材料以金为较佳；当要在籽晶层154上电镀厚金属层156的银层时，籽晶层154的材料以银为较佳；当要在籽晶层154上电镀厚金属层156的钯层籽晶层时，籽晶层154的材料以钯为较佳；当要在籽晶层154上电镀厚金属层156的铂层时，籽晶层154的材料以铂为较佳；当要在籽晶层154上电镀厚金属层156的铑层时，籽晶层154的材料以铑为较佳；当要在籽晶层154上电镀厚金属层156的钌层时，籽晶层154的材料以钌为较佳；当要在籽晶层154上电镀厚金属层156的铼层时，籽晶层154的材料以铼为较佳；当要在籽晶层154上电镀厚金属层156的镍层时，籽晶层154的材料以镍为较佳。籽晶层154的目的主要为有利于电镀的厚金属层156的形成。该金属层156的厚度大约在0.1微米至30微米之间；当电镀的厚金属层156为金时，该厚金属层156的厚度比如是介于1微米到15微米之间；当电镀的厚金属层156为铜时，该厚金属层156的厚度比如是介于1微米到30微米之间；或者，厚金属层156也可以是由电镀多层的金属层所构成，比如是先电镀厚度介于1微米至30微米的铜层到光阻层170内的开口172所暴露出的籽晶层154上，接着可以电镀镍层到光阻层170内的开口172所暴露出的该铜层上，接着可以选择性地电镀厚度介于1微米至15微米的金层到光阻层170内的开口172所暴露出的该镍层上。
如果是电镀金时，所使用的电镀液比如包括亚硫酸根、钠离子及金离子，其中电镀液中的金离子的浓度比如介于每千升5至20克，电镀液的温度比如控制在介于摄氏30℃至65℃之间，电镀液的PH值比如介于6.5至9之间，并且电镀时所使用的电流密度比如介于每平方厘米1毫安至10毫安。另外，也可以使用包含氰化物及钾离子的电镀液，进行电镀金的工艺。另外，当在电镀金时，所使用的电镀液也可以比如包括亚硫酸根、铵根及金离子。
厚金属层156形成之后，可以去除光阻层170，如图31所示。接着，请参照图32，利用旋涂的方法在籽晶层154上及厚金属层156上可以形成光阻层370，之后可以利用1X步进曝光机并通过曝光、显影等步骤，可以在光阻层370中形成多个开口372，暴露出厚金属层156，在该曝光过程中所需的曝光光线(G-line)的波长比如介于434至437纳米之间；在该曝光过程中所需的曝光光线(H-line)的波长比如介于403至406纳米之间；在该曝光过程中所需的曝光光线(I-line)的波长比如介于364至366纳米之间。在优选的情况下，该光阻层370的厚度比如是在2微米至100微米之间，在优选的情形下，比如是介于8微米至30微米之间。该光阻层370比如是正光阻，其材料比如是重氮衍生物(napthoquinone diazide derivative)。
接着，利用电镀或无电解电镀的方式，其中以电镀为较佳，在光阻层370的开口372所暴露出的厚金属层156上形成比如是厚度介于1微米至500微米之间的厚金属层158，如图33所示。金属层158的材料可包括金(Au)、银(Ag)、铜(Cu)、镍(Ni)、钯(Pd)、铂(Pt)、铑(Rh)、钌(Ru)、铼(Re)、锡铅合金(SnPb)、锡银合金(SnAg)或者由至少一个上述材料所构成的复合层所形成。当电镀的厚金属层158为金时，该厚金属层158的厚度比如是介于1微米到30微米之间；当电镀的厚金属层156为含锡的焊料层时，该厚金属层158的厚度比如是介于50微米到350微米之间；或者，厚金属层158也可以是由电镀多层的金属层所构成，比如是先电镀厚度介于1微米至10微米之间的镍层到光阻层370内的开口372所暴露出的厚金属层158上，接着可以电镀厚度介于50微米到350微米之间的含锡的焊料层到光阻层370内的开口372所暴露出的该镍层上。
如果是电镀金时，所使用的电镀液比如包括亚硫酸根、钠离子及金离子，其中电镀液中的金离子的浓度比如介于每千升5至20克之间，电镀液的温度比如控制在介于摄氏30℃至65℃之间，电镀液的PH值比如介于6.5至9之间，并且电镀时所使用的电流密度比如介于每平方厘米1毫安至10毫安之间。另外，也可以使用包含氰化物及钾离子的电镀液，进行电镀金的工艺。另外，当在电镀金时，所使用的电镀液也可以比如包括亚硫酸根、铵根及金离子。
厚金属层158形成之后，可以去除光阻层370，如图34所示。之后，再以厚金属层156作为蚀刻屏蔽，通过自对准(self-aligned)的湿蚀刻方式依序去除并未被厚金属层156覆盖的籽晶层154及黏着/阻挡层152，只留下位于厚金属层156下的籽晶层154及黏着/阻挡层152，这时会形成凹陷部(undercut)环绕在黏着/阻挡层152的周围并且横向地向内凹陷，如图35所示，其中该凹陷部的横向地凹陷深度比如是介于0.03微米到2微米之间，其凹陷深度会视蚀刻参数以及过蚀刻时间(over-etch time)而定。值得注意的是，当要蚀刻的籽晶层154为金时，所使用的蚀刻液比如包括碘；当要蚀刻的黏着/阻挡层152为钛钨合金时，所使用的蚀刻液比如包括双氧水(H2O2)。
在本实施例中，厚金属层156系作为顶层线圈300的主要材料，在较佳的情况下，厚金属层156包括厚度介于1至15微米之间的金层或铜层；厚金属层158可以连接比如是由打线工艺所形成的导线，此时厚金属层158比如具有厚度介于1至15微米之间的金层；或者，厚金属层158可以作为凸块之用，这时厚金属层158比如具有厚度介于10至30微米之间的金层，或者比如具有厚度50微米至350微米之间的锡铅合金层或锡银合金层。上述作为打线接垫或凸块的厚金属层158形成在顶层线圈300的接垫304上。
接着，请参照图36及图37，比如是聚亚酰胺(Polyimide)或苯基环丁烯(benzo-cyclobutene，BCB)的聚合物层168可以利用旋涂法(spin-on-coating)形成在聚合物层162上及顶层线圈300上，接着可以利用1X步进曝光机并通过曝光、显影等步骤，在聚合物层168内形成开口167，借以暴露出顶层线圈300的接点302、作为打线接垫或凸块的厚金属层158、及金属层131，在该曝光过程中所需的曝光光线(G-line)的波长比如介于434至437纳米之间；在该曝光过程中所需的曝光光线(H-line)的波长比如介于403至406纳米之间；在该曝光过程中所需的曝光光线(I-line)的波长比如介于364至366纳米之间。接着利用加热的方式，将温度提高到摄氏250度至450度之间并且持续30分钟以上，可以使聚合物层168硬化(curing)，并且聚合物层168的硬化后的厚度比如是介于5至20微米之间。值得注意的是，在图36中，聚合物层168比如是覆盖顶层线圈300的接垫304的周围；或者，请参照图37，聚合物层168比如是完全暴露出顶层线圈300的接垫304。
另外，在保护层140与顶层线圈300之间，也可以配置多层的聚合物层，比如是两层的聚合物层162、164，如图10所示，或者三层的聚合物层162、164、166，如图11所示；或者，也可以省去聚合物层162的配置，将顶层线圈300直接接触地形成在保护层上。在本实施例中，顶层线圈300与底层线圈200的垂直距离比如是介于0.1微米至500微米之间，其中以介于0.5微米至50微米之间为较佳。
图26至图37中制作顶层线圈300以及厚金属层158的概念也可以搭配由溅镀铝或铝合金所形成的底层线圈200。
本发明的优点包括：
1.形成顶层线圈及底层线圈的金属节距及结构有明显的不同，对于形成于IC芯片内的底部线圈，是由目前半导体制造工艺所形成，其节距是亚微米的(fine pitch)的，而形成于保护层上的顶部线圈其节距是十微米级(coarser pitch)。
2.可于顶层线圈与底层线圈之间形成厚实的聚合物介电层。
3.可于顶层线圈与底层线圈之间放置磁性材料，其中尤以铁磁材料为较佳。
4.顶层线圈以后护层金属结构所组成，其可承受电流以及电流密度可高达比如106Amp/cm2。
5.顶层线圈可形成遮蔽环提升信号传递效率。
6.底层线圈可形成遮蔽环以避免电子元件受到变压器元件的电磁波影响。
7.变压器或耦合器元件可与外界电路及电子元件作电性连接。
虽然本发明以优选实施例公开如上，然而其并非用以限定本发明，任何熟悉该技术的人，在不脱离本发明的精神和范围内，可作各种的变化与修改，因此本发明的保护范围应以所附的权利要求书界定的范围为准。

Claims (11)

1.一种线路元件制作方法，包括：
提供硅基底、第一绝缘层、第一连接线路、第二绝缘层、第二连接线路、第一接点、第二接点及第一线圈，其中该第一绝缘层位于该硅基底上，该第一连接线路位于该第一绝缘层上，该第二绝缘层位于该第一绝缘层上与该第一连接线路上，该第二连接线路位于该第二绝缘层上，该第一接点位于该第一绝缘层上，该第二接点位于该第一绝缘层上，该第一线圈位于该第一连接线路上与该第二绝缘层上，该第一线圈通过该第一连接线路连接至该第一接点，该第一线圈通过该第二连接线路连接至该第二接点；
在该第一线圈上形成第一聚合物层；
在该第一聚合物层上及该第一线圈上形成第二线圈，且该形成该第二线圈的步骤包括：
在该第一聚合物层上形成第一金属层，
在该第一金属层上形成图案定义层，且位于该图案定义层内的第一开口暴露出该第一金属层，
在该第一开口所暴露出的该第一金属层上形成第二金属层，
去除该图案定义层，以及
利用湿蚀刻的方式去除未在该第二金属层下的该第一金属层，
利用打线工艺在该第一接点上形成第一导线；
利用打线工艺在该第二接点上形成第二导线；
利用打线工艺在该第二线圈上形成第三导线；以及
利用打线工艺在该第二线圈上形成第四导线。
2.根据权利要求1所述的线路元件制作方法，其中该形成该第二金属层的步骤包括电镀工艺，且在进行该电镀工艺时所使用的电镀液包括亚硫酸根。
3.根据权利要求1所述的线路元件制作方法，其中在该形成该第二线圈之后，还包括在该第二线圈上与该第一聚合物层上形成第二聚合物层，且位于该第二聚合物层内的第二开口与第三开口分别暴露出该第二线圈，该第三导线通过该第二开口形成于该第二线圈上，该第四导线通过该第三开口形成于该第二线圈上。
4.根据权利要求3所述的线路元件制作方法，其中该形成该第二聚合物层的步骤包括在该第二线圈上与该第一聚合物层上以旋涂工艺形成厚度介于5微米至50微米之间的聚酰亚胺层。
5.根据权利要求1所述的线路元件制作方法，其中该形成该第二金属层的步骤包括在该第一开口所暴露出的该第一金属层上以电镀工艺形成厚度介于1微米至15微米之间的金层。
6.根据权利要求1所述的线路元件制作方法，其中该形成该第二金属层的步骤包括在该第一开口所暴露出的该第一金属层上以电镀工艺形成厚度介于1微米至30微米之间的铜层。
7.根据权利要求1所述的线路元件制作方法，还包括位于该第一线圈上的保护层，该保护层包括厚度介于0.2至1.2微米之间的氮硅化合物层，且该形成该第一聚合物层的步骤包括该第一聚合物层形成于该保护层上。
8.根据权利要求1所述的线路元件制作方法，其中该形成该第一聚合物层的步骤包括在该第一线圈上以旋涂工艺形成厚度介于5微米至50微米之间的聚酰亚胺层。
9.根据权利要求1所述的线路元件制作方法，其中该形成该第一金属层的步骤包括在该第一聚合物层上形成黏着/阻挡层以及在该黏着/阻挡层上形成籽晶层。
10.根据权利要求1所述的线路元件制作方法，其中该第一线圈的材料包括铜。
11.根据权利要求1所述的线路元件制作方法，其中该第一线圈的材料包括钛。
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