CN100527628C - 时序调整方法和装置 - Google Patents

时序调整方法和装置 Download PDF

Info

Publication number
CN100527628C
CN100527628C CNB2005101278890A CN200510127889A CN100527628C CN 100527628 C CN100527628 C CN 100527628C CN B2005101278890 A CNB2005101278890 A CN B2005101278890A CN 200510127889 A CN200510127889 A CN 200510127889A CN 100527628 C CN100527628 C CN 100527628C
Authority
CN
China
Prior art keywords
data
mentioned
delay
gating
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CNB2005101278890A
Other languages
English (en)
Other versions
CN1797953A (zh
Inventor
岸本义浩
关口裕二
三木阳一郎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Socionext Inc
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN1797953A publication Critical patent/CN1797953A/zh
Application granted granted Critical
Publication of CN100527628C publication Critical patent/CN100527628C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Abstract

本发明提供一种时序调整方法和装置，调整锁存外部数据的时序。选通延迟选择部(103)的延迟电路(1031～103n)将选通信号(s100a)延迟成多个延迟选通信号。选通锁存部(106)在接收各延迟选通信号的时刻生成检验用数据，系统锁存部(107)用系统时钟(s200)锁存由选通锁存部(106)锁存了的检验用数据。根据期待值比较部(108)和延迟判断部(109)的比较判断，选择(103)中的最佳选通信号。数据延迟选择部(104)的延迟电路(1041～104n)将数据(s100b)延迟成多个延迟数据，根据期待值比较部(108)和延迟判断部(109)的比较判断，从其中选择最佳数据。

Description

时序调整方法和装置
技术领域
本发明涉及当从存储器或LSI等半导体装置输出选通信号和与该选通信号同步的数据时调整该数据的锁存时序的数据时序调整方法和装置。
背景技术
通常，从存储器或LSI等(以下，以存储器为代表)读出数据的时序，在其设计时预先决定。但是，该数据的读出时序，因存储器的配置位置和特性、电压降以及周围温度等的影响而变化，所以，如以预先固定的锁存时序来锁存该读出的数据，将产生数据的锁存错误。因此，必须对读出数据的锁存时序进行调整。
以往，为调整读出数据的锁存时序，设置双列直插开关(dipswitch)等进行调整，使得能正常地锁存存储器的输出数据。
但是，在上述的方法中，存在着进行该调整费工时的缺点，因此，例如在专利文献1中，提出一种自动调整从存储器读出数据的锁存时序的时序调整装置。
图13示出上述专利文献1的时序调整装置的框图。
在该图中，1102是检验用数据保管部，预先保管对从存储器读出的数据进行锁存时序调整时使用的检验用数据。
1103是写入控制部，接收模式选择信号，当该模式选择信号指示着正常动作模式时，将输入数据写入存储器1100的预定地址，而当指示着锁存时序调整模式时，将上述检验用数据保管部1102中所保管的数据写入存储器1100。具体地说，写入控制部1103，向存储器1100提供时序信号s103a、地址s103b、数据(输入数据或检验用数据)s103c，并将该数据写入存储器1100的预定地址，
1104是读出控制部，接收上述模式选择信号，在正常动作模式时和锁存时序调整模式时两种情况下，向存储器1100提供时序信号s104a和地址s104b，并从存储器1100读出选通信号DQS和与该信号DQS同步的数据s100，另一方面，在锁存时序调整模式结束时，将延迟决定信号s104c输出到后述的判断部1108和延迟控制部1109。
1105是延迟选择部，具有串联连接的多个延迟电路1051、1052～105n和选择部105a，由这些延迟电路1051～105n将来自存储器1100的选通信号DQS依次延迟，生成延迟量不同的多个延迟脉冲信号，并且由选择部105a选择并输出这些延迟电路1051～105n的输出中的任意1个。
另外，1106是1个锁存电路，接收来自上述存储器1100的读出数据s100，并且接收由上述延迟控制部1105的选择部105a选定的某个延迟电路的延迟脉冲信号，在接收该延迟脉冲信号的时刻将来自上述存储器1100的读出数据s100锁存。在正常动作模式时，从输出端子1101输出由该锁存电路1106锁存的数据。
1107是比较电路，用于比较由上述锁存电路1106锁存的读出数据和上述检验用数据保管部1102中所保管的对应数据是否一致。
还有，1108是判断部，在锁存时序调整模式结束时接收来自上述读出控制部1104的延迟决定信号，根据上述比较电路1107中的多个比较结果，在上述多个延迟电路1051～105n中，判断由锁存电路1106适当地锁存了来自存储器1100的读出数据时的1个延迟电路、即具有最佳延迟量的延迟脉冲信号。
由此，在专利文献1中判断来自存储器1100的读出数据的最佳锁存时序，并自动地进行时序调整。
[专利文献1]日本特开2004—185608号公报(图5)
发明内容
然而，从存储器输出的选通信号，是仅当读出数据存在时附加的信号，一般来讲，不是像时钟信号那样的连续信号。因此，当在按系统时钟动作的半导体集成电路中输入与这种选通信号同步的数据并使用时，在用选通信号将与选通信号同步的数据锁存后，最终需要用系统时钟再次锁存。
但是，选通信号和系统时钟是不同系统的信号，因此，在上述以往的锁存时序调整装置中，尽管能够通过对选通信号进行相位调整从而用选通信号良好地锁存读出数据，但如果选通信号和系统时钟的相位关系存在偏差，则当用系统时钟对用选通信号锁存了的数据进行再次锁存时，就有可能产生锁存错误，因而不能进行高精度的锁存时序调整。
本发明，是为解决上述问题而开发的，其目的在于提供一种锁存时序调整方法和装置，在从存储器或LSI等半导体装置输出选通信号和与该信号同步的数据时对锁存时序进行调整，使得在用选通信号锁存了该数据后能够用系统时钟无锁存错误地再次进行良好的锁存。
为了达到上述目的，在本发明中将进行2种相位调整，即：在外部选通信号和系统时钟之间进行的相位调整，在外部选通信号和外部数据之间进行的相位调整。
即，第1技术方案的数据锁存时序调整方法，其特征在于，接收外部选通信号和与上述外部选通信号同步的外部数据，在用上述外部选通信号将上述外部数据锁存后，用系统时钟对该被锁存了的外部数据进行再次锁存，该数据锁存时序调整方法包括：系统锁存时序调整步骤，在接收上述外部选通信号的时刻生成检验用数据，并在上述外部选通信号和上述系统时钟之间进行相位调整，使得用系统时钟正常地锁存该检验用数据；选通锁存时序调整步骤，在上述外部选通信号和外部数据之间进行相位调整，使得用外部选通信号正常地锁存上述外部数据，其中所述外部选通信号通过上述系统锁存时序调整步骤的相位调整而与上述系统时钟具有预定的相位关系。
第2技术方案根据上述第1技术方案所述的数据锁存时序调整方法，其特征在于：在上述系统锁存时序调整步骤中，生成分别以多个延迟量将上述外部选通信号延迟了的多个延迟选通信号，在接收该各延迟选通信号的时刻分别生成上述检验用数据，并在上述多个延迟选通信号中选择用系统时钟正常地锁存了对应的检验用数据的延迟选通信号作为最佳选通信号。
第3技术方案根据上述第1技术方案所述的数据锁存时序调整方法，其特征在于：上述系统锁存时序调整步骤，在接收上述延迟选通信号的时刻生成上述检验用数据，并且生成分别以多个延迟量将上述系统时钟延迟了的多个延迟系统时钟，在用上述多个延迟系统时钟分别将上述检验用数据锁存后，在上述延迟系统时钟中选择正常地锁存了上述检验用数据的延迟系统时钟作为最佳系统时钟。
第4技术方案根据上述第1技术方案所述的数据锁存时序调整方法，其特征在于：上述选通锁存时序调整步骤，生成分别以多个延迟量将上述外部数据延迟了的多个延迟数据，在用上述外部选通信号分别将上述多个延迟数据锁存后，在上述多个延迟数据中选择被正常地锁存了的延迟数据作为最佳数据。
第5技术方案根据上述第1技术方案所述的数据锁存时序调整方法，其特征在于：上述系统锁存和选通锁存两种时序调整步骤，当有预定的时序调整请求时执行，上述预定的时序调整请求的时间，包括系统起动时、系统初始化时、以及正常动作进行期间中的至少1个。
第6技术方案根据上述第2技术方案所述的数据锁存时序调整方法，其特征在于：上述外部选通信号，由多个位构成，当系统起动时或系统初始化时请求执行上述系统锁存时序调整步骤时，上述系统锁存时序调整步骤，生成分别以多个延迟量将上述外部选通信号的全部位延迟了的多个延迟选通信号，当在正常动作进行期间请求执行上述系统锁存时序调整步骤时，上述系统锁存时序调整步骤，生成分别以多个延迟量将上述外部选通信号的小于全部位的预定数量的位延迟了的多个延迟选通信号。
第7技术方案根据上述第4技术方案所述的数据锁存时序调整方法，其特征在于：上述外部数据，由多个位构成，当系统起动时或系统初始化时请求执行上述选通锁存时序调整步骤时，上述选通锁存时序调整步骤，生成分别以多个延迟量将上述外部数据的全部位延迟了的多个延迟数据，当在正常动作进行期间请求执行上述选通锁存时序调整步骤时，上述选通锁存时序调整步骤，生成分别以多个延迟量将上述外部数据的小于全部位的预定数量的位延迟了的多个延迟数据。
第8技术方案的数据锁存时序调整装置，其特征在于，接收外部选通信号和与上述外部选通信号同步的外部数据，在用上述外部选通信号将上述外部数据锁存后，用系统时钟对该被锁存了的外部数据进行再次锁存，该数据锁存时序调整方法包括：选通延迟选择部，用于分别以多个延迟量将上述外部选通信号延迟从而生成多个延迟选通信号，选择并输出该所生成的多个延迟选通信号中的任意1个；数据延迟选择部，用于分别以多个延迟量将上述外部数据延迟从而生成多个延迟数据，选择并输出该所生成的多个延迟数据中的任意1个；选通锁存部，用于接收来自上述数据延迟选择部的延迟数据和由上述选通延迟选择部选定的延迟选通信号，在接收该延迟选通信号的时刻生成检验用数据，并且在接收上述延迟选通信号的时刻将上述接收到的延迟数据或上述所生成的检验用数据锁存；系统锁存部，用于用上述系统时钟锁存由上述选通锁存部锁存了的延迟数据或检验用数据；选通延迟控制部，用于控制上述选通延迟选择部；以及数据延迟控制部，用于控制上述数据延迟选择部。
第9技术方案根据上述第8技术方案所述的数据锁存时序调整装置，其特征在于，还包括：期待值比较部，用于将由上述系统锁存部锁存了的延迟数据或检验用数据与对应的期待值进行比较，并判断是否与期待值一致；选通延迟判断部，用于接收上述期待值比较部的比较结果，并根据该比较结果将上述选通延迟选择部中的多个延迟选通信号中的任意1个判断为最佳选通信号；以及数据延迟判断部，用于接收上述期待值比较部的比较结果，并根据该比较结果将上述数据延迟选择部中的多个延迟数据中的任意1个判断为最佳数据。
第10技术方案根据上述第8技术方案所述的数据锁存时序调整装置，其特征在于：只具有上述选通延迟控制部和上述数据延迟控制部中任意一个，并使其具有上述选通延迟控制部和上述数据延迟控制部的功能。
第11技术方案根据上述第8技术方案所述的数据锁存时序调整装置，其特征在于：外部选通信号是n位的信号，其中n为2以上的整数，上述选通延迟选择部包括n个。
第12技术方案根据上述第9技术方案所述的数据锁存时序调整装置，其特征在于：上述期待值比较部，在选通延迟控制时和数据延迟控制时共用；只具有上述选通延迟判断部和数据延迟判断部中的任意一个，并使其作为上述选通延迟判断部和上述数据延迟判断部的功能；上述检验用数据，在选通延迟控制时和数据延迟控制时能选择不同的数据。
第13技术方案根据上述第8或9技术方案中的任意一项所述的数据锁存时序调整装置，其特征在于：上述检验用数据，可以作为任意的数据从外部输入。
通过以上说明，在第1～13技术方案中，进行2种相位调整，即在外部选通信号和系统时钟之间进行的第1相位调整、在外部选通信号和外部数据之间进行的第2相位调整，因此，在用外部选通信号锁存了外部数据后，可以用系统时钟无锁存错误地再次进行高精度的锁存。例如，在上述第1相位调整中，将外部选通信号和系统时钟的任何一个固定，对另一个进行相位调整，从而将两者间调整为最佳的相位关系，之后，在第2相位调整中，以上述最佳相位关系的外部选通信号为基准，调整外部数据的相位，如将二者间调整为最佳的相位关系，就可以用系统时钟正常地锁存与外部选通信号同步的外部数据。
如上所述，根据第8～13技术方案的数据锁存时序调整方法和装置，在用外部选通信号锁存了与该外部选通信号同步的外部数据后，即使再次用系统时钟锁存时，也能进行精度高的锁存时序调整，因而可以用系统时钟高精度地锁存该外部数据。
附图说明
图1是表示本发明第1实施方式的数据锁存时序调整装置的总体结构的框图。
图2是表示使用了该锁存时序调整装置的数据锁存时序调整方法的流程图。
图3是表示该锁存时序调整方法中的系统锁存时序调整步骤的详细内容的流程图。
图4是表示该锁存时序调整方法中的选通锁存时序调整步骤的详细内容的流程图。
图5是表示该系统锁存时序调整步骤的时序图。
图6是表示该选通锁存时序调整步骤的时序图。
图7是表示本发明第1实施方式的第1变形例的数据锁存时序调整装置的总体结构的框图。
图8是表示本发明第2变形例的数据锁存时序调整装置的总体结构的框图。
图9是表示使用了该锁存时序调整装置的数据锁存时序调整方法的流程图。
图10是表示本发明第2实施方式的数据锁存时序调整装置的总体结构的框图。
图11是表示该锁存时序调整方法中的系统锁存时序调整步骤的时序图。
图12是表示本发明第2实施方式的第1变形例的数据锁存时序调整装置中备有的时钟延迟选择部的内部结构的图。
图13是表示现有的数据锁存时序调整装置的总体结构的框图。
具体实施方式
以下，根据附图说明本发明的实施方式。
(第1实施方式)
图1表示本发明第1实施方式的数据锁存时序调整装置。该图的锁存时序调整装置，当从存储器100输出选通信号s100a和与该选通信号s100a同步的数据s100b时，对该外部数据s100b的锁存时序进行调整，存储器100以外的电路等，集成在1个LSI上，构成本锁存时序调整装置。
以下，在本实施方式中，举例说明将来自上述存储器100的选通信号s100a和数据s100b作为外部选通信号和外部数据进行锁存时序调整的情况，但当然不限定于存储器100，也包括对从LSI等输出的选通信号和数据进行锁存时序调整的情况。
在图1中，101是写入控制部，102是读出控制部，这两个控制部101、102，接收模式选择信号，并在该模式选择信号指示着锁存时序调整模式时，从存储器100输出上述选通信号s100a和预定的外部数据s100b。这两个控制部，将在其他重要电路要素的说明之后详细说明。
在图1中，103是选通延迟选择部，具有串联连接的多个延迟电路1031、1032～103n以及位于最末级的选择部103a，由这些延迟电路1031～103n将来自存储器100的选通信号s100a依次延迟，生成延迟量彼此不同的多个延迟选通信号，并由选择部103a选择并输出这些延迟电路1031～103n的输出中的任意1个。
另外，104是数据延迟选择部，具有串联连接的多个延迟电路1041、1042～104n以及位于最末级的选择部104a，由这些延迟电路1041～104n将来自存储器100的读出数据s100b依次延迟，生成延迟量彼此不同的多个延迟数据，并由选择部104a选择并输出这些延迟电路1041～104n的输出中的任意1个。
还有，106是选通锁存部。该选通锁存部106，在系统锁存时序调整模式时，依次接收来自由选通延迟选择部103的选择部103a选定的任意1个延迟电路的延迟选通信号，并在该各接收时刻生成检验用数据。在系统锁存时序调整模式中，由于进行选通信号和系统时钟的相位调整，选通信号和数据需要完全同步。因此，选通锁存部106，即使接收来自数据延迟选择部104的延迟数据也不使用，而是另行生成检验用数据。该检验用数据，通过从数据保管部105读入其内部所保管的数据并生成与该数据相同的数据而得到。
另外，上述选通锁存部106，在选通锁存时序调整模式时，在来自存储器100的选通信号s100a和数据s100b之间进行相位调整，因此，依次接受来自由数据延迟选择部104的选择部104a选定的某个延迟电路的延迟数据，并接收在上述系统锁存时序调整模式时进行了相位调整的最佳选通信号、即从由选通延迟选择部103的选择部103a选择决定的预定延迟电路接收延迟选通信号，并利用最佳选通信号将该接收到的各延迟数据锁存。
上述数据保管部105，预先保管在系统锁存时序调整中使用的检验用数据和在选通锁存时序调整中使用的检验用数据，并分别输出与调整模式对应的检验用数据。此外，这些检验用数据，也可以从外部经端口105i输入通过例如用IIC寄存器等进行的控制变更为任意的数据。因此，可以根据安装于基板等之后的环境来变更检验用数据，因而能进行最佳的锁存时序调整。
107是系统锁存部，利用系统时钟s200锁存已由选通锁存部106锁存了的数据。在正常动作模式时，使用由该系统锁存部107锁存的数据。
108是期待值(expected value)比较部，接收由上述系统锁存部107锁存的数据，并在系统锁存时序调整模式时将该数据与在上述数据保管部105中保管着的用于系统锁存时序调整的检验用数据(期待值)进行比较，另一方面，在选通锁存时序调整时将该数据与在上述数据保管部105中保管着的用于选通锁存时序调整的检验用数据(期待值)进行比较，并输出其一致、不一致的比较结果。
109是延迟判断部(选通延迟判断部和时钟延迟判断部)，当系统锁存时序调整模式结束时，接收来自上述读出控制部102的延迟判断信号，根据上述期待值比较部108的多个比较结果，判断在上述选通延迟选择部103的多个延迟电路1031～103n中，由系统锁存部107适当地锁存了选通锁存部106中的锁存数据时的1个延迟电路，即判断具有最佳延迟量的最佳选通信号，另一方面，当选通锁存时序调整模式结束时，接收来自上述读出控制部102的延迟确定信号，根据上述期待值比较部108的多个比较结果，判断在上述数据延迟选择部104的多个延迟电路1041～104n中，由选通锁存部106适当地锁存了延迟数据时的1个延迟电路、即判断具有最佳延迟量的最佳数据。
在此，说明上述延迟判断部109中的具体判断方法。在上述期待值比较部108的多个比较结果中，当两数据一致的比较结果为1个时，判断与之对应的延迟电路的延迟选通信号或延迟数据为最佳。而当两数据一致的比较结果为预定个连续时，将与这些连续的一致判断对应的多个延迟电路的中心、即调整余量(setup margin)和保持余量(holdmargin)大致相等的延迟选通信号或延迟数据判断为最佳，或也可以将与这些一致判断对应的延迟电路中的确保更大的调整余量或保持余量的延迟电路的延迟选通信号或延迟数据判断为最佳。进一步，也可以从消除孤立点考虑而根据多次的判断结果决定最佳延迟。例如，也可以由延迟判断部109存储多次(例如5次)的判断结果，仅当这些判断结果中同一判断结果连续预定次(例如3次)、或虽不连续但包含预定次(例如4次)时，才更新选择的延迟电路。
另外，在图1中，110是选通延迟控制部，在系统锁存时序调整模式期间，控制选择部103a，使其在上述选通延迟选择部103的多个延迟电路1031～103n中从开头起1个1个地依次进行选择，当该系统锁存时序调整模式结束时，从上述读出控制部102接收延迟确定信号，并控制选择部103a，使其选择由上述延迟判断部109判断的上述选通延迟选择部103内的预定延迟电路的输出即最佳选通信号。
还有，111是数据延迟控制部，在选通锁存时序调整模式期间，控制选择部104a，使其在上述数据延迟选择部104的多个延迟电路1041～104n中从开头起1个1个地依次进行选择，当该选通锁存时序调整模式结束时，从上述读出控制部102接收延迟确定信号，并控制选择部104a，使其选择由上述延迟判断部109判断的上述数据延迟选择部104内的预定延迟电路的输出即最佳数据。
再有，上述写入控制部101，接收模式选择信号、当该模式选择信号指示着系统锁存时序调整模式时，将预定数据(例如，0或1连续的数据)写入存储器100。进一步，当指示着选通锁存时序调整模式时，将在数据保管部105中保管的用于选通锁存时序调整的检验用数据写入存储器100。此外，在正常动作模式时，将输入数据写入存储器100的预定地址。具体地说，写入控制部101，向存储器100提供定时信号s101a、地址信号s101b、以及数据s101c，从而将预定数据写入存储器100的预定地址。
另外，读出控制部102，当上述模式选择信号指示着系统锁存时序调整模式或选通锁存时序调整模式时，向存储器100提供定时信号s102a和预定的地址信号s102b，从而从存储器100读出与选通信号s100a同步的预定数据s100b，并对上述期待值比较部108、延迟判断部109、以及选通延迟控制部110输出读出期间信号和延迟判断信号。此外，在正常动作模式时，也向存储器100提供定时信号s102a和地址信号s102b，从而从存储器100读出与选通信号s100a同步的数据s100b。
接着，根据附图说明图1所示的与选通信号同步的数据的锁存时序调整装置的时序调整方法。
图2示出利用系统时钟s200锁存与选通信号同步的数据的锁存时序调整的总体流程图。以下，根据该流程图说明使用了本实施方式的锁存时序调整装置的锁存时序调整。
在图2中，首先，在步骤P0中判别模式选择信号是否请求了时序调整，当请求了时序调整模式时，在步骤P1中转入系统锁存时序调整步骤。如果该步骤完成，则在步骤P2中转入选通锁存时序调整步骤，在其完成后，转入步骤P3的正常动作。之后，重复上述动作。由此，可以与周围状况的变化对应地进行利用系统时钟s200锁存与选通信号s100a同步的数据s100b的时序调整。此外，上述时序调整，也可以在1次时序调整请求中执行系统锁存时序调整步骤、在下一次的时序调整请求中执行选通锁存时序调整步骤。
图3是表示上述系统锁存时序调整步骤P1的方法的流程图。在图3中，在系统锁存时序调整时，预先从写入控制部101向存储器100提供预先确定的数据s101c、该数据在存储器100内存储的地址s101b、以及写入定时信号s101a，从而将数据s101c写入存储器100的预定地址。此外，在该系统锁存时序调整时，选通锁存部106，不使用来自存储器100的读出数据，而是生成与数据保管部105中所保管的检验用数据相同的数据。
之后，由读出控制部102向存储器100提供指定刚才写入了数据的地址的地址信号s102b、读出定时信号s102a，从而从存储器100读出选通信号s100a和与其同步的数据s100b。然后，反复进行多次上述动作，以从存储器100依次读出多次的选通信号s100a和数据s100b。在此期间，选通延迟控制部110，从读出控制部102接收控制信号，对选择部103a输出延迟选择信号，以使其每当从存储器100读出选通信号时依次在选通延迟选择部103内从位于开头的延迟电路1031起按顺序从其延迟电路选择延迟选通信号(步骤Pa)。
结果，选通锁存部106，从选通延迟选择部103接收开头的延迟电路1031的延迟选通信号，在接收该延迟选通信号的时刻读出数据保管部105中的检验用数据并生成相同数据；接着，在接收选通延迟选择部103内的第2个延迟电路1032的延迟选通信号的时刻生成第2个检验用数据；之后，依次在接收第i(i＝3～m)个延迟选通信号的时刻生成第i个检验用数据(步骤Pb)。
在系统锁存部107中，利用系统时钟s200锁存由选通锁存部106生成的检验用数据(步骤Pc)。
在期待值比较部108中，将系统锁存部107中的锁存数据和与该锁存数据对应的上述数据保管部105内的用于系统锁存时序调整的检验用数据(期待值)进行比较(步骤Pd)，检测两信号是否一致，并反复进行m次(步骤Pe)。
当系统锁存时序调整结束时，从读出控制部102向延迟判断部109输出延迟确定信号。在该延迟判断部109中，根据期待值比较部108中的多个比较结果，从选通延迟选择部103的多个延迟电路1031～103n中判断由系统锁存部107适当地锁存了来自选通锁存部106的数据时的1个延迟电路(步骤Pf)。在该延迟电路的判断后，即判断最佳时序后，选通延迟控制部110，从读出控制部102接收延迟确定信号，并控制选择部103a使其选择由上述延迟判断部109判断出的1个延迟电路的输出作为最佳选通信号(步骤Pg)。
接着，图4示出表示上述选通锁存时序调整步骤P2的方法的流程图。
在图4中，在该选通锁存时序调整时，预先从写入控制部101向存储器100提供在上述数据保管部105中保管的用于选通锁存时序调整的检验用数据s101c、该数据在存储器100内存储的地址s101b、写入定时信号s101a，从而将数据s101c写入存储器100的预定地址。
之后，由读出控制部102向存储器100提供指定刚才写入数据的地址的地址信号s102b、读出定时信号s102a，从而从存储器100读出选通信号s100a和与该信号同步的检验用数据s100b。然后，反复进行多次上述动作，以从存储器100依次读出多次的检验用数据。在此期间，数据延迟控制部111，从读出控制部102接收控制信号，对选择部104a输出延迟选择信号，以使其每当从存储器100读出检验用数据时依次在数据延迟选择部104内从位于开头的延迟电路1041起按顺序从其延迟电路选择延迟数据(步骤Pa)。
因此，选通锁存部106，从选通延迟选择部103接收在上述系统锁存时序调整步骤中确定了的最佳选通信号、从数据延迟选择部104接收来自开头的延迟电路1041的第1个延迟数据，在接收该最佳选通信号的时刻锁存上述的第1个延迟数据，之后，在接收最佳选通信号的时刻锁存来自数据延迟选择部104内的第2个延迟电路1042的延迟数据，然后，依次在接收最佳选通信号的时刻锁存第j(j＝3～n)个延迟数据(步骤Pb)。
在系统锁存部107中，利用系统时钟s200锁存由上述选通锁存部106锁存了的数据(步骤Pc)。
在期待值比较部108中，将上述系统锁存部107中的锁存数据和与该锁存数据对应的上述数据保管部105内的选通锁存时序调整检验用数据(期待值)进行比较(步骤Pd)，检测两信号是否一致，并反复进行n次(步骤Pe)。
当选通锁存时序调整结束时，从读出控制部102向延迟判断部109输出延迟确定信号。在该延迟判断部109中，根据期待值比较部108中的多个比较结果，从数据延迟选择部104的多个延迟电路1041～104n中判断由选通锁存部106适当地锁存了来自数据延迟选择部104的延迟数据时的1个延迟电路(步骤Pf)，在该延迟电路的判断后，即判断最佳数据后，数据延迟控制部111，从读出控制部102接收延迟确定信号，并控制选择部104a使其选择由上述延迟判断部109判断出的1个延迟电路的输出作为最佳数据(步骤Pg)。
之后，当模式选择信号变更为请求正常动作模式时，从存储器100读出的数据S100b，在由选通锁存部106中在接收由选通延迟选择部103的选择部103a选定的最佳选通信号的时刻将由数据延迟选择部104的选择部104a选定的最佳数据锁存，此后，在系统锁存部107中再次利用系统时钟s200锁存，并在正常动作中使用。
图5是上述系统锁存时序调整步骤P1中的时序图。在该图中，根据从存储器读出的选通信号s100a，在系统锁存时序调整步骤中生成具有延迟量dey-s的延迟选通信号s100a′。接着，由选通锁存部106在接收延迟选通信号s100a′的时刻生成检验用数据CS，利用系统时钟s200锁存该检验用数据CS，并将该被锁存了的检验用数据SD与期待值进行比较。
另外，图6是上述选通锁存时序调整步骤P2中的时序图。在该图中，根据从存储器读出的数据s100b生成延迟数据。接着，由选通锁存部106在接收在系统锁存时序调整步骤P1中最佳化了的最佳选通信号的时刻锁存延迟数据，之后，利用系统时钟s200锁存该被锁存了的延迟数据。然后，将利用该系统时钟s200锁存了的延迟数据与期待值进行比较。
这样，通过将锁存时序调整步骤分为系统锁存时序调整步骤和选通锁存时序调整步骤，在系统锁存时序调整步骤中，由选通延迟选择部103得到最佳选通信号，并使该最佳选通信号和系统时钟s200之间具有适当的相位关系，从而可以在系统锁存部107中利用系统时钟s200正常地锁存检验用数据，而不受从存储器100读出数据的时序的影响；并且，在选通锁存时序调整步骤中，以所得到的上述最佳选通信号为基准，由数据延迟选择部104对从存储器100读出的数据s100b进行各种延迟以得到最佳数据，从而也能够使该最佳数据和上述最佳选通信号之间具有适当的相位关系。其结果是，能以高的精度进行利用系统时钟s200锁存与来自存储器100的选通信号s100a同步的数据s100b的锁存时序调整。
另外，在本实施方式中，期待值比较部108和延迟判断部109，既在选通延迟控制时使用又在系统时钟延迟控制时都使用，因此能够抑制电路规模的增加。
(第1实施方式的第1变形例)
下面，根据图7说明上述第1实施方式的第1变形例。
在本变形例中，延迟控制部210兼作选通延迟控制部110和数据延迟控制部111使用。
即，在图7中，延迟控制部210当模式选择信号指示系统锁存时序调整模式时，进行选通延迟选择部103的控制，当指示选通锁存时序调整模式时，进行数据延迟选择部104的控制。
因此，在本变形例中，由公共的延迟控制部210进行选通延迟控制和数据延迟控制，所以能够抑制电路规模的增加，并能够实现高精度的时序调整。
(第1实施方式的第2变形例)
接着，根据图8说明上述第1实施方式的第2变形例。
在本变形例中，示出来自存储器100的选通信号s100a”由m(m为2以上的整数)位构成、读出数据s100b”由n(n为2以上的整数)位构成的情况。
在图8中，存储器100，输出m位的选通信号s100a”和n位的读出数据s100b”。例如，选通信号s100a”为4位、读出数据s100b”为32位，选通信号的每1位对应于8位的读出数据。与此相应地，包括m个选通延迟选择部303，对m位的每个位分别生成延迟选通信号。同样也包括n个数据延迟选择部304，对n位的每个位分别生成延迟数据。
包括n个选通锁存部306，将由n个数据延迟选择部304所生成的各个位的延迟数据，利用在m个选通延迟选择部303中所生成的对应位次的延迟选通信号锁存，并且，在接收由m个选通延迟选择部303A～303M的选择部303a，...，选定的延迟选通信号的时刻，生成对应位次的检验用数据。
系统锁存部307，利用系统时钟s200锁存n位的来自选通锁存部306A～306N的数据。
期待值比较部308，在系统锁存时序调整时，从由上述系统锁存部307锁存的n位数据中的成为代表的m位中、依次1位1位地选择，并与上述数据保管部105中所保管的系统锁存时序调整检验用数据进行比较，输出其一致、不一致的结果；另一方面，在选通锁存时序调整时，从由上述系统锁存部307锁存的n位数据中依次1位1位地选择，并与上述数据保管部105中所保管的选通锁存时序调整检验用数据进行比较，输出其一致、不一致的结果。
延迟判断部309，与上述第1实施方式同样地，确定最佳数据和最佳选通信号。
延迟控制部310，在系统锁存时序调整模式期间，控制选择部303a，使其在作为调整对象的位次的选通延迟选择部303内的多个延迟电路3031～303n中从开头起1个1个地依次进行选择，而当该系统锁存时序调整模式结束时，从上述读出控制部102接收延迟确定信号，并控制选择部303a使其选择由上述延迟判断部309判断的预定延迟电路的输出、即最佳选通信号；另一方面，在选通锁存时序调整模式期间，控制选择部304a，使其在作为调整对象的位次的数据延迟选择部304内的多个延迟电路3041～304n中从开头起1个1个地依次进行选择，而当该选通锁存时序调整模式结束时，从上述读出控制部102接收延迟确定信号，并控制选择部304a使其选择由上述延迟判断部309判断的预定延迟电路的输出、即最佳数据。
因此，在本变形例中，当来自存储器100的选通信号s100a”为4位(m＝4)、读出数据s100b”例如为32位n(n＝32)时，在系统锁存时序调整步骤中，利用系统时钟s200锁存用4位的延迟选通信号生成的有代表性的4位检验用数据，并在1位1位地依次执行了与期待值比较、延迟判断、及选通延迟控制后，在其后的选通锁存时序调整步骤中，将上述32位的读出数据每8位利用最佳化了的对应的延迟选通信号锁存，并1位1位地依次执行与期待值比较、延迟判断、及选通延迟控制。
此外，期待值比较之后的动作，也可以通过提供多个期待值比较部308来对多个位进行并行处理。
图9示出表示因存储器的传送率的限制等不能一次进行全部位的时序调整时的锁存时序调整方法的流程图。
在这种情况下，仅当不影响正常动作的系统起动时或系统初始化时等，在1次的时序调整请求中连续地执行全部位的系统锁存时序调整和选通锁存时序调整(步骤S1～S4)。之后，在正常动作的进行期间，执行如下的锁存时序调整。
即，在1次时序调整请求中只对不影响正常动作那么多的位进行系统锁存时序调整步骤(步骤S5～S9)，在多次的时序调整请求中完成选通信号的全部位的系统锁存时序调整步骤(反复进行步骤S5～S9)。
接着，在1次的时序调整请求中只对不影响正常动作那么多的位进行选通锁存时序调整步骤(步骤S10～S11)，在多次的时序调整请求中完成数据的全部位的选通锁存时序调整步骤(反复进行步骤S10～S11)。
在这之后，根据时序调整请求，反复执行上述系统锁存时序调整步骤和上述选通锁存时序调整步骤。
此外，上述时序调整请求，经常是紧接在例如系统起动后或在系统初始化时发出，当以同步时序或非同步时序请求进行正常动作时，也可以在时序调整请求和正常动作请求之间根据预先确定的预定的优先级顺序进行仲裁(arbitration)，从而在优先级高时发出。
(第2实施方式)
以下，根据附图说明本发明第2实施方式的数据锁存时序调整装置。
图10示出本发明第2实施方式的与选通信号同步的数据的锁存时序调整装置。
本实施方式，代替选通延迟选择部103而备有时钟延迟选择部403，代替选通延迟控制部110而备有时钟延迟控制部410。
即，对于外部选通信号和系统时钟之间的相位调整，在上述实施方式中，通过由选通延迟选择部103将外部选通信号延迟进行相位调整，但在本实施方式中，通过由时钟延迟选择部403将系统时钟延迟进行相位调整。
更具体地说，在用图1所示的配置进行的系统锁存时序调整步骤中，进行了由选通延迟选择部103根据来自选通延迟控制部110的延迟控制信号从选通信号中选择最佳的延迟选通信号的调整，但在本实施方式中，在系统锁存时序调整步骤中，进行的是由时钟延迟选择部403根据来自时钟延迟控制部410的延迟控制信号从系统时钟s200中选择最佳的延迟时钟的调整。这时，如果来自存储器100的选通信号的延迟有比数据早的可能性，则预先将选通信号延迟得比数据晚即可。另外，经调整后的延迟系统时钟，只提供给从存储器100读出数据以后的电路，当存在着从系统时钟s200到延迟系统时钟的数据转换时，可以用延迟系统时钟锁存该数据，该延迟系统时钟通过将系统时钟s200延迟基本与由上述时钟延迟选择部403引起的延迟量相等的延迟量而得到。
其他结构与图1相同，因而将其说明省略。
另外，图11示出本第2实施方式中的系统锁存时序调整步骤的时序图。
在系统锁存时序调整步骤中，从系统时钟s200生成具有延迟量dey-s的延迟系统时钟s200′。在选通锁存部106中，在接收来自存储器100的选通信号s100a的时刻生成检验用数据，并由上述延迟系统时钟s200′锁存该检验用数据。由该延迟系统时钟s200′锁存了的检验用数据，在期待值比较部108中与期待值进行比较。
因此，在本实施方式中，能取得与第1实施方式相同的作用效果。进一步，在本实施方式中，通过延迟从存储器100读出数据以后的系统时钟s200，可以进行连存储器100和安装基板的中延迟都考虑在内的调整。
此外，图中虽未示出，但在图10所示的本实施方式中当然可以附加与图7和图8同样的变形。
(第2实施方式的第1变形例)
以下，根据图12说明上述第2实施方式的第1变形例。
本变形例，变更了上述时钟延迟选择部403的结构。
即，在图12中，上述图10所示的时钟延迟选择部403，包括固定延迟部4030和可变延迟部4031。
上述固定延迟部4030，接收系统时钟s200，并从该系统时钟s200同时生成相位彼此不同的多个系统时钟，从这些系统时钟中选择并输出1个系统时钟。系统时钟s200的不同相位，例如可以很容易地用PLL电路或DLL电路生成。
上述可变延迟部4031，具有串联连接的多个延迟电路40311、40312～4031n和选择部4031a，由这些延迟电路40311～4031n将由上述固定延迟部4030选定了相位的系统时钟依次延迟，生成延迟量不同的多个延迟系统时钟，并由选择部4031a选择并输出这些延迟电路40311～4031n的输出中的任何1一个。
因此，当想要增大延迟系统时钟的延迟量时，通过由上述固定延迟部4030预先较大地变更时钟相位，能够提供不受周围温度和电压变化等条件的影响的固定延迟，除此以外，还可以通过由上述可变延迟部4031进行延迟量的微调进行使精度更进一步地提高的时序调整。
如上所述，本发明在由系统时钟对与外部选通信号同步的外部数据进行锁存时，可以进行高精度的时序调整，因此，作为与选通信号同步的数据的锁存时序调整装置是有用的。

Claims (13)

1.一种数据锁存时序调整方法，其特征在于，接收外部选通信号和与上述外部选通信号同步的外部数据，在用上述外部选通信号将上述外部数据锁存后，用系统时钟对该被锁存了的外部数据进行再次锁存，
该数据锁存时序调整方法包括：
系统锁存时序调整步骤，在接收上述外部选通信号的时刻生成检验用数据，并在上述外部选通信号和上述系统时钟之间进行相位调整，使得用系统时钟正常地锁存该检验用数据；以及
选通锁存时序调整步骤，在上述外部选通信号和外部数据之间进行相位调整，使得用外部选通信号正常地锁存上述外部数据，其中所述外部选通信号通过上述系统锁存时序调整步骤的相位调整而与上述系统时钟具有预定的相位关系。
2.根据权利要求1所述的数据锁存时序调整方法，其特征在于：
在上述系统锁存时序调整步骤中，
生成分别以多个延迟量将上述外部选通信号延迟了的多个延迟选通信号，在接收各延迟选通信号的时刻分别生成上述检验用数据；
在上述多个延迟选通信号中选择用系统时钟正常地锁存了对应的检验用数据的延迟选通信号作为最佳选通信号。
3.根据权利要求1所述的数据锁存时序调整方法，其特征在于：
在上述系统锁存时序调整步骤中，
在接收上述延迟选通信号的时刻生成上述检验用数据，并生成分别以多个延迟量将上述系统时钟延迟了的多个延迟系统时钟，用上述多个延迟系统时钟分别将上述检验用数据锁存，
然后在上述多个延迟系统时钟中选择正常地锁存了上述检验用数据的延迟系统时钟作为最佳系统时钟。
4.根据权利要求1所述的数据锁存时序调整方法，其特征在于：
在上述选通锁存时序调整步骤中，
生成分别以多个延迟量将上述外部数据延迟了的多个延迟数据；
在用上述外部选通信号分别将上述多个延迟数据锁存后，在上述多个延迟数据中选择被正常地锁存了的延迟数据作为最佳数据。
5.根据权利要求1所述的数据锁存时序调整方法，其特征在于：
上述系统锁存和选通锁存两种时序调整步骤，当有预定的时序调整请求时执行；
发出上述预定的时序调整请求的时间，包括系统起动时、系统初始化时、以及正常动作进行期间的至少1个。
6.根据权利要求2所述的数据锁存时序调整方法，其特征在于：
上述外部选通信号，由多个位构成；
当系统起动时或系统初始化时请求执行上述系统锁存时序调整步骤时，上述系统锁存时序调整步骤，生成分别以多个延迟量将上述外部选通信号的全部位延迟了的多个延迟选通信号，
当在正常动作进行期间请求执行上述系统锁存时序调整步骤时，上述系统锁存时序调整步骤，生成分别以多个延迟量将上述外部选通信号的小于全部位的预定数量的位延迟了的多个延迟选通信号。
7.根据权利要求4所述的数据锁存时序调整方法，其特征在于：
上述外部数据，由多个位构成；
当系统起动时或系统初始化时请求执行上述选通锁存时序调整步骤时，上述选通锁存时序调整步骤，生成分别以多个延迟量将上述外部数据的全部位延迟了的多个延迟数据；
当在正常动作进行期间请求执行上述选通锁存时序调整步骤时，上述选通锁存时序调整步骤，生成分别以多个延迟量将上述外部数据的小于全部位的预定数量的位延迟了的多个延迟数据。
8.一种数据锁存时序调整装置，其特征在于，接收外部选通信号和与上述外部选通信号同步的外部数据，在用上述外部选通信号将上述外部数据锁存后，用系统时钟对该被锁存了的外部数据进行再次锁存，
该数据锁存时序调整装置包括：
选通延迟选择部，用于分别以多个延迟量将上述外部选通信号延迟从而生成多个延迟选通信号，选择并输出该生成的多个延迟选通信号中的任意1个；
数据延迟选择部，用于分别以多个延迟量将上述外部数据延迟从而生成多个延迟数据，选择并输出该生成的多个延迟数据中的任意1个；
选通锁存部，用于接收来自上述数据延迟选择部的延迟数据和由上述选通延迟选择部选定的延迟选通信号，在接收该延迟选通信号的时刻生成检验用数据，并在接收上述延迟选通信号的时刻将上述接收到的延迟数据或上述生成的检验用数据锁存；
系统锁存部，用于利用上述系统时钟锁存由上述选通锁存部锁存了的延迟数据或检验用数据；
选通延迟控制部，用于控制上述选通延迟选择部；以及
数据延迟控制部，用于控制上述数据延迟选择部。
9.根据权利要求8所述的数据锁存时序调整装置，其特征在于，还包括：
期待值比较部，用于将由上述系统锁存部锁存了的延迟数据或检验用数据与对应的期待值进行比较，并判断是否与期待值一致；
选通延迟判断部，用于接收上述期待值比较部的比较结果，并根据该比较结果将上述选通延迟选择部中的多个延迟选通信号中的任意1个判断为最佳选通信号；以及
数据延迟判断部，用于接收上述期待值比较部的比较结果，并根据该比较结果将上述数据延迟选择部中的多个延迟数据中的任意1个判断为最佳数据。
10.根据权利要求8所述的数据锁存时序调整装置，其特征在于：
只具有上述选通延迟控制部和上述数据延迟控制部中任意一个，并使其具有上述选通延迟控制部和上述数据延迟控制部两者的功能。
11.根据权利要求8所述的数据锁存时序调整装置，其特征在于：
外部选通信号是n位的信号，其中n为2以上的整数；
上述选通延迟选择部包括n个。
12.根据权利要求9所述的数据锁存时序调整装置，其特征在于：
上述期待值比较部，在选通延迟控制时和数据延迟控制时共用；
只具有上述选通延迟判断部和数据延迟判断部中的任意一个，并使其具有上述选通延迟判断部和上述数据延迟判断部的功能；
上述检验用数据，在选通延迟控制时和数据延迟控制时能选择不同的数据。
13.根据权利要求8或9所述的数据锁存时序调整装置，其特征在于：
上述检验用数据，可以作为任意的数据从外部输入。
CNB2005101278890A 2004-12-28 2005-12-06 时序调整方法和装置 Active CN100527628C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP381496/2004 2004-12-28
JP2004381496A JP4662536B2 (ja) 2004-12-28 2004-12-28 タイミング調整方法及び装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN200910003243XA Division CN101488363B (zh) 2004-12-28 2005-12-06 时序调整装置

Publications (2)

Publication Number Publication Date
CN1797953A CN1797953A (zh) 2006-07-05
CN100527628C true CN100527628C (zh) 2009-08-12

Family

ID=36611334

Family Applications (2)

Application Number Title Priority Date Filing Date
CN200910003243XA Active CN101488363B (zh) 2004-12-28 2005-12-06 时序调整装置
CNB2005101278890A Active CN100527628C (zh) 2004-12-28 2005-12-06 时序调整方法和装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN200910003243XA Active CN101488363B (zh) 2004-12-28 2005-12-06 时序调整装置

Country Status (3)

Country Link
US (10) US7272055B2 (zh)
JP (1) JP4662536B2 (zh)
CN (2) CN101488363B (zh)

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999019874A1 (en) * 1997-10-10 1999-04-22 Rambus Incorporated Power control system for synchronous memory device
JP4662536B2 (ja) 2004-12-28 2011-03-30 パナソニック株式会社 タイミング調整方法及び装置
US7698589B2 (en) * 2006-03-21 2010-04-13 Mediatek Inc. Memory controller and device with data strobe calibration
US7907472B2 (en) 2006-08-24 2011-03-15 Panasonic Corporation Semiconductor integrated circuit for fetching read data from a DDR-SDRAM operating in synchronization with a clock
KR100771551B1 (ko) * 2006-10-17 2007-10-31 주식회사 하이닉스반도체 반도체 소자의 컬럼경로 제어신호 생성회로 및 컬럼경로제어신호 생성방법
US20080144405A1 (en) * 2006-12-18 2008-06-19 Intel Corporation Data strobe timing compensation
KR100868252B1 (ko) * 2007-03-29 2008-11-12 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 구동방법
US7558132B2 (en) * 2007-03-30 2009-07-07 International Business Machines Corporation Implementing calibration of DQS sampling during synchronous DRAM reads
JP5049065B2 (ja) 2007-07-12 2012-10-17 パナソニック株式会社 動作保証システム
US7840925B1 (en) * 2008-03-13 2010-11-23 Xilinx, Inc. Source specific timing checks on synchronous elements using a static timing analysis engine
JP4986299B2 (ja) * 2008-04-10 2012-07-25 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置のタイミング調整方法
KR101004664B1 (ko) * 2009-06-03 2011-01-04 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 동작방법
KR101006088B1 (ko) * 2009-06-04 2011-01-06 주식회사 하이닉스반도체 데이터 전달의 신뢰성을 보장하기 위한 반도체 메모리 장치 및 이를 포함하는 반도체 시스템
JP2011003088A (ja) * 2009-06-19 2011-01-06 Panasonic Corp データラッチ調整装置およびそれを用いたメモリアクセスシステム
KR101086874B1 (ko) * 2009-09-04 2011-11-25 주식회사 하이닉스반도체 반도체 집적회로
US8405229B2 (en) * 2009-11-30 2013-03-26 Endicott Interconnect Technologies, Inc. Electronic package including high density interposer and circuitized substrate assembly utilizing same
US8245392B2 (en) * 2009-12-01 2012-08-21 Endicott Interconnect Technologies, Inc. Method of making high density interposer and electronic package utilizing same
KR20110121185A (ko) * 2010-04-30 2011-11-07 주식회사 하이닉스반도체 반도체 메모리 장치
CN102193890B (zh) * 2011-05-27 2013-06-26 上海华为技术有限公司 一种同步接口的时序调整方法及装置
US8782460B2 (en) 2011-06-21 2014-07-15 Via Technologies, Inc. Apparatus and method for delayed synchronous data reception
US8751852B2 (en) 2011-06-21 2014-06-10 Via Technologies, Inc. Programmable mechanism for delayed synchronous data reception
US8782459B2 (en) 2011-06-21 2014-07-15 Via Technologies, Inc. Apparatus and method for advanced synchronous strobe transmission
US8751850B2 (en) 2011-06-21 2014-06-10 Via Technologies, Inc. Optimized synchronous data reception mechanism
US8683253B2 (en) * 2011-06-21 2014-03-25 Via Technologies, Inc. Optimized synchronous strobe transmission mechanism
US8751851B2 (en) 2011-06-21 2014-06-10 Via Technologies, Inc. Programmable mechanism for synchronous strobe advance
US8839018B2 (en) 2011-06-21 2014-09-16 Via Technologies, Inc. Programmable mechanism for optimizing a synchronous data bus
US8379457B1 (en) 2012-01-26 2013-02-19 Stec, Inc. Auto calibration of storage memory controller
US8929164B2 (en) * 2012-03-05 2015-01-06 Micron Technology, Inc. Apparatuses and methods for adjustment of data strobe signals
JP6273856B2 (ja) * 2014-01-24 2018-02-07 富士通株式会社 メモリコントローラ及び情報処理装置
JP6356972B2 (ja) * 2014-01-27 2018-07-11 キヤノン株式会社 記録装置、撮像装置、及び記録装置の制御方法
US9913395B2 (en) 2014-12-05 2018-03-06 Seagate Technology Llc Data storage enclosure with latch feature
JP6395647B2 (ja) * 2015-03-18 2018-09-26 ルネサスエレクトロニクス株式会社 半導体装置
CN106205735A (zh) * 2015-04-29 2016-12-07 中芯国际集成电路制造(上海)有限公司 嵌入式芯片测试方法及系统
JP6451505B2 (ja) 2015-05-28 2019-01-16 株式会社ソシオネクスト 受信回路、受信回路のタイミング調整方法、半導体装置
KR20170008062A (ko) * 2015-07-13 2017-01-23 에스케이하이닉스 주식회사 트레이닝 동작을 수행하는 메모리 장치 및 이를 이용하는 메모리 시스템
US9865315B1 (en) 2015-12-04 2018-01-09 Integrated Device Technology, Inc. Compensation of deterministic crosstalk in memory system
CN107622785B (zh) * 2016-07-15 2020-04-14 展讯通信（上海）有限公司 测量嵌入式存储器数据读取时间的方法及系统
KR20180069565A (ko) * 2016-12-15 2018-06-25 에스케이하이닉스 주식회사 반도체 장치, 반도체 시스템 및 트레이닝 방법
US11209985B2 (en) * 2019-04-23 2021-12-28 Macronix International Co., Ltd. Input/output delay optimization method, electronic system and memory device using the same
CN110364202B (zh) * 2019-07-22 2021-08-24 上海兆芯集成电路有限公司 存储器装置
CN113064844B (zh) * 2021-04-27 2022-10-28 长江存储科技有限责任公司 存储器写入的训练方法和系统
JP7206347B1 (ja) * 2021-10-07 2023-01-17 華邦電子股▲ふん▼有限公司 同期化回路、半導体記憶装置及び同期化方法
CN115862707B (zh) * 2022-11-25 2024-03-12 湖南兴芯微电子科技有限公司 一种psram相位校准方法及控制器

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6469753B1 (en) * 1996-05-03 2002-10-22 Starsight Telecast, Inc. Information system
US5930182A (en) * 1997-08-22 1999-07-27 Micron Technology, Inc. Adjustable delay circuit for setting the speed grade of a semiconductor device
WO1999019874A1 (en) 1997-10-10 1999-04-22 Rambus Incorporated Power control system for synchronous memory device
US6111925A (en) * 1998-03-25 2000-08-29 Vanguard International Semiconductor Corporation Clock synchronized delay scheme using edge-triggered delay lines and latches with one clock lock time
US6111807A (en) * 1998-07-17 2000-08-29 Mitsubishi Denki Kabushiki Kaisha Synchronous semiconductor memory device allowing easy and fast text
JP2000187612A (ja) * 1998-12-22 2000-07-04 Nkk Corp データフェッチタイミング切り替え回路
JP4323009B2 (ja) * 1999-06-25 2009-09-02 富士通マイクロエレクトロニクス株式会社 半導体装置
JP2002082830A (ja) 2000-02-14 2002-03-22 Mitsubishi Electric Corp インターフェイス回路
US6889357B1 (en) 2000-05-10 2005-05-03 Micron Technology, Inc. Timing calibration pattern for SLDRAM
US6466491B2 (en) * 2000-05-19 2002-10-15 Fujitsu Limited Memory system and memory controller with reliable data latch operation
JP2002007322A (ja) * 2000-06-27 2002-01-11 Hitachi Ltd 位相調整制御方法及び情報処理装置
JP2002100189A (ja) * 2000-09-22 2002-04-05 Mitsubishi Electric Corp 半導体装置
JP2002108693A (ja) * 2000-10-03 2002-04-12 Fujitsu Ltd データ読み出し方法、メモリコントローラ及び半導体集積回路装置
US7017070B1 (en) * 2000-10-13 2006-03-21 Ati International Srl Apparatus for synchronization of double data rate signaling
US6735709B1 (en) 2000-11-09 2004-05-11 Micron Technology, Inc. Method of timing calibration using slower data rate pattern
US6686805B2 (en) * 2001-05-25 2004-02-03 Infineon Technologies Ag Ultra low jitter clock generation device and method for storage drive and radio frequency systems
JP2003050739A (ja) * 2001-08-06 2003-02-21 Matsushita Electric Ind Co Ltd メモリ制御装置
JP2003173290A (ja) * 2001-12-06 2003-06-20 Ricoh Co Ltd メモリ制御装置
US6496043B1 (en) * 2001-12-13 2002-12-17 Lsi Logic Corporation Method and apparatus for measuring the phase of captured read data
JP4136429B2 (ja) * 2002-04-10 2008-08-20 富士通株式会社 半導体装置
US7210050B2 (en) 2002-08-30 2007-04-24 Intel Corporation Increasing robustness of source synchronous links by avoiding write pointers based on strobes
JP3891979B2 (ja) 2002-11-21 2007-03-14 松下電器産業株式会社 データのラッチタイミング調整装置
KR100608371B1 (ko) * 2004-12-03 2006-08-08 주식회사 하이닉스반도체 메모리 장치의 데이타 출력 제어 방법 및 그 장치
JP4662536B2 (ja) * 2004-12-28 2011-03-30 パナソニック株式会社 タイミング調整方法及び装置
KR100670654B1 (ko) * 2005-06-30 2007-01-17 주식회사 하이닉스반도체 도메인 크로싱 마진을 증가시키기 위한 반도체메모리소자
JP5052056B2 (ja) * 2005-09-29 2012-10-17 エスケーハイニックス株式会社 半導体メモリ素子のデータ入力装置
KR100771551B1 (ko) * 2006-10-17 2007-10-31 주식회사 하이닉스반도체 반도체 소자의 컬럼경로 제어신호 생성회로 및 컬럼경로제어신호 생성방법
KR20090026939A (ko) * 2007-09-11 2009-03-16 삼성전자주식회사 데이터 스트로브 신호 제어 장치 및 그 제어 방법
KR101301773B1 (ko) 2007-10-25 2013-09-02 삼성전자주식회사 멀티 비트 프로그래밍 장치 및 방법

Also Published As

Publication number Publication date
US20150318031A1 (en) 2015-11-05
US9159382B2 (en) 2015-10-13
US7414901B2 (en) 2008-08-19
JP2006189916A (ja) 2006-07-20
US7782686B2 (en) 2010-08-24
CN101488363A (zh) 2009-07-22
US20080291749A1 (en) 2008-11-27
US8094506B2 (en) 2012-01-10
US8634259B2 (en) 2014-01-21
US9805778B2 (en) 2017-10-31
US20060140045A1 (en) 2006-06-29
CN1797953A (zh) 2006-07-05
US20120081973A1 (en) 2012-04-05
US20170117026A1 (en) 2017-04-27
US9685212B2 (en) 2017-06-20
CN101488363B (zh) 2011-12-14
US7272055B2 (en) 2007-09-18
US20070291555A1 (en) 2007-12-20
US20160379693A1 (en) 2016-12-29
US20170249979A1 (en) 2017-08-31
US9472254B2 (en) 2016-10-18
US9570131B2 (en) 2017-02-14
US20100315892A1 (en) 2010-12-16
US20140098618A1 (en) 2014-04-10
JP4662536B2 (ja) 2011-03-30

Similar Documents

Publication Publication Date Title
CN100527628C (zh) 时序调整方法和装置
CN100412982C (zh) 存储系统，缓冲器件及操作该存储系统的方法
US6292903B1 (en) Smart memory interface
US7889594B2 (en) Semiconductor memory device
CN100470670C (zh) 延迟锁定回路及其锁定方法
US6791381B2 (en) Method and apparatus for reducing the lock time of a DLL
US6209072B1 (en) Source synchronous interface between master and slave using a deskew latch
CN1139016C (zh) 用于双数据率定时的时钟等待时间补偿电路
CN1291417C (zh) 跨越时钟域边界的方法和装置
US7752364B2 (en) Apparatus and method for communicating with semiconductor devices of a serial interconnection
CN101425325B (zh) 用于控制终端阻抗的电路和方法
US7489169B2 (en) Self-timed fine tuning control
US6434082B1 (en) Clocked memory device that includes a programming mechanism for setting write recovery time as a function of the input clock
US9020053B2 (en) Clocking architectures in high-speed signaling systems
JPH0784863A (ja) 情報処理装置およびそれに適した半導体記憶装置
JP2928866B2 (ja) プログラマブルなデータ転送タイミング
CN100576140C (zh) 产生数字信号处理器和存储器的时钟信号的电路和方法
EP0273642B1 (en) Apparatus for reading data from memory
CN104795091B (zh) 在fpga中实现zbt读写的时序稳定度的系统及方法
US7558151B1 (en) Methods and circuits for DDR-2 memory device read data resynchronization
JP2015103262A (ja) 半導体装置
US11704276B2 (en) Propagation delay compensation for SPI interfaces
US6487647B1 (en) Adaptive memory interface timing generation
CN102486930A (zh) 半导体系统、半导体存储装置及输入/输出数据的方法
US7017070B1 (en) Apparatus for synchronization of double data rate signaling

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20151105

Address after: Kanagawa

Patentee after: Co., Ltd. Suo Si future

Address before: Osaka Japan

Patentee before: Matsushita Electric Industrial Co., Ltd.