CN100530423C - 存储器装置 - Google Patents

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Abstract

一种实现相变元件的保持特性的改善的相变存储器及其刷新方法。利用属于DRAM接口互换的存储器这一点，设置被给予与读出·写入次数对应的应力的伪单元(109，110)，由比较电路(111，112)检出该伪单元的相变元件的阻抗值的变化，在阻抗值变为预先设定了的基准值及以上的场合(低阻抗化)，刷新要求电路(107)对未图示的内部电路要求刷新动作，对存储器单元和伪单元一次进行刷新，补正相变元件的编程阻抗值的偏差，在确保余量的同时，实现保持特性的改善。

Description

存储器装置
技术领域
本发明涉及带可编程的阻抗元件的(相变)存储器。
背景技术
作为带可编程的阻抗元件的存储器的一个例子，相变存储器是利用了通过对例如氧族元素化合物系列的材料(Ge，Sb，Te)进行加热而使其成为非结晶状态(高阻抗)/结晶状态(低阻抗)的性质的非易失性存储器。一般是通过由电流产生的焦耳热和施加时间，使其在高阻抗(Reset)/低阻抗(Set)状态进行变化。
在相变存储器中，写入时间需要数10～100ns的程度的时间。还有，反复写入次数为1012次的程度，与FLASH存储器(可电编程、删除的非易失性存储器)是同程度的，与DRAM(动态随机存取存储器)相比，低4位的程度。
并且，相变存储器多次反复读出·写入，就会有元件特性恶化，存储数据受到破坏的可能性。
作为提高上述带可编程的阻抗元件的存储器的干扰、保持特性的方法，专利文献1(US6646902B2)及专利文献2(US6560155B1)等提出了几个建议。参照图11简单地说明专利文献1(US6646902B2)披露的例子。作为本案所采用的可编程的阻抗元件，取为在上部电极1101和下部电极1102之间夹着例如含银(Ag)的固体电介质1103的构造。在电极间给予电位的话，电离了的Ag+离子就与电子结合，成为Ag金属而析出，连接上部电极1101和下部电极1102而将其置于低阻抗状态，还有，在电极1101、1102间给予相反电位的话，就会使析出了的Ag金属消失，作成高阻抗状态，采用这种方法，就能使电极间的阻抗可变。
根据图11的构成，可保持该编程状态的时间是小时或日单位的程度，与DRAM相比，虽然保持时间长，但是与FLASH存储器等一般的非易失性存储器相比，保持性差。因此，提出了相对于编程时的电压V1，给予不造成干扰的程度的电压V2(V1的约35％～60％)来实现保持特性的提高的建议。
还有，在专利文献2(US6560155B1)中，提出了为实现使用与专利文献1(US6646902B2)所示的东西同样的存储器单元的DRAM接口互换的存储器的提供而进行刷新动作的建议。
上述带可编程的阻抗元件的存储器单元的保持特性比DRAM出色，因而提出了用延迟电路使DRAM的内部刷新定时延迟，定期施加电压，从而实现保持特性的提高，并且实现刷新电流·功率的削减的建议。
相变元件是非易失性存储器元件，不过，由于读出干扰，在相变元件上施加电压·电流，就会引起相变元件的阻抗的变化，使保持特性和读出余量(margin)恶化。
还有，同样，在写入时，由于同样的干扰，在相变元件上施加电压·电流，其阻抗值的变化就会随时间而恶化，这是公知的(图9)。图9是表示写入·读出中的相变元件的阻抗值的变化的图，横轴是读出/写入次数，纵轴是相变元件的Set/Reset的阻抗值。
专利文献1：美国专利说明书第6646902号(US6646902B2)
专利文献2：美国专利说明书第6560155号(US6560155B1)
发明内容
对于用相变元件来实现DRAM接口互换的存储器产品，存在以下课题。
1)反复写入次数为1012次的程度，与FLASH是同程度的，与DRAM相比，低4位的程度。多次反复读出·写入，就会产生元件特性的恶化，存储数据就会受到破坏(参照上述图9)。
2)在对同一数据反复在同一单元中进行了写入的场合，例如，低阻抗状态更深地成为低阻抗状态，尽管向高阻抗状态进行了写入，也不会彻底成为高阻抗，等等，这样的问题就会产生(参照图9)。图10是表示写入·读出中的现有相变元件的阻抗值的变化·分布的图，表示初期Reset阻抗分布(RReset)和n次改写后的Reset阻抗分布(RReset′)、初期Set阻抗分布(RSset)和n次改写后的Set阻抗分布(RSet′)。
可以认为，在对数据进行上写(overwrite)的场合，由于其元件的特性，就会产生状态的变化，阻抗就会变动，因而存储器单元间的阻抗偏差就会变大，对特性造成大的影响(参照图9，图10)等，单纯反复读出/写入的话，由于相变元件的上述特性，就会引起保持特性的恶化，就不完成作为存储器元件的功能，这是存在的问题点。
因而，本发明是鉴于上述问题点而提出的，其目的在于提供一种实现相变元件的保持特性的改善的存储器装置。
本申请披露的发明，为了解决上述问题点，大致具有以下构成。
本发明的相变存储器，利用属于DRAM接口互换的存储器这一点，设置了被给予与读出·写入次数对应的应力(stress)的基准单元，检出该基准单元的相变元件的阻抗值的变化，在阻抗值变为预先设定了的基准值及以上的场合(低阻抗化)，对内部电路要求刷新动作，一次刷新存储器单元和基准单元。根据这样的构成，补正相变元件的编程阻抗的偏差，在确保余量的同时，实现保持特性的改善。
本发明的一个方面(侧面)所涉及的装置，在比特线和字线的交叉部，具有包括可编程的阻抗元件的存储器单元，具有进行控制，使得按照上述存储器单元的阻抗值的变化来进行上述存储器单元的刷新动作的控制电路。
在本发明的存储器装置中，也可以构成为，检出被给予与读出·写入次数对应的应力的伪单元的相变元件的阻抗值的变化，在阻抗值变为上述伪单元的相变元件被预先设定了的基准值及以上时，对内部电路提出刷新要求，根据上述刷新要求，刷新存储器单元和伪单元。
本发明的存储器装置，在另一方面也可以构成为，对具有相变元件的存储器单元的读出次数进行计数，对读出次数进行监视，在其达到了规定次数时，向内部电路提出刷新要求。
本发明的存储器装置，在又另一方面也可以构成为，对与具有相变元件的存储器的第1状态和第2状态分别对应的第1、第2基准电流和流过上述存储器单元的电流进行比较，在流过上述存储器单元的电流中产生了希望的偏差时，对内部电路要求刷新，根据刷新要求，对存储器单元进行刷新。
本发明的一个方面(侧面)所涉及的存储器装置的刷新方法，包括：
检出被给予与读出·写入次数对应的应力的伪单元的相变元件的阻抗值的变化的工序；
在阻抗值变为上述伪单元的相变元件被预先设定了的基准值及以上的场合(低阻抗化)，对内部电路提出刷新要求的工序；以及
根据上述刷新要求，对存储器单元和伪单元进行刷新的工序。
本发明所涉及的存储器装置的刷新方法，其特征在于，包括：
对具有相变元件的存储器单元的读出次数进行计数的工序；以及
对读出次数进行监视，在其达到了规定次数时，对内部电路提出刷新要求的工序。
在本发明所涉及的方法中，其特征在于，
具有：
刷新时，保持从上述存储器单元被读出了的数据的数据寄存器；以及
刷新时比较·检出上述存储器单元的数据的写入状态的校验放大器，
包括：
刷新时，读出上述存储器单元的数据，向上述数据寄存器一次转送了数据以后，参照上述数据寄存器的值，仅第1状态的单元进行第2状态的写入的工序；
在比较·检出上述存储器单元的数据的写入状态的校验放大器中置位第1状态数据，一边进行校验读出一边进行第1状态的写入，进行与希望阻抗的电流比较，对于达到了希望阻抗的单元，中止写入，对于此外的单元，进行追加写入的工序；以及
其次，在再写入中，参照上述数据寄存器的值，仅第2状态的单元进行第2状态的写入的工序。
本发明所涉及的存储器装置的刷新方法，其特征在于，包括：
对与具有相变元件的存储器的第1状态和第2状态分别对应的第1、第2基准电流和流过上述存储器单元的电流进行比较的工序；
在流过上述存储器单元的电流中希望的偏差产生了的场合，对内部电路提出刷新要求的工序；以及
根据上述刷新要求，对存储器单元进行刷新的工序。
在本发明中，包括：
读出第1、第2状态的单元的工序；
如果是上述第2状态的单元，就进行上述第2状态的上写，被上写了的第2状态的单元在写入到第1状态之后，再次回写到通常电流·电压的第2状态的工序；以及
如果是上述第1状态的单元，就在置于上述第2状态之后，再次向第1状态进行回写的工序。
根据本发明，能补正相变元件的编程阻抗值的偏差，在确保余量的同时，实现保持特性的改善。
附图说明
图1是表示本发明的一实施方式的构成的图。
图2是表示本发明的一实施方式的存储器单元和伪单元的电路构成的图。
图3是表示本发明的一实施方式的Set阻抗监视器器用的比较电路的电路构成的图。
图4是表示本发明的一实施方式的Reset阻抗监视器用比较电路的电路构成的图。
图5是表示本发明的一实施方式的Verify用放大器的电路构成的图。
图6是表示本发明的一实施方式的读出放大器的电路构成的图。
图7是表示本发明的一实施方式的Verify电流·读出电流的比较的图。
图8(a)是表示本发明的一实施例中的元件阻抗值变化和刷新的关系的图，(b)是表示(a)中的Set/Reset电流·Verify电流和施加脉冲的关系的图。
图9是表示写入·读出中的现有相变元件的阻抗值的变化的图。
图10是表示写入·读出中的现有相变元件的阻抗值的变化·分布的图。
图11是表示专利文献1的存储器单元电极构造和施加电压关系的图。
图12是表示本发明的第2实施方式的构成的图。
图13是表示本发明的第3实施方式的构成的图。
图14(a)是表示第2实施方式中的元件阻抗值变化和刷新的关系的图，(b)是表示(a)中的Set/Reset电流施加脉冲的关系的图。
具体实施方式
对于本发明的实施方式进行说明。本发明的一实施方式的存储器装置具有设置了给予与相变存储器读出·写入次数对应的应力的基准单元，检出该基准单元的相变元件阻抗值的变化，在阻抗值变为设定了的基准值及以上的场合(低阻抗化)，向内部电路要求刷新动作的装置，从而实现数据保持特性的提高。
对于本发明的实施方式进行说明。图1是表示本发明的实施方式的存储器的构成的图。参照图1，本发明的一实施方式所涉及的存储器具有：存储器单元101；读出放大在存储器单元101中被写入了的数据的读出放大器102；用于在存储器单元101中写入数据的写入放大器103；数据躲避用的数据寄存器105；比较·检出刷新时存储器单元的数据的写入状态的校验(Verify)用放大器104；被编程了置位(Set)阻抗的Set伪单元109；被编程了复位(Reset)阻抗的Reset伪单元110；监视Set伪单元109的阻抗值的Set比较电路111；监视Reset伪单元110的阻抗值的Reset比较电路112；根据Set比较电路111和Reset比较电路112中的比较结果来判断刷新要求的有无，向内部提出刷新要求的刷新要求电路107；控制编程·校验时的写入·脉冲的写入脉冲控制化电路106；以及用于对伪单元在刷新动作时也同时进行写入的伪单元写入放大器108。
图2是表示存储器单元部和伪单元、读出放大器和写入放大器的电路构成的图。
参照图2，多个存储器单元101配置成X/Y的矩阵状，在各存储器单元晶体管的源极和Bit线之间具有示意地表示为阻抗元件的相变元件。
相变元件在施加高电压(高电流)+短脉冲后，由于焦耳热所涉及的发热、急冷，相变元件就会非结晶化、高阻抗化(称为「Reset」)。还有，采用比上述低的电流、长的脉冲，以某种程度的时间进行温热，相变元件就会结晶化、低阻抗化(称为「Set」)。
这样，使相变元件变为非结晶/结晶状态，通过其阻抗值的变化来进行编程。
另一方面，Set伪单元109、Reset伪单元110在Set/Reset状态下与存储器单元同样进行写入。配置在存储器单元区域，字线与存储器单元共用，还有，在比特(Bit)线上，为施加在存储器单元的选择时施加的电流应力，具有图3、图4的偏置电路302、402。
与存储器单元同样，与被选择了的字线相连的伪单元成为选择状态，在读出·写入应力施加的同时，非选择单元也会受到Bit线上附带的电容的充放电所引起的微小的应力。把它们称为选择单元中的干扰·非选择单元中的干扰。
图3和图4表示用于监视伪单元的阻抗值的比较电路的构成。具体而言，图3是表示用于监视Set伪单元的阻抗值的Set比较电路111的构成，图4是表示用于监视Reset伪单元的阻抗值的Reset比较电路112的构成的图。
此处，iSet和iReset分别由恒定电流源303、403来设定希望的电流值。例如，对于该恒定电流，具有设置在Set单元301中应该写入的阻抗值，设置相变元件以外的阻抗元件，将其作为基准阻抗，通过偏置装置来实现恒定电流源的装置。
可以考虑使基准阻抗和写入阻抗值(Set伪单元，存储器单元)相同，使偏置装置也相同的情况。
在图3中，在把成为iSet的电流作为基准电流的场合，与恒定电流源303相连的NMOS晶体管N10中也会流过成为基准电流iSet的电流。NMOS晶体管N10和N11构成了电流镜像电路，因此，NMOS晶体管N11中也会作为镜像电流而流过电流iSet。
另一方面，由与Set伪单元(SetCell)相连的偏置(Bias)电路302向Set伪单元109供给电流，偏置电路302和PMOS晶体管P11构成电流镜像的话，该PMOS晶体管P11中就会流过iSetCell的电流(流过Set单元的电流)。
PMOS晶体管P11和NMOS晶体管N11是比率逆变器(ratioinverter)，假定在iset＜iSetCell的场合(流过Set单元的电流iSetCell比基准电流iset大)，即，由于读出或写入干扰所造成的影响，Set伪单元109的相变元件的阻抗值低于了希望阻抗值的场合，比较结果输出CompiSet就成为HIGH电平。
还有，在iset＞iSetCell的场合(流过Set单元的电流iSetCell比基准电流iset小)，即，读出或写入干扰所造成的影响没有使Set伪单元109的相变元件的阻抗值低于希望阻抗值的场合，比较结果输出CompiSet就成为LOW电平。
图4的iReset监视器也同样进行检出，
·在iReset＜iResetCell的场合(流过Reset单元401的电流iResetCell比基准电流iReset大)，即Reset伪单元110的相变元件的阻抗值低于了希望阻抗值的场合，比较结果输出CompiReset成为HIGH电平，
·在iReset＞iResetCell的场合(流过Reset单元的电流iResetCell比基准电流iReset小)，即Reset伪单元110的相变元件的阻抗值的变化少的场合，比较结果输出CompiReset成为LOW电平。
取图1的Set比较电路111的输出(CompiSet)、Reset比较电路112的输出(CompiReset)的或(OR)，在检出了对某方产生了偏差的场合，刷新要求电路107就变为激活的，向内部电路(刷新控制电路)提出刷新要求。
另外，在比较电路111、112中，是把偏置装置和基准阻抗值与写入阻抗值看作1对1的情况，不过，因为成为了电流镜像构成，所以适当地设定构成电流镜像的MOS晶体管的W/L(沟道宽/沟道长)比，就能适当选择电流比。因此，可确保也考虑了偏差在内的余量，按最佳值进行设定。
图5是表示图1的校验(Verify)用放大器104的电路构成的图。图6是表示读出放大器102的电路构成的图。把恒定电流源503、603的电流值iVerify、iSense设为iVerify＞iSense，分为Verify和通常读出时来使用。
对存储器单元和伪单元的写入阻抗值设为与由iVerify给予的基准电流相同，如图7所示，在读出(读出时)的场合，也考虑偏差在内，iSense可以采用例如iVerify的1/2的程度的余量。还有，因为图5、图6的电路成为了电流镜像构成，所以也可以通过晶体管尺寸来变更为最佳比率。
其次，作为本发明的一实施例，对于刷新动作的方式的一个例子进行说明。
此处，定义Set单元为数据的1，Reset单元为数据的0。
1)把刷新单位的存储器单元数据设定在数据寄存器105中，把Verify放大器104的数据复位后，置位为1。
2)把刷新单位单元全部置于Set状态
2)-1仅把Set单元一次置于Reset状态。
2)-2以多级写入使Reset单元匹配为Set电平。
作为该匹配方法，把Reset单元分成数次，以多级进行与Set写入·Verify放大器的比较，反复执行，直到成为通过(Pass)，以Pass完成Set。
以上述动作，一次把单元整合为基准电流+α(考虑动作余量)的Set状态的阻抗值。
3)把数据寄存器105的值转送到Verify用放大器104，仅Reset单元执行Reset。
4)如果读出·校验(Verify)的结果OK，就结束。
另外，在本实施例中，对于伪单元(Set伪单元，Reset伪单元)也同样进行写入。
图8是表示进行了依照本发明的一实施例的一连串动作时的Set/Reset单元的阻抗值的变化的图。图8(a)示意地表示存储器单元和伪单元的编程阻抗值的变化，图8(b)示意地表示写入时的电流和脉冲宽度。
在初期写入状态下，相变元件的阻抗值被编程为RReset/Rset。在通常存取状态下，反复进行写入/读出。
以iSet电流、长的脉冲反复进行Set状态的写入(SW)的话，Rset就会下降，成为RSet′的状态。
其次，在同一存储器单元中，对于Reset写入(RW)，即使以成为iReset的电流、短的脉冲进行写入，阻抗值也不返回RReset，而是被复位为低的阻抗值RReset′。
此时，伪单元也会受到同样的应力，如果在比较电路111、112中，检出了Set阻抗值或Reset阻抗值的降低，刷新要求电路107就发出刷新要求。
此处，进入刷新动作，一次读出存储器单元的数据，向数据寄存器105一次转送数据。
然后，参照数据寄存器105的值，仅Set状态的单元进行Reset写入。
此处，未被给予应力的Reset单元的阻抗值成为RReset，被给予了应力的元件的阻抗值成为RReset′。
其次，进行Verify写入(VW)。在Verify用放大器104中置位1的数据，以成为iSet＞iVerify的电流，一边进行Verify读出一边进行多次Set写入。此处，减小电流值是因为考虑到通过控制从非结晶状态向结晶化发展的速度，就能获得抑制阻抗值的偏差的效果。
由Verify用放大器104进行与希望阻抗值的电流比较，对于达到了希望阻抗值的单元，中止写入，对于此外的单元，进行追加写入。这样，即使Reset阻抗值产生偏差，也能把Set单元的阻抗值整合为RSet单元。
在该例中，说明了有关使Set电流值下降的方法，不过，也可以通过Set脉冲的宽度·施加时间的控制来进行控制。
其次，在再写入中，可以参照数据寄存器的值，仅Reset单元进行Reset，把阻抗值整合为RReset。
在上述例子中，对于在Set侧一次进行匹配，进行Reset的再写入的情况进行了说明，不过，施加高电压·高电流，进行在Reset侧的匹配，执行对Set的再写入，也可以获得与上述同样的作用效果。
根据本实施例，利用属于DRAM接口互换的存储器这一点，设置给予与读出·写入次数对应的应力的基准单元，设置检出该基准单元的相变元件阻抗值的变化，在阻抗值变为设定了的基准值及以上的场合(低阻抗值化)，向内部电路要求刷新动作的装置，或者对读出次数进行计数，按照希望次数向内部电路要求刷新动作的装置，或者检出基准电流和流过存储器单元的电流的差，在阻抗值变为希望基准及以上的场合，向内部电路要求刷新动作的装置，通过对存储器单元和基准单元一次进行刷新，或者仅对存储器单元进行刷新，就能补正相变元件的偏差，因而能补正相变元件的编程阻抗值的偏差，在确保余量的同时，实现保持特性的改善。
其次，参照图纸来详细说明本发明的第2实施方式。图12是表示本发明的第2实施方式的构成的图。参照图12，以指令输入电路1213的指令输入为起点，读出读出次数，由计数电路1214实施计数，在进行了规定次数的读出的场合，同样进行，提出刷新要求，进行存储器单元的刷新，这样也能获得同样的效果。
图13是表示本发明的第3实施方式的构成的图。本实施方式与上述第1实施方式不同，不设置伪单元，在读出动作中，对由基准电流源作成的Set基准电流电路1313、Reset基准电流电路1314、存储器单元中流过的电流进行比较，在希望的偏差产生了的场合，向内部要求刷新，在刷新期间进行上述刷新动作。
在上述实施例中说明了的刷新动作的例子是能对Reset/Set单元的阻抗精度很好地进行匹配的方法，不过，因为一边进行Verify一边执行，所以很费处理时间。
图14表示用于缩短处理时间的刷新方法的实施例。如图14所示，在刷新动作的另一实施例中，刷新要求是根据上述第1、2、3实施方式的刷新判断方法中的任意一个来判定的，
1)进行Reset/Set单元的读出。
2)如果是Reset单元，就给予比通常Reset动作时大的电流·电压来进行Reset上写，将其置于RReset+α的高阻抗状态。
此处，流过成为iReset+α的电流，通过焦耳热所涉及的发热来融化结晶，将其置于更高阻抗的非结晶状态。
3)被上写了的Reset单元在写入到Set状态(低阻抗)之后，再次回写到通常电流·电压的Reset。
4)如果是Set单元，就给予比通常Reset动作时大的电流·电压，从而将其置于RReset+α的高阻抗状态之后，再次向Set进行回写。
一般是Reset时间＜Set时间，在上述刷新方法中，需要多次执行Set动作，直到存储器单元的状态达到希望的Set电平。
在第2刷新方式中，以至少2次Reset动作和1次Set动作就能结束处理，因而以短时间的刷新成为可能，不过，与第1刷新方式相比，阻抗值的匹配精度多少差些。
不过，采用第2刷新方法，也能检测来自希望的阻抗值的变动，进行阻抗值的补正，因而能实现作为问题的保持特性的提高。
在上述例子中，一次全部在Reset侧进行了匹配，不过，对Set侧进行匹配之后，通过大电流，按RReset匹配阻抗，然后，在Set侧进行再写入，也能获得与上述同样的作用效果。
以上就上述实施方式说明了本发明，不过，本发明不仅限于上述实施方式的构成，当然还包括在本发明的范围内本领域技术人员能做的各种变形、修正。

Claims (21)

1.一种存储器装置，其特征在于，包括：
多个比特线和多个字线；
多个存储器单元，所述存储器单元设置在比特线和字线的交叉部，具有可编程的阻抗元件；
伪单元，所述伪单元具有可编程的阻抗元件，所述伪单元用于监视所述存储器单元的阻抗值；
比较电路，对所述伪单元的阻抗值和所述存储器单元的基准阻抗值进行比较；以及
刷新要求电路，根据由所述比较电路检测出的所述伪单元的阻抗值的变化，生成并输出用于进行所述存储器单元的刷新动作的信号。
2.根据权利要求1所述的存储器装置，其特征在于，所述存储器单元具有在所述比特线和第1电源间按串联方式连接的存储器单元晶体管和所述可编程的阻抗元件，
所述存储器单元晶体管的控制端子连接于所述字线。
3.根据权利要求1所述的存储器装置，其特征在于，所述可编程的阻抗元件是相变材料。
4.根据权利要求1所述的存储器装置，其特征在于，所述伪单元包括分别写入了与数据的1和0对应的状态的置位伪单元和复位伪单元。
5.根据权利要求1所述的存储器装置，其特征在于，所述比较电路对于所述伪单元的电流与具有基准阻抗值的存储器单元的电流所对应的恒定电流进行比较。
6.根据权利要求1所述的存储器装置，其特征在于，所述伪单元排列在存储器单元区域中，由与所述存储器单元相同的字线来选择，进行伪单元读出。
7.根据权利要求6所述的存储器装置，其特征在于，
所述伪单元具有在伪单元连接的比特线和第1电源间按串联方式连接的存储器单元晶体管和所述可编程的阻抗值单元，
所述存储器单元晶体管的控制端子连接于与存储器单元共用的字线。
8.根据权利要求7所述的存储器装置，其特征在于，具有偏置电路，当存储器单元被选择时，所述偏置电路对于所述伪单元施加应力电流，所述伪单元与被选择的存储器单元所连接的字线连接，所述应力电流与被选择的存储器单元中流过的电流相同。
9.根据权利要求1所述的存储器装置，其特征在于，具有：
读出放大器，读出放大所述存储器单元中被写入了的数据；以及
校验放大器，刷新时监视所述存储器单元的阻抗值，刷新时，所述校验放大器进行写入判断。
10.根据权利要求9所述的存储器装置，其特征在于，所述读出放大器和所述校验放大器，判断用的基准电流互不相同，所述读出放大器被设定为确保了动作余量。
11.根据权利要求1所述的存储器装置，其特征在于，具有数据寄存器，保存在刷新时从刷新对象的存储器单元读出并转送来的数据。
12.根据权利要求11所述的存储器装置，其特征在于，刷新时，参照所述数据寄存器的值，仅把低阻抗状态的单元暂时设定为高阻抗状态。
13.根据权利要求12所述的存储器装置，其特征在于，具有写入脉冲控制电路，刷新时，把高阻抗状态的单元分阶段地编程为低阻抗状态。
14.根据权利要求13所述的存储器装置，其特征在于，刷新时，如果全部单元为低阻抗状态，就参照所述数据寄存器的值，仅把成为高阻抗状态的数据的单元设定为高阻抗状态。
15.根据权利要求11所述的存储器装置，其特征在于，刷新时，参照所述数据寄存器的值，仅把高阻抗状态的单元暂时设定为低阻抗状态。
16.根据权利要求11所述的存储器装置，其特征在于，刷新时，参照所述数据寄存器的值，仅将高阻抗状态的单元重写为高阻抗状态。
17.根据权利要求16所述的存储器装置，其特征在于，被重写为高阻抗状态的单元被暂时设定为低阻抗状态，然后被设定为高阻抗状态。
18.一种存储器装置，其特征在于具有：
多个比特线和多个字线；
多个存储器单元，所述存储器单元设置在比特线和字线的交叉部，具有可编程的阻抗元件；
计数器，对存储器单元的读出操作的次数进行计数；以及
刷新要求电路，在读出操作的次数达到了规定值时，生成并输出用于进行所述存储器单元的刷新动作的信号。
19.一种存储器装置，具有包括相变元件的多个存储器单元，其特征在于，具有：
伪单元，包括相变元件，所述伪单元用于监视所述存储器单元的阻抗值，在所述存储器单元的读或写操作时，所述伪单元的电流被设定为与所述存储器单元的电流相同；
检出所述伪单元的相变元件的阻抗值的变化的电路；以及
刷新要求电路，在所述伪单元的相变元件的阻抗值变为预定的基准值以上的情况下，生成并输出用于进行所述存储器单元的刷新动作的信号。
20.一种存储器装置，具有包括相变元件的多个存储器单元，其特征在于，具有：
计数器，对存储器单元的读出操作的次数进行计数；以及
刷新要求电路，在读出操作的次数达到了规定次数时，生成并输出用于进行所述存储器单元的刷新动作的信号。
21.根据权利要求20所述的存储器装置，其特征在于，具有：
刷新时，保持从所述存储器单元读出的数据的数据寄存器；以及
校验放大器，在写操作时对存储器单元的阻抗值与基准阻抗值进行比较。
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