CN100530559C - 半导体结构的形成方法 - Google Patents
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Abstract
为解决现有技术工艺成本较高和电子电容延迟恶化的问题，本发明提供一种半导体结构的形成方法，包括：提供具有第一元件区的基板；形成金属氧化物半导体(MOS)元件于第一元件区；形成应力层于金属氧化物半导体元件上；以及提供后处理调整应力层的应力。后处理基本上选自下列工艺：紫外线(UV)硬化、激光硬化、电子束硬化、或上述的组合。本发明可简化工艺。并且本发明的应力层可降低寄生电容以及RC延迟的问题。
Description
技术领域
本发明涉及一种金属氧化物半导体元件，更特别涉及具有应力沟道区的金属氧化物半导体元件，以及其形成方法。
背景技术
在大型集成电路(VLSI)的尺寸不断缩小，且运算速度不断提高的要求下，改善元件的驱动电流越来越重要。元件电流与栅极长度、栅极电容、载流子移动能力息息相关。缩短栅极长度、增加栅极电容、以及增加载流子移动能力可改善元件电流表现。栅极长度可随着电路体积越来越小的趋势缩短。栅极电容可通过薄化栅极介电层或采用较高介电常数的栅极介电层等方法增加。为了进一步改善元件电流，需要增加载流子移动能力。目前的主要方法是形成具有应力的硅沟道，此种作法不需改变栅极长度，可降低电路工艺或设计的复杂度。
NMOS元件的表现可通过施加拉伸应力于沟道区来改善，PMOS元件的表现则可通过施加压缩应力于沟道区来改善。应力的来源可为具有应力的盖层(capping layer)，如金属氧化物半导体元件上的接触孔蚀刻停止层(contactetch stop layer，以下简称CESL)。图1为现有技术的半导体结构，PMOS元件2与NMOS元件4上具有CESL。具有压缩应力的CESL 6形成于PMOS元件2上，而具有拉伸应力的CESL 8形成于NMOS元件4上。由于CESL 6与CESL 8具有不同应力，需要分别的沉积两次CESL、两次光刻工艺、以及两次蚀刻工艺，两组独立的工艺分别形成CESL 6以及CESL 8。两组工艺使不同应力的CESL的成本提高。现有技术的另一个问题在于一般使用的CESL为具有高介电常数的氮化硅。如此一来将使集成电路的电阻电容延迟(RCdelay)问题恶化。
在相关技术中，可由另一种方法形成CESL。此方法包括形成具有应力的CESL层于NMOS元件与PMOS元件上，接着进行离子注入或等离子体处理于PMOS上的CESL，使PMOS上的CESL层产生应力变化。然而并非所有的CESL材料均适用等离子体处理。因此，目前急需新的方法来形成CESL，以提供适当的应力NMOS元件与PMOS元件。
发明内容
本发明为解决上述问题，使半导体结构的不同元件区具有不同应力，以及调整不同元件区的应力，提供一种半导体结构的形成方法，包括提供基板；形成应力层于基板上，且应力层具有第一型应力；形成图案化掩模层于应力层上；以及进行电磁射线处理，使未被图案化掩模层所遮蔽的部份应力层的第一型应力转变成第二型应力。
上述半导体结构的形成方法中，该电磁射线为UV射线。
上述半导体结构的形成方法中，该第一型应力为拉伸应力，且该第二型应力为压缩应力。
上述半导体结构的形成方法中，该应力层的介电常数约介于3与7之间。
上述半导体结构的形成方法中，该应力层包括掺杂碳的介电材料。
本发明还提供一种半导体结构的形成方法，包括提供基板，包括第一元件区；形成第一金属氧化物半导体元件于第一元件区；形成应力层于第一金属氧化物半导体元件上；以及进行后处理调整应力层的应力，其中后处理基本上择自下列工艺：UV硬化、激光硬化、电子束硬化、或上述的组合。
上述半导体结构的形成方法中，该应力层的应力为由压缩应力转变至拉伸应力，或由拉伸应力转变至压缩应力。
上述半导体结构的形成方法中，该后处理增加该应力层的应力。
上述半导体结构的形成方法中，该基板还包括：第二元件区；以及额外金属氧化物半导体元件形成于该第二元件区，且该额外金属氧化物半导体元件的型态与该金属氧化物半导体元件的型态相反；其中该应力层覆盖该额外金属氧化物半导体元件与该第二元件区；当进行该后处理时，覆盖该额外金属氧化物半导体元件与该第二元件区的该应力层被掩模层遮蔽。
上述半导体结构的形成方法中，在该后处理后还包括：遮蔽该第一元件区；以及进行额外后处理调整该第二元件区的应力层的应力，其中该后处理与该额外后处理的工艺参数实质上不同。
上述半导体结构的形成方法中，该应力层包括掺杂碳的氧化硅、掺杂碳的氮化硅、氮化硅、氮氧化硅、或上述的组合。
上述半导体结构的形成方法中，在该后处理前还包括离子注入步骤，用以释放该应力层的应力。
本发明还提供一种半导体结构的形成方法，包括提供基板，具有主动区；形成金属氧化物半导体元件于主动区；形成接触孔蚀刻停止层于金属氧化物半导体元件上，其中接触孔蚀刻停止层包括掺杂碳的氧化硅、掺杂碳的氮化硅、氮化硅、碳化硅、氮氧化硅、或上述的组合；以及进行UV硬化工艺于接触孔蚀刻停止层。
上述半导体结构的形成方法中，该UV硬化工艺的波长约介于200纳米至400纳米之间。
上述半导体结构的形成方法中，该UV硬化工艺使该接触孔蚀刻停止层的应力趋于拉伸方向。
上述半导体结构的形成方法中，该UV硬化工艺使该接触孔蚀刻停止层的应力趋于压缩方向。
本发明还提供一种半导体结构的形成方法，包括提供基板，具有第一主动区与第二主动区；形成第一金属氧化物半导体元件于第一主动区；形成第二金属氧化物半导体元件于第二主动区，且第二金属氧化物半导体元件的型态与第一金属氧化物半导体元件的型态相反；形成接触孔蚀刻停止层于第一与第二金属氧化物半导体元件上；形成掩模层，遮蔽第一金属氧化物半导体元件；以及进行硬化工艺，将第二金属氧化物半导体元件上的接触孔蚀刻停止层的应力转换成相反型态；其中硬化工艺基本上由下列工艺组成：UV硬化、激光硬化、电子束硬化、或上述的组成。
上述半导体结构的形成方法中，该第一金属氧化物半导体元件为p型金属氧化物半导体元件，且该第二金属氧化物半导体元件为n型金属氧化物半导体元件。
上述半导体结构的形成方法中，还包括：去除该掩模层；形成额外掩模层，遮蔽该第二金属氧化物半导体元件；以及进行额外硬化工艺，其中该硬化工艺与该额外硬化工艺的参数实质上不同。
上述半导体结构的形成方法中，还包括在形成该掩模层之后且在该硬化工艺之前，进行离子注入于该接触孔蚀刻停止层。
通过本发明的方法，只需形成接触孔蚀刻停止层。在NMOS元件上的蚀刻停止层具有拉伸应力，而在PMOS元件上的蚀刻停止层具有压缩应力。
本发明的优点是，虽然只形成单一的应力层(CESL)，仍可分别于NMOS与PMOS的元件区得到想要的应力型态，因此可简化工艺。本发明的应力层可降低寄生电容以及RC延迟的问题。
附图说明
图1为现有技术中，具有PMOS元件与NMOS元件的金属氧化物半导体元件剖视图，其中PMOS元件上的CESL具有压缩应力，而NMOS元件上的CESL具有拉伸应力；
图2-7为本发明较佳实施例的工艺剖视图，其中PMOS元件与NMOS元件对应的CESL，其应力被调整至适当值；
图8为本发明较佳实施例中，应力层的应力可能改变的范围示意图；
图9为本发明的CESL的调整实验结果。
主要元件符号说明：
2～PMOS元件；4～NMOS元件；6～CESL；8～CESL；40～基板；42～间隔物层；100、200～元件区；124、224～栅极介电层；126、226～栅极；128、228～LDD区；132、232～侧壁间隔物；144、244～源/漏极；146、246～金属硅化区域；148、1481、1482～应力层；150～保护层；160、162、164、176～压缩应力；166、170、172、174～拉伸应力。
具体实施方式
图2-7显示在形成应力层后，调整应力的方法。在接下来的实施例与附图中，同样的标号将用以表示相同的元件。
在图2中，首先提供基板40。基板40可为一般的基板材料，如硅、硅化锗、位于硅化锗上的应力硅、绝缘层上硅(SOI)、绝缘层上硅化锗(SGOI)、绝缘层上锗(GOI)、或类似的组成。基板40较佳具有元件区100与200以形成金属氧化物半导体元件。接下来的说明中，PMOS元件形成于元件区100，而NMOS形成于元件区200。
具有栅极介电层124与栅极126的第一栅极结构形成于元件区100。具有栅极介电层224与栅极226的第二栅极结构形成于元件区200。为了完成上述栅极结构，本领域技术人员自可依公知常识依序形成栅极介电层与栅极层于基板上。栅极介电层可为氧化硅或介电常数大于5的介电材料。栅极层可为多晶硅、金属、金属氮化物、金属硅化物、或其他类似组成。接着图案化栅极介电层与栅极层以分别形成栅极介电层124、224与栅极126、226于元件区100、200。
接着分别于元件区100与200形成浅掺杂源/漏极(以下简称LDD)区128与228。为形成LDD区128，需先形成光阻层(未图示)遮蔽NMOS的元件区200，再以P型掺杂剂如硼和/或铟注入元件区100。与上述步骤类似，为形成LDD区228，需先遮蔽PMOS的元件区100，再以N型掺杂剂如磷和/或砷注入元件区200。
在图3中，间隔物层42毯覆性地形成于图2所示的结构。在较佳实施例中，间隔物层42可为氮化硅层形成于氧化硅层上。在其他实施例中，间隔物层42选自氮化物、氮氧化物、氧化物、或上述的组合。在其他实施例中，间隔物层42可为氧化物-氮化物-氧化物(ONO)结构、ONN结构、或类似的结构。形成间隔物层42的较佳方式可为等离子体增强式化学气相沉积(PECVD)、低压气相沉积(LPCVD)、快速热化学气相沉积(RTCVD)、原子层沉积(ALD)、物理气相沉积(PVD)、或类似的方法。
在图4中，侧壁间隔物132与232分别形成于元件区100与200。较佳的方式为非等向蚀刻，更佳的形成方式为反应性离子蚀刻(RIE)，用以去除水平表面上的间隔物层42。
在图5中，源/漏极区144与244分别形成于元件区100与200。源/漏极区144与244可低于或高于(比如利用磊晶成长形成的源/漏极)基板40的表面，后续形成的应力诱导层也可低于或高于基板40的表面。在较佳实施例中，源/漏极区144与244可通过离子注入适当的掺杂剂至基板40的方式来完成。为形成源/漏极区144，需先以光阻(未图示)遮蔽NMOS的元件区200后，再将P型掺杂剂如硼和/或铟离子注入至元件区100。同样，为形成源/漏极区244，需先遮蔽PMOS的元件区100后，再将N型掺杂剂如磷和/或砷离子注入至元件区200。栅极126与226也可与源/漏极区同时进行离子注入以降低面电阻(sheet resistance)。
在图5中，金属硅化区域146与226较佳由金属硅化工艺分别形成于源/漏极区144与244上。如同本领域技术人员所熟知的方法，需先沉积金属薄层如钴、镍、钛、或类似金属于金属硅化区。接着进行回火工艺使沉积的金属层与露出的硅表面形成金属硅化区域。之后去除未反应的金属。
在图6中，应力层148形成于图5的结构上，分为PMOS的元件区100的应力层1481与NMOS的元件区200的应力层1482。虽然此层可称作CESL，但其并不作为蚀刻停止层，而是可为任何应力层或多层的应力层。应力层148可为含有CESL及其他层的复合层。较佳的应力层包括但不限定于掺杂碳的氧化硅、掺杂碳的氮化硅、氮化硅、碳化硅、氮氧化硅、或其他类似物。可以理解的是，不同材料对紫外线的反应不同，并产生不同的应力变化。掺杂碳的氮化硅对紫外线硬化非常敏感，因此极适用于本发明。应力层148可由PECVD或其他常见方法如ALD或LPCVD形成，其厚度较佳介于50
至1500
在本发明一较佳实施例中，应力层148为掺杂碳的氮化硅，其形成气体包括氨气和/或氮气，以及含碳和硅的前体，较佳为四甲基硅甲烷(4MS)或三甲基硅甲烷(3MS)。在另一较佳实施例中，应力层148为掺杂碳的氧化硅，其形成气体包括二氧化碳与含碳和硅的前体，较佳为3MS或4MS。
应力层148较佳具有高应力，比如高于300MPa。本领域技术人员自可通过选择材料以及形成方法来调整应力层148的应力。不同的工艺条件如温度、沉积速度、功率等参数都会影响应力层148的应力。本领域技术人员可通过例行实验找出应力层148的应力与对应工艺条件之间的关系。在一实施例中，应力层148的材质为掺杂碳的氮化硅，其工艺条件的基板温度约为350℃，腔室压力约为2.3托，功率约为1500瓦，上述条件形成的应力层具有压缩应力。若工艺条件的基板温度约为400℃，腔室压力约为4.5托，功率约为500瓦，形成的应力层148将具有拉伸应力。在接下来的说明中，应力层148将被当作具有压缩应力。
在图7中，掩模层150形成于PMOS的元件区100，用以保护应力层148不受后续的离子注入和/或后处理工艺影响。在较佳实施例中，掩模层150为反射层以反射后续施加的能量，其较佳材料包括但不限定于抗反射涂层、金属硅化物如TiN、TaN、或其他类似金属硅化物。在其他实施例中，掩模层150为吸收层以吸收后续施加的能量，其较佳材料包括但不限定于非晶碳、非晶硅、光阻、或类似材料。在更佳实施例中，掩模层150吸收并反射后续施加的能量，可降低穿透掩模层150到达应力层1481的能量。掩模层150可为一层以上的多层结构，每一层可各自具有吸收或反射的功能。
接下来可视情况进行释放应力的步骤，如图中的箭头标号所示。此步骤较佳为将离子注入至露出的应力层148。在较佳实施例中，离子注入的掺杂剂为锗，用以破坏氮-硅键结并释放应力。如此一来，应力层1482的应力值降低，可由高降至实质上为0。此外，也可使用其他重离子如砷、氙、铟、锑、或其他类似的重离子。在其他实施例中，硅、氮、氧、或碳也可作为掺杂剂。在此离子注入步骤中，被掩模层150保护的应力层1481的应力实质上不会改变。
接着进行后处理。较佳的后处理为紫外线硬化。此外，后处理也可为其他硬化工艺如激光硬化、电子束硬化、或其他类似的硬化工艺。实验结果显示，不同的工艺条件可使压缩应力转变为拉伸应力，也可使拉伸应力转变为压缩应力。在应力层148为掺杂碳的氮化硅的实施例中，使压缩应力转换成拉伸应力的紫外线硬化条件如下：紫外线能量介于约300W/m2至2000W/m2之间；基板温度介于约50℃至550℃之间；后处理时间介于约2分钟至120分钟之间；工艺气体可为氦、氩、或氢。若应力层为其他材料，本领域技术人员自可调整适当的工艺条件来调整应力。
后处理可调整露出的应力层1482的应力，而被掩模层150保护的应力层1481的应力则不受后处理影响。在实施例中，元件区100的元件为PMOS元件，而元件区200的元件为NMOS元件，而应力层1482的应力将由压缩应力调整至拉伸应力。在较佳实施例中，紫外线硬化的条件如下：紫外线波长介于200nm至400nm之间；紫外线能量介于约300W/m2至2000W/m2之间；基板温度介于约50℃至550℃之间；后处理时间介于约2分钟至120分钟之间；工艺气体可为氦、氩、或氢。
在上述的实施例中，应力层148原本具有压缩应力，而NMOS元件上的应力层1482则被调整至具有拉伸应力。在其他实施例中，应力层148原本具有拉伸应力，而PMOS元件上的应力层1481则被调整至具有压缩应力，而NMOS元件区上的应力层1482则被掩模层(未图示)保护而不受影响。同样地，在后处理前可对应力层1481进行离子注入以释放应力。离子注入的掺杂剂可为锗、砷、氙、铟、锑、硅、氮、氧、碳、或其他类似离子。释放应力的步骤结合后处理可使拉伸应力调整至高压缩应力。在一实施例中，应力层148为掺杂碳的氮化硅，将拉伸应力转换成压缩应力的紫外线硬化条件如下：紫外线能量介于300W/m2至2000W/m2之间；基板温度介于约50℃至400℃之间；后处理时间介于约2分钟至120分钟之间；工艺气体可为氦、氩、或氢。
在另一实施例中，可通过分开的调整工艺与掩模层，将应力层1481与1482的应力改变至理想状态。举例来说，在图7中，将应力层1482的应力自压缩型态调整至拉伸型态后，可再利用额外的掩模层(未图示)保护NMOS的元件区200，并以后处理增加应力层1481的压缩应力。
可以理解的是，掩模层150的反射/吸收性质与其组成、厚度、以及后处理的能量来源(比如紫外线)的波长有关。为了得到最佳效果，掩模层150的厚度最好考虑到本身材料与能量来源的波长。在一实施例中，掩模层为非晶碳且能量来源的波长为200nm，则掩模层150厚度较佳大于100nm。
在图8中，显示应力层在后处理后可能产生的应力变化。在调整应力前，应力层可能具有压缩应力160。在调整应力后，应力层的压缩应力可能提高(如162)或降低(如164)，甚至转换成拉伸应力(如166)。另一方面，若应力层在调整应力前的应力为拉伸应力170，在调整应力后可能提高(如172)或降低(如174)，甚至转换成压缩应力(如176)。至于应力要往哪个方向调整，可通过改变后处理工艺的条件完成，比如能量、基板温度、处理时间、工艺气体、以及腔室压力等等。以掺杂碳的氮化硅的应力层为例，其工艺条件已见于前述的说明。本领域技术人员自可通过例行实验找到适当的工艺条件来调整应力层的应力。
在图9中，显示了调整应力层(掺杂碳的氮化硅)的三组实验结果。在后处理前，应力层具有2E9达因/cm2至4E9达因/cm2之间的压缩应力(阴影部份)。在紫外线硬化的后处理后，应力层具有3E9达因/cm2至7E9达因/cm2之间的拉伸应力(非阴影部份)。
本发明的较佳实施例具有多种优点如下所述。虽然只形成单一的应力层(CESL)，仍可分别于NMOS与PMOS的元件区得到想要的应力型态，此特征可简化工艺。在较佳实施例中，应力层的材料可为掺杂碳的氮化硅、氮氧化硅、和/或氮化硅。含碳的氮化硅对紫外线的敏感度比氮化硅高。掺杂碳的氮化硅、氮氧化硅、和/或氮化硅为主的材料的介电常数(约介于3.0至7.0之间)，比氮化硅的介电常数(一般介于7.5至8.0之间)低。综上所述，本发明的应力层可降低寄生电容以及RC延迟的问题。
虽然本发明已以数个较佳实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作任意的改动与修改，因此本发明的保护范围当视所附权利要求所界定者为准。
Claims (20)
1.一种半导体结构的形成方法，包括：
提供基板；
形成应力层于该基板上，且该应力层具有第一型应力；
形成图案化掩模层于该应力层上；以及
进行电磁射线处理，使未被该图案化掩模层所遮蔽的部份该应力层的该第一型应力转变成第二型应力。
2.如权利要求1所述的半导体结构的形成方法，其中该电磁射线为UV射线。
3.如权利要求1所述的半导体结构的形成方法，其中该第一型应力为拉伸应力，且该第二型应力为压缩应力。
4.如权利要求1所述的半导体结构的形成方法，其中该应力层的介电常数介于3与7之间。
5.如权利要求1所述的半导体结构的形成方法，其中该应力层包括掺杂碳的介电材料。
6.一种半导体结构的形成方法，包括：
提供基板，包括第一元件区；
形成第一金属氧化物半导体元件于该第一元件区；
形成应力层于该第一金属氧化物半导体元件上；以及
进行后处理调整该应力层的应力，其中该后处理选自下列工艺：UV硬化、激光硬化、电子束硬化、或上述的组合。
7.如权利要求6所述的半导体结构的形成方法，其中该应力层的经过该后处理调整后的应力为由压缩应力转变至拉伸应力，或由拉伸应力转变至压缩应力。
8.如权利要求6所述的半导体结构的形成方法，其中该后处理增加该应力层的应力。
9.如权利要求6所述的半导体结构的形成方法，其中该基板还包括：
第二元件区；以及
额外金属氧化物半导体元件形成于该第二元件区，且该额外金属氧化物半导体元件的型态与该金属氧化物半导体元件的型态相反；
其中该应力层覆盖该额外金属氧化物半导体元件与该第二元件区；
当进行该后处理时，覆盖该额外金属氧化物半导体元件与该第二元件区的该应力层被掩模层遮蔽。
10.如权利要求9所述的半导体结构的形成方法，在该后处理后还包括：
遮蔽该第一元件区；以及
进行额外后处理调整该第二元件区的应力层的应力，其中该后处理与该额外后处理的工艺参数不同。
11.如权利要求6所述的半导体结构的形成方法，其中该应力层包括掺杂碳的氧化硅、掺杂碳的氮化硅、氮化硅、氮氧化硅、或上述的组合。
12.如权利要求6所述的半导体结构的形成方法，在该后处理前还包括离子注入步骤，用以释放该应力层的应力。
13.一种半导体结构的形成方法，包括：
提供基板，具有主动区；
形成金属氧化物半导体元件于该主动区；
形成接触孔蚀刻停止层于该金属氧化物半导体元件上，其中该接触孔蚀刻停止层包括掺杂碳的氧化硅、掺杂碳的氮化硅、氮化硅、氮氧化硅、或上述的组合；以及
进行UV硬化工艺于该接触孔蚀刻停止层，以调整该接触孔蚀刻停止层的应力。
14.如权利要求13所述的半导体结构的形成方法，其中该UV硬化工艺的波长介于200纳米至400纳米之间。
15.如权利要求13所述的半导体结构的形成方法，其中该UV硬化工艺使该接触孔蚀刻停止层的应力趋于拉伸方向。
16.如权利要求13所述的半导体结构的形成方法，其中该UV硬化工艺使该接触孔蚀刻停止层的应力趋于压缩方向。
17.一种半导体结构的形成方法，包括：
提供基板，具有第一主动区与第二主动区；
形成第一金属氧化物半导体元件于该第一主动区；
形成第二金属氧化物半导体元件于该第二主动区，且该第二金属氧化物半导体元件的型态与该第一金属氧化物半导体元件的型态相反；
形成接触孔蚀刻停止层于该第一与第二金属氧化物半导体元件上；
形成掩模层，遮蔽该第一金属氧化物半导体元件；以及
进行硬化工艺，将该第二金属氧化物半导体元件上的该接触孔蚀刻停止层的应力转换成相反型态；
其中该硬化工艺由下列工艺组成：UV硬化、激光硬化、电子束硬化、或上述的组成。
18.如权利要求17所述的半导体结构的形成方法，其中该第一金属氧化物半导体元件为p型金属氧化物半导体元件，且该第二金属氧化物半导体元件为n型金属氧化物半导体元件。
19.如权利要求17所述的半导体结构的形成方法，还包括：
去除该掩模层；
形成额外掩模层，遮蔽该第二金属氧化物半导体元件；以及
进行额外硬化工艺，其中该硬化工艺与该额外硬化工艺的参数不同。
20.如权利要求17所述的半导体结构的形成方法，还包括在形成该掩模层之后且在该硬化工艺之前，进行离子注入于该接触孔蚀刻停止层。
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