CN100533590C

CN100533590C - 铁电存储器

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Publication number: CN100533590C
Application number: CNB038159813A
Authority: CN
Inventors: 何宇明汤姆
Original assignee: Iota Technology Co Ltd; Symetrix Corp
Current assignee: Iota Technology Co Ltd; Symetrix Corp
Priority date: 2002-05-06
Filing date: 2003-05-05
Publication date: 2009-08-26
Anticipated expiration: 2023-05-05
Also published as: TWI301271B; DE60309461D1; JP2005530283A; CN1666293A; WO2003096352A2; ATE344525T1; KR20050025176A; US20030206430A1; US20040105296A1; US6809949B2; HK1081320A1; EP1502265A2; US7212427B2; AU2003225292A1; DE60309461T2; EP1502265B1; AU2003225292A8; WO2003096352A3; TW200400509A

Abstract

一种铁电存储器(436)，包括位线对(102，104)，驱动线(103)，它平行于位线且位于位线之间，以及被关联的存储单元(100)。存储单元包括两个铁电电容器(106，108)，每个电容器通过晶体管(105，109)被连接到一个上述的位线上，此外每个电容器通过晶体管(107)还被连接到驱动线上。所有三个晶体管的栅极(123，136，128)被连接到垂直于位线和驱动线的字线(101)上，所以当字线没有被选择时，电容完全与任何扰动隔离开来。具有三个位线输入(519、516、518)的读出放大器(502)将存储单元位线与得自两个虚拟位线(226，228)的一个信号相比较。存储单元利用一种非破坏性读取方法被读取出，不同铁电极化状态的铁电电容器有不同的电容量，该方法通过区别该不同电容量实现读取。

Description

铁电存储器

发明背景

发明领域

本发明总体上涉及到铁电存储器，具体来说，涉及到这样一种存储器，它的存储单元包含有铁电电容器且排列行和列以形成一个阵列。

问题陈述

众所周知，铁电材料能够保持极化状态，可用于在非易失性存储器中存储信息。例如，如果一个足够强的电场或电压被加在一个铁电电容器上，当电压去除后，在电场方向上的极化状态被保持。如果之后电场在相反的方向上被加到同一电容器上，那么铁电材料发生反转，当电场去除后，在相反方向上的极化状态被保持。多种电子电路已经被设计用来将一个方向上的极化状态与数字逻辑“1”状态相关联，将相反方向上的极化状态与逻辑“0”状态相关联。例如，参见1959年3月3日授予J.R.Anderson的美国专利2,876,436中描述的电路。如同其它集成电路存储器，这些电路含有以行列形式排列的存储单元，每存储个单元包括至少一个开关，一个有一对电极的电容器，并且存储单元还包含有时被称作驱动线，连接到每个单元中电容器的一个电极上板线(plate line)，以及通过开关被连接到电容器的另一个电极上的位线。在本公开中，如本领域中有时所用的名称那样，我们将“板”线称作为“驱动”线。在上面引用的Anderson的专利中，开关是一个二极管。如本领域中已知的，开关可以是一个具有栅极、源极和漏极的晶体管，并且存储器含有被连接到晶体管的控制栅极上的字线。例如，参见1989年10月10日授予S.Sheffield Eaton，Jr.的美国专利4,873,664。晶体管被栅极控制起到一个开关的作用，将电容器与位线相连。通过在位线上加一个高电压或低电压信息被写入一个存储单元中，将晶体管打开使位线和电容器相连，并且在驱动线上施加预定的高电压或低电压。高电压促使存储单元呈现一个极化状态，而低电压促使存储单元呈现相反的极化状态。通过在位线和驱动线之间建立一个电压差存储单元被读取，并且通过晶体管将位线和电容器相连。如果铁电状态由于施加的电压发生改变，位线将呈现第一电压，如果铁电状态没有改变，那么位线将呈现第二电压。将位线电压与一个参考电压相比较，该参考电压大约是第一电压和第二电压的中间电压大小，如果位线电压低于参考电压，读出放大器驱动一个低输出，如果位线电压高于参考电压，读出放大器驱动一个高输出。这样，当存储单元被读取时，铁电电容器的在读取之前的状态确定了输出状态。

在上述的存储器以及其它类似常规的铁电存储器中，驱动线受到脉冲的作用。驱动线相对较长且被连接到许多电容器的电极上，具有高的电容量。因此，需要相对较长的时间将电压升到其最高值，带来的结果是读写存储器的时间长。为了加快读写操作的速度，驱动线不是受脉冲作用的铁电存储器已经被开发出来。参见HirokiKoike等人于1996年11月在IEEE Journal Solid State Circuits 31卷11期上发表的文章“A60-ns 1-Mb Nonvolatile Ferroelectric MemoryWith A Nondriven Cell Plate Line Write/Read Scheme”。另一种方法是使驱动线平行于位线，这样每次只有一个电容器受到脉冲作用。参见上述Eaton，Jr.的专利中图6的实施例。分段驱动线也被建议用来加速驱动线周期以及减小功耗。参见美国专利5,598,366。但是，由于显著的扰动问题所有这些存储器都不是很成功。“扰动”是大多现有技术的铁电存储器难以解决的特性，其中“扰动”电压，通常振幅较小，不可避免地被加到未被存取的存储单元，这些电压可能改变存储单元的状态并且导致错误的读取。例如，在Koike等人的参考件中说明了，从位线和驱动线到一个未被存取的电容器结点的泄漏可能毁坏数据。这个问题利用补偿电路来克服，但增加了存储器的复杂性且使存储器变慢。因此，扰动问题要么导致存储器被制造得更复杂并且更慢以克服扰动，如Koike等人的参考文件所述，要么仅导致不太可靠而不能成功的设计，例如Eaton，Jr.的专利。此外，这种存储单元所需的平均功耗十分高。

直到最近，所有的铁电材料随着时间趋于疲劳，并且反转电荷减少到存储单元不能被读取的程度。大约10年前，一类不会疲劳的材料被发现，这里称作为层状超晶格复合物。但是虽然这些材料的反转电荷(switching charge)保持稳定，但这些材料仍然会老化，也就是第一电压和第二电压的量值通常取决于存储单元的先前记录。例如，依赖于先前记录，对一个特定存储单元一次读取中的第一电压和第二电压与之后对同一存储单元读取的第一电压和第二电压不同；或者由于电容器内的电荷再分配，磁滞曲线会随时间产生毫秒级漂移。因此，虽然对一次读取参考电压在第一电压和第二电压之间，但之后的读取中第一电压和第二电压都可能高于参考电压。通常这会导致对存储单元的误读。因此，由于读取或数据的读出相对不可靠而使这些存储器不“安全”。

上述问题一个典型的解决方法在1989年12月19日授予KennethJ.Mobely的美国专利4,888,733中被公开。在Mobely的专利中提出的存储器将铁电电容器与两个晶体管隔离开来，以避免扰动问题。存储器还在一个方向上将脉冲作用于铁电电容器且将被充电荷存储在第一临时存储电容器中，在相反的方向上将脉冲作用于铁电电容器并将被充电荷存储在第二临时存储电容器中，然后比较在所述两个存储电容中存储的电荷。因此，这种存储器本质上是比较同一个电容器在一个时间间隔内接连发生的两个状态，该时间间隔太短暂而不能发生老化作用或其它变化，避免了老化问题。然而，该解决方法读取存储器时需要三倍的时间；因此，这种存储器与本领域需要快速读取时间的存储器相比没有竞争性。此外，额外的临时存储电容器是线性电容器，它们在存储器中占据相当大的额外空间，因此根据Mobley设计的存储器体积相对较大，且在存储芯片日益密集的存储器市场上没有竞争性。有许多其它多电容器/多晶体管铁电存储器已经被建议用来解决上述问题，一些已经被使用在商业产品中。所有这些存储器相比传统的动态随机存取存储器(DRAM)都密集几倍且更慢。

上述的问题，特别是老化问题和“扰动”问题，在最快的和最密集的存储器体系结构中十分严重。因此，到现在铁电存储器的商业应用被限制在相对较慢和体积较大的体系结构，例如Mobley的设计。非常需要一个比Mobley的设计更快且体积更小的铁电存储器体系结构，但是却不受到扰动问题的制约。如果这种存储器设计还避免了老化问题，将是该领域中一个重大的进步。

发明内容

本发明提供一种铁电存储器解决了上述问题和现有技术的其它问题，该铁电存储器中每个存储单元可被单独地选择而不会电连接到任何其它存储单元，因此消除了任何扰动的可能性。

本发明还提供了读取铁电存储单元的方法，该方法读出不同逻辑状态的存储单元之间的电容差。

本发明还提供了一种存储单元，它的铁电元件是电容器，存储单元可以被读取而不用反转铁电电容器。

本发明还为铁电存储器提供了一种新的位线驱动器，它驱动位线至一伏特电压或更小电压，最好小于0.5伏特。

本发明还提供了一个用于铁电存储器的新的读出放大器，读入放大器包括三个位线输入，其中两个是来自虚拟位线的输入。

本发明还提供了操作有一对虚拟单元的铁电存储器的方法，虚拟存储单元的逻辑状态是交替的，以避免影响虚拟单元。

本发明还提供了一种铁电存储器，其中的位线被分区(partitioned)。

本发明提供了一种铁电非易失性存储器，它包含：多对平行的位线和多个存储单元，每个存储单元与多对位线中的一个相关联，每个存储单元包含：具有第一电极和第二电极的第一铁电电容器，具有第一电极和第二电极的第二铁电电容器，具有栅极的第一晶体管，以及具有栅极的第二晶体管；其中，在每个存储单元中，第一晶体管被连接在第一电容器的第一电极和相关联的位线对中的一个位线之间，第二晶体管被连接在第二电容器的第一电极和相关联的位线对的另一个位线之间；存储器还包含多个驱动线和与每个驱动线相关联的驱动线晶体管，驱动线晶体管包含栅极，驱动线平行于位线，每个驱动线通过驱动线晶体管被连接到至少一个存储单元中的至少一个电容器的第二电极上，每个驱动线被连接到两个或更少的存储单元上，存储器还包括垂直于位线对和驱动线的字线，以及第一晶体管、第二晶体管和驱动线晶体管的栅极连接到字线。优选地，每个驱动线只被连接到一个存储单元中的第一晶体管的第二电极和第二晶体管的第二电极上。优选地，有一个驱动线与每个存储单元相关联，且该驱动线位于位线对的位线之间，所述位线对与所述驱动线相关联的存储单元相关联。优选地，每个驱动线被连接到在两个存储单元中的第一晶体管的第二电极和第二晶体管的第二电极上。优选地，位线是互补的且每个存储单元是一个1比特存储单元。优选地，所述两个存储单元其中之一是一个2比特存储单元，而另一个是一个含有虚拟电容器的1比特存储单元，并且被连接到虚拟电容器上的位线是一个虚拟位线。优选地，所述位线是顶级位线，并且有被划分成第一组和第二组的多个存储单元，存储器还包括一个具有栅极的第一组选择晶体管，具有栅极的第二组选择晶体管，第一组选择线，第二组选择线，第一个第二级别位线，和第二级别位线，其中第一组选择晶体管被连接在顶级位线和第一个第二级别位线之间，第二组选择晶体管被连接在顶级位线和第二级别位线之间，第一组选择线被连接到第一组选择晶体管的栅极上，且第二组选择线被连接到第二组选择晶体管的栅极上。优选地，存储器还包括一个位线驱动电路用来驱动位线至存储器的高电压的三分之一或更小的电压。优选地，每个存储单元是一个2比特存储单元。优选地，所述位线对其中一对是虚拟位线，被连接到虚拟位线对上的存储单元是一个虚拟单元，且连接到虚拟单元上的驱动线是一个虚拟驱动线。优选地，虚拟位线是互补的。优选地，在第一存储器周期内，在虚拟单元中的第一电容器的逻辑状态是逻辑“0”，而虚拟单元中的第二电容器的逻辑状态是逻辑“1”，并且在第二个存储器周期内，在虚拟单元中的第一电容器的逻辑状态是逻辑“1”，而虚拟单元中的第二电容器的逻辑状态是逻辑“0”。优选地，存储器还包括具有三个位线输入端的读入放大器，其中两个输入端被连接到虚拟位线对上。优选地，有两个驱动线和两个驱动线晶体管与每个存储单元相关联，通过两个驱动器晶体管中的第一个驱动器晶体管，两个驱动线中的一个被连接到第一电容器的第二电极上，并且，通过两个驱动器晶体管中的第二个驱动器晶体管，所述两个驱动线中的另一个驱动线被连接到第二电容器的第二电极上。优选地，连接在每个存储单元上的位线对是互补的。优选地，每个存储单元是一个2比特单元。优选地，存储单元中的一个包含一个虚拟电容器。优选地，包含有虚拟电容器的该存储单元是一个虚拟单元，它有一对虚拟位线被连接到一对虚拟电容器上和一对虚拟驱动线也被连接到这对虚拟电容器上。优选地，在第一个存储器周期内，在虚拟单元中的第一电容器的逻辑状态是逻辑“0”，而虚拟单元中的第二电容器的逻辑状态是逻辑“1”，并且在第二个存储器周期内，在虚拟单元中的第一电容器的逻辑状态是逻辑“1”，而虚拟单元中的第二电容器的逻辑状态是逻辑“0”。优选地，有多个字线，各个字线与不同行的存储器相关联，使得一行存储单元的每个存储单元中每个晶体管的栅极被连接到与该行关联的字线上；此外，存储器包括一个驱动线驱动器电路，通过所述驱动线，它被连接到所述多个行的每一行存储单元中至少一个存储单元的第一和第二电容器。

在另一方案，本发明提供了一种铁电非易失性存储器，它包含一对互补的位线，位于该互补位线之间且平行于所述位线的驱动线，垂直于该位线和驱动线的字线，和一个存储单元，该存储单元包含：第一铁电电容器，第二铁电电容器，第一晶体管，第二晶体管，和一个驱动线晶体管，其中第一晶体管被连接在第一电容器和互补位线中的一个位线之间，第二晶体管被连接在第二电容器和互补位线中的另一个位线之间，并且，驱动线晶体管被连接在至少一个电容器和驱动线之间。

在另一个方案中，本发明提供了一种铁电非易失性存储器，其中位线和/或驱动线被分区。在位线被分区的实施例中，有位线的层次结构，每个较高层次级别位线通过晶体管被连接到多个下一较低级别位线，所述晶体管被组选择信号控制。优选地，有顶级位线，并且有多个存储单元被划分成第一组和第二组，存储器还包括具有栅极的第一组选择晶体管，具有栅极的第二组选择晶体管，第一组选择线，第二组选择线，第一个第二级别位线，和第二个第二级别位线，其中第一组选择晶体管被连接在顶级位线和第一个第二级别位线之间，第二组选择晶体管被连接在顶级位线和第二个第二级别位线之间，第一组选择线被连接到第一组选择晶体管的栅极上，且第二组选择线被连接到第二组选择晶体管的栅极上。

在另一个方案中，本发明提供了一种铁电非易失性存储器，包括：第一位线；平行于第一位线的第二位线；位于第一位线和第二位线之间且平行于它们的驱动线；多个存储单元，每个存储单元包含：第一铁电电容器，第二铁电电容器，第一晶体管，第二晶体管，和第三晶体管，每个都有一个栅极；其中第一晶体管被连接在第一电容器和第一位线之间，第二晶体管被连接在第二电容器和第二位线之间，此外，第三晶体管被连接在所述电容器和驱动线之间；多个字线，每个字线与不同行的存储器相关联，在一行存储单元的每个存储单元中每个晶体管的栅极被连接到与该行关联的字线；以及，一个位线驱动器电路，通过所述驱动线，连接到所述多个行的每一行存储单元中至少一个单元的第一和第二电容器。

在另一个方案中，本发明提供了一种铁电非易失性存储器，该类型存储器具有多个以行列形式被排列的存储单元，每个列包含沿着该列的连接到存储单元上的一个位线，每个行包含沿着该行的连接到存储单元上的一个字线，存储器还包括多个与位线和字线不同的驱动线，每个存储单元被连接到一个相应的驱动线上，每个存储单元包含一个铁电元件，该铁电元件的极化状态对应于被存储的数据，存储器还包括提供一个读取信号的一个信号发生器，其中改进之出在于存储器还包括一个位线驱动电路，该位线驱动电路响应于所述读取信号以驱动位线至不超过1伏特的电压。

在另一个方案中，本发明提供了一种铁电非易失性存储器，该类型存储器具有多个以行列形式被排列的存储单元，每个列包含沿着该列连接到各存储单元上的一个位线，每个行包含沿着该行连接到各存储单元上的一个字线，存储器还包括多个与位线和字线不同的驱动线，每个存储单元被连接到一个相应的驱动线上，每个存储单元包含一个铁电元件，铁电元件的极化状态相对应于被存储其中的数据，存储器还包括一个信号发生器用于提供一个读取信号，其中改进在两个位线是互补的虚拟位线和位线中的一个不是虚拟位线；存储器还包含：一个读出放大器，它有可连接到不是虚拟位线的位线上的第一位线输入端，和可连接到第一个虚拟位线上的第二位线输入端，以及可连接到第二个虚拟位线上的第三个位线输入端。

在另一个方案中，本发明提供了一种铁电非易失性存储器，该类型存储器具有多个以行列形式被排列的存储单元，每个列包含连接到沿着该列的各存储单元上的一个位线，每个行包含连接到沿着该行的各存储单元上的一个字线，存储器还包括多个与位线和字线不同的驱动线，每个存储单元被连接到一个相应的驱动线上，每个存储单元包含一个铁电元件，铁电元件的极化状态相对应于被存储其中的数据，其中改进在位线是顶级位线以及有多个存储单元被划分成第一组和第二组；存储器还包含：具有栅极的第一组选择晶体管，具有栅极的第二组选择晶体管，第一组选择线，第二组选择线，第一个第二级别位线，和第二个第二电平位线，其中第一组选择晶体管被连接在顶级位线和第一个第二级别位线之间，第二组选择晶体管被连接在顶级位线和第二个第二级别位线之间，第一组选择线被连接到第一组选择晶体管的栅极上，以及第二组选择线被连接到第二组选择晶体管的栅极上。

本发明还包括操作铁电非易失性存储器的方法，该存储器包含多个存储单元，每个存储单元包括一个存储单元铁电元件，该操作方法包含：将每个存储单元铁电元件与所有其它存储单元铁电元件电隔离开来。优选地，存储单元铁电元件是铁电电容器。

在另一个方案中，本发明提供了一种操作铁电非易失性存储器的方法，该类型存储器具有多个以行列形式被排列的存储单元，每个列包含连接到沿着该列的存储单元上的一个位线，每个行包含被连接到沿着该行的存储单元上的一个字线，存储器还包括多个与位线和字线不同的驱动线，每个存储单元被连接到一个相应的驱动线上，每个存储单元包含一对铁电存储元件，每个铁电存储元件的极化状态相对应于被存储其中的数据；该操作方法包含：将每个铁电存储元件对与所有其它铁电存储元件对电隔离开来。优选地，每个驱动线被连接到沿着一列的各存储单元上，并且在所述列中的每个存储单元包括多个晶体管，第一个晶体管被连接在第一个铁电电容器和与所述列相关联的位线对中第一个位线之间，第二个晶体管被连接在第二个铁电电容器和与所述列相关联的位线对中第二个位线之间，以及第三个晶体管被连接在最后一个铁电电容器和与所述列相关联的驱动线之间，并且电隔离包含，除了在所关联的存储单元地址被选中，且每次在所述列上仅有一个存储单元被选中的时候，保持与所述列上每个存储单元相关联的第一、第二和第三晶体管关断。优选地，第三晶体管被连接在第一铁电电容器和关联的第一驱动线之间，并且每个存储单元包括连接在第二铁电电容器和关联的第二驱动线之间的第四晶体管，并且所述保持关断包含将在所述列中的第四晶体管保持关断，除了在关联的存储单元地址被选中的时候。优选地，所述隔离包括在保持隔离状态下写一个存储单元。优选地，写操作包含在第一个时间周期内写第一个预先确定的逻辑状态以及在第二个时间周期内写第二个预先确定的逻辑状态。优选地，写操作包含在一对所述元件的两个铁电存储元件中写入第一个预先确定的逻辑状态，以及接着在所述一对铁电存储元件的任一元件中写入第二个预先确定的逻辑状态，对于铁电存储元件所述被加到存储器中的数据需要它处于一个不同于第一预先确定状态的状态。优选地，所述隔离包括在保持隔离下读一个存储单元。优选地，所述读操作包含破坏性的读取方法。优选地，所述读操作包含非破坏性的读取方法。

在另一个方案中，本发明提供了一种操作铁电非易失性存储器的方法，该类型存储器具有多个以行列形式被排列的存储单元，每个列包含连接到沿着该列的各存储单元上的一个位线，每个行包含被连接到沿着该行的各存储单元的一个字线，存储器还包括多个与位线和字线不同的驱动线，每个存储单元被连接到一个相应的驱动线上，每个存储单元包含一对铁电存储元件，每个铁电存储元件的极化状态对应于存储于其中的数据；该操作方法还包含：将每个铁电存储元件对与所有其它铁电存储元件对电隔离开来；施加单个读取脉冲到一个存储单元；接着在该单个读取脉冲后读出该存储单元的逻辑状态。优选地，该操作方法还包含施加一个重写脉冲到该存储单元。

在另一个方面，本发明提供了一种操作铁电非易失性存储器的方法，该类型存储器具有多个以行列形式被排列的存储单元，每个列包含连接到沿着该列的各存储单元上的一个位线，每个行包含连接到沿着该行的各存储单元上的一个字线，所述存储器还包括多个与位线和字线不同的驱动线，每个存储单元被连接到一个相应的驱动线上，每个存储单元包含一个铁电存储元件，所述铁电存储元件的极化状态对应于被存储于其中的数据，该操作方法包含：施加一个不超过1伏特的读取脉冲电压到存储单元；接着在读取脉冲之后读出该存储单元的逻辑状态。优选地，读取脉冲为0.5伏特或更小。

在另一个方案中，本发明提供了一种读取铁电非易失性存储器的方法，该类型存储器具有至少二十五个以行列形式被排列的存储单元，每个列包含连接到沿着该列的各存储单元上的一个位线，每个行包含连接到沿着该行的各存储单元上的一个字线，所述存储器还包括多个与位线和字线不同的驱动线，每个存储单元被连接到一个相应的驱动线上，每个存储单元包含一个铁电存储元件，该铁电存储元件的极化状态对应于被存储其中的数据，该读取方法包含：读取连接到一个被选择的驱动线上一个存储单元；以及在读取步骤中，将不超过四个铁电存储元件电连接到被选择的驱动线上。

在另一个方案中，本发明提供了一种读取铁电非易失性存储器的方法，该类型存储器具有多个以行列形式被排列的存储单元，每个列包含连接到沿着该列的各存储单元上的一个位线，每个行包含连接到沿着该行的各存储单元上的一个字线，存储器还包括多个与位线和字线不同的驱动线，每个存储单元被连接到一个相应的驱动线上，每个存储单元包含一个铁电存储元件，该铁电存储元件的电容量状态对应于被存储其中的数据，该读取方法包含：将一个被选择的存储单元电连接到一个被选择的位线上；并且提供一个与铁电存储元件的电容量状态相对应的数据输出信号。

在另一个方案中，本发明提供了一种读取铁电非易失性存储器的方法，该类型存储器具有多个以行列形式被排列的存储单元，每个列包含连接到沿着该列的各存储单元上的一个位线，每个行包含连接到沿着该行的各存储单元上的一个字线，存储器还包括多个与位线和字线不同的驱动线，每个存储单元被连接到一个相应的驱动线上，每个存储单元包含一个铁电存储元件，该铁电存储元件的极化状态对应于被存储其中的数据，该读取方法包含：将一个被选择的存储单元电连接到一个被选择的位线上；施加一个充电过程到该位线上；不反转被选择单元中的铁电存储元件，吸收元件内的依赖于该铁电存储元件的极化状态一些电荷；以及读取被选择的位线的电压和提供一个与铁电存储元件的极化状态相对应的数据输出信号。

在另一个方案中，本发明提供了一种读取铁电非易失性存储器的方法，该类型存储器具有多个以行列形式被排列的存储单元，每个列包含连接到沿着该列的各存储单元上的一个位线，每个行包含连接到沿着该行的各存储单元上的一个字线，存储器还包括多个与位线和字线不同的驱动线，每个存储单元被连接到一个相应的驱动线上，每个存储单元包含一个铁电电容器，该铁电存储元件的极化状态对应于被存储其中的数据，该读取方法包含：选择一个铁电存储单元；接着读取被选择的存储单元中的电容器而不改变该电容器的铁电极化状态。优选地，读取步骤包含读出铁电电容的电容量。

在另一个方案中，本发明还提供了一种操作铁电非易失性存储器的方法，该类型存储器具有多个以行列形式被排列的存储单元，每个列包含连接到沿着该列的各存储单元上的一个位线，所述位线包括连接到第一虚拟存储单元的第一虚拟位线，每个行包含连接到沿着该行的各存储单元上的一个字线，存储器还包括多个与位线和字线不同的驱动线，每个存储单元被连接到一个相应的驱动线上，每个存储单元包含一个铁电存储元件，铁电存储元件的极化状态相对应于被存储其中的数据，该操作方法包含：在第一个存储器周期中，在第一虚拟存储单元中写入第一个逻辑状态，并在第二个存储器周期中，在第一虚拟存储单元中写入第二个逻辑状态。

在另一个方案中，本发明提供了一种在铁电非易失性存储器中选择一个存储单元的方法，该铁电非易失性存储器具有多个存储器阵列，每个存储器阵列具有多个以行列形式被排列的存储单元；选择所述多个阵列中的一个；并在被选择的阵列中选择一个存储单元。优选地，所述选择操作包含选择一对存储单元而同时将被选择的存储单元与存储器中所有其它存储单元电隔离。优选地，所述选择操作包含选择单个存储单元而同时将被选择的存储单元与存储器中所有其它存储单元电隔离。

在另一个方案中，本发明提供了一种写铁电非易失性存储器的方法，该方法包含：在存储器中选择一个以互补模式使用的单个存储单元；接着在没有将该单个存储单元与该存储器中任何其它未被选择的存储单元电连接的情况下，将数据写到被选择的存储单元中。

在另一个方案中，本发明提供了一种写铁电非易失性存储器的方法，该方法包含：在存储器中选择单个存储单元；接着在没有将该单个存储单元与该存储器中任何其它未被选择的存储单元电连接饿情况下，将数据写到被选择的存储单元中。

在另一个方案中，本发明提供了一种读取铁电非易失性存储器的方法，该方法包含：在存储器中选择一个以互补模式使用的单个存储单元；接着在没有电连接存储器中任何其它未被选择的存储单元情况下，读取被选择的存储单元。

在另一个方案中，本发明提供了一种读取铁电非易失性存储器的方法，该方法包含：在存储器中选择单个存储单元；接着在没有将所述被选择的单个存储单元电连接到存储器中任何其它未被选择的存储单元的情况下，将数据写入所述被选择的存储单元中。

本发明第一次提供了一种铁电非易失性存储器，它在速度、可靠性和密集度上与动态随机存取存储器(DRAMS)和静态随机存取存储器(SRAMS)不相上下。结合附图阅读下面的说明书，本发明许多其它的特性、目标和优点将更加显然。

附图说明

图1是根据本发明的优选实施例的具有三个晶体管和两个电容的存储单元的电路图；

图2是一个电路图，示出了依据本发明存储单元阵列的两个实施例。

图3是一个电路图，详细显示了依据本发明的一个虚拟存储单元；

图4是一个电路图，示出了本发明优选实施例中的读出放大器的接线；

图5是一个电路图，示出了本发明另一优选实施例中的读出放大器的接线；

图6示出了一个采用本发明存储器的代表性实施例；

图7是根据本发明的存储单元的另一个优选实施例的电路图；

图8是根据本发明的虚拟存储单元的一个可供选择的优选实施例的电路图；

图9-12是时序图，图解说明了根据本发明四个可供选择的优选实施例的写功能；

图13-16是时序图，图解说明了根据本发明四个可供选择的优选实施例的读功能；

图17是一个电路图，图解说明了根据本发明优选实施例的支持读功能的位线驱动电路的两个实施例；

图18是图17电路的时序图；

图19显示了铁电材料的示例性磁滞曲线，示出了依据本发明读功能优选实施例的特性；

图20是一个依据本发明优选实施例的分块存储器阵列的一部分；

图21是具有一个2-比特4C/5T存储单元的部分存储器阵列的一个可供选择的优选实施例的电路图；

图22是部分存储器阵列的另一个可供选择的优选实施例的电路图，除了驱动线是位于位线对之间外该存储器阵列与图21相同的存储器阵列相同；

图23是部分存储器阵列的另一个可供选择的优选实施例的电路图，除了包含虚拟位线和电容外该存储器阵列与图21相同的存储器阵列相同；

图24是图解说明了图5中读出放大器的优选实施例的电路图。

具体实施方式

简要留意图6，它显示了一个依据本发明的存储器436。从输入端438加入存储器地址，在控制逻辑电路480、解码器441和多路复用器478中解码，并按照所述地址寻址阵列445中特定的存储单元。在线路435上对应于输入数据的信号通过输入输出(IO)收发器479和多路复用器478被加到被寻址的单元以写入到该单元，并且读出放大器和输入输出收发器479从被寻址的单元读出输出数据并将它输出到线路435上。信号发生器480产生特定的时序信号用来操作所述存储器并把所述信号施加到解码器441、读出放大器和输入输出收发器479以及多路复用器478上。本发明涉及到图1-3、7和8所示阵列445中的存储单元和虚拟单元的新结构，图4和图5中所示的读出放大器结构，图17中所示的位线驱动器，和图20中所示的阵列结构，它们独立地且互相结合地导致了一个密集、快速、可靠并且高效节能的存储器，本发明还涉及到操作和制造这些结构以及使用这些结构的存储器，其中一些方法在图9-16、18和19中被示出。

这里，“电压线”通常对应位线、字线、驱动线或其它电压源、或电压接收器(Voltage sink)；术语“三元单元(Trinion cell)”对应具有三个晶体管和两个电容器的存储单元，或者也可以称为3T/2C单元结构。这里，术语“源/漏”通道，当用于晶体管时，指穿过场效应管、其它类型晶体管或其它开关器件的传导通道，取决于栅极的状态或其它开关器件控制机理，这些通道可以是导通的或者非导通的。这里，当在本文中讨论晶片的截面中的方向时，硅层通常在这种图的“底部”，而金属层通常在这种图的“顶部”。这样，当提及第一个元件被放置在第二个元件“之上”通常相应于第二个元件比第一个元件距离硅层更近。因此，“向上”的方向相应于从硅层向金属层的那个方向。

图1是根据本发明优选实施例的存储单元100的电路图。存储单元100包括第一铁电电容器106，第二铁电电容器108和晶体管105、107和109。存储单元100通过字线101，位线以及驱动线103在阵列445(图6)内被连接起来，其中位线对包含位线102和位线104。晶体管105、107和109的栅极123、128和136被各自连接到字线101上。晶体管105的一个源极/漏极在节点113处被连接到位线102上，且晶体管105的另一个源极/漏极被连接到电容器106的下部电极126。电容器106的上部电极125被连接到节点110，它也被连接到晶体管107的一个源极/漏极127和电容器108的上部电极133。晶体管107的另一个源极/漏极129在节点111处被连接到驱动线103上。电容器108的下部电极134被连接到晶体管109的一个源极/漏极上，晶体管109的另一个源极/漏极138在节点112处被连接到位线104上。我们将把晶体管107称作为“驱动线晶体管”。在本文中，这个晶体管是存储单元100的一部分。

图1中优选实施例存储单元100的一个与众不同的方面是位线102和104平行于驱动线103，并且所有上述的线路都垂直于字线101。通过激活仅与特定存储单元相关联的字线与驱动线的一个组合，这个排列能够更好地选择独立的存储单元。当只选择一个存储单元时，这种选择性减少了与要激活整行和整列的存储单元相关的功率需求。此外，以这种方式仅仅选择一个存储单元可防止不需要的扰动电压到达未选择的存储单元。上述情况是可以理解的，因为这种扰动电压可能随着时间导致未选择存储单元极化状态的不必要的变化。当使用这里公开的发明技术时，采用字线、位线和驱动线可供选择的相对走向是可以理解的，并且所有这种变化都被包括在本发明的范围内。

在优选实施例中，图1中描绘的三元单元包括两个铁电电容器和三个晶体管。这三个晶体管由参考字符105、107和109标明，它们优选为N-沟道晶体管，但是也可以是P-沟道晶体管，PN传输门(transmission gate)、双极晶体管、其它电流开关器件，或一些可用晶体管的混合。铁电电容器106和108可包括一系列铁电材料中的一种或多种，包括但不限于PZT(锆钛酸铅)以及层状超晶格材料。层状超晶格材料在1996年5月21日授予的美国专利5,519,234中被讨论，题目为“Ferroelectric Dielectric Memory Cell Can Switch AtLeast Giga Cycles And Has Low Fatigue—Has High Dielectric ConstantAnd Low Leakage Current”，该公开在这里通过参考方式并入。

三元单元优选实施例的一个优点是电容器106和电容器108的上部和下部电极都被至少一个晶体管从它们各自的位线和/或驱动线隔离开来，因此与现有技术相比，当这些晶体管被断开时，能提供优良的电隔离效果。在优选实施例中，这些用来选择性地将电容器106和108与它们各自的位线和驱动线连接隔离开来的晶体管被连接到单个的字线101上。这样，关闭字线首先就关闭所有三个晶体管105、107和109，因此完全地将电容器106和108的两个电极与来自位线102和104和驱动线103的电压扰动隔离开来，并与来自与这些电压线联接的电压噪声源的噪声隔离开。虽然上述的讨论针对具有这样一种结构的电路，该电路能够通过开关单个字线将电容器与所有噪声源充分隔离开来，但是也可以采取另外的实施方式，可以采用超过一个字线以获得期望的电容器电隔离，并且所有这样的变化也被确定在本发明的范围之内。

在本发明的一个实施例中，通过存储位线102和104上的互补数据，3T/2C单元，或三元单元，可以被用来存储单个数据位。这里，这种方法被称作为1-比特存储模式。作为选择地，通过存储位线102和104上独立数据，在本发明的存储单元中可存储两个数据比特。在下面更长的篇幅中讨论该2-比特数据存储选择。这里，这个第二种方法被称作为2-比特存储模式。

当在1-比特存储模式中采用3T/2C存储单元时，可优选提供一个高级别的噪声免疫力。此外，使用与两个电容器106和108的上部电极相接触的公共驱动线或DL线103更好地将均衡的电压脉冲施加到电容器106、108上，因此有益于将两个电容器上部电极的电压和电流状态的失配最小化。

在优选实施例中，为两个隔开的电容器106、108而配置的公共驱动线103结合配置的晶体管107用来减少驱动线103上的电容负载，其中晶体管107被布置在驱动线103和电容器106、108上部电极之间。可以理解，当字线101被去除功率(power down)时，晶体管107将在驱动线103和电容器106和108的上部电极之间形成断路，因此防止电容器106和108加载驱动线103。与有电容负载时相比，电容负载的减少更好地使驱动线103在更短的时间被开关，并且使用更少的能量。此外，适当地在字线101的控制下开关晶体管107，可更好地防止沿着驱动线103的干扰或“扰动电压”影响电容器106和108的上部电极。

除了上面讨论的电隔离的益处，在本发明存储单元优选实施例中，将驱动线103布置在位线102和104之间可更好地均衡两个位线102和104之间的相互电容耦合。

如前所述，3T/2C即三元单元还可被用于2-比特存储模式。在这种情况下，位线102和104优选包含独立的数据比特。运行在这种模式下，本发明存储单元提供的数据存储密度远优于现有技术所能达到的数据存储密度，该存储密度由存储的比特数除以每个单元的晶体管数来计算得到。特别地，在本发明的2-比特存储模式中，两个数据比特可被存储在一个有三个晶体管的存储单元中。相比之下，通常只有一个比特被存储在一个传统的2T/2C存储单元中。因此，本发明的存储单元优选实施例中每1.5个晶体管存储一个比特，而现有技术的2T/2C存储单元每2.0个晶体管存储一个比特。这种数据存储密度的增加更好地进一步减小采用这里公开的发明技术的存储电路的尺寸。

在优选实施例中，配置在位线102和104之间的公共驱动线103产生施加到电容器106和108上部电极的均衡的电脉冲。这种电均衡更好地起到了减少信号的失配和增强同虚拟参考单元(图2和3)一起被使用的读出放大器(图5和6)运作的作用。和使用1-比特存储模式的情况一样，公共驱动线103联合晶体管107的使用更好地起到了减小驱动线103上电容负载的作用。

图2图解说明了根据本发明优选实施例的存储器阵列200和240。图2示出了根据1-比特存储模式实施例的阵列200，以及根据2-比特存储模式实施例的阵列240。阵列200包括多个存储单元列248、249等，和多个存储单元行252、253等，总共有(N+1)×M个单元，其中N+1是阵列200中列的数目，M是阵列200中行的数目。点线243代表形成完整的阵列所需的另外的行，点线244代表形成完整的阵列所需的另外的列。阵列200包括单元100和202-206以及点线243和244所代表的单元。阵列240包括所有阵列200中的单元加上一个虚拟单元列250，包括虚拟单元220、221和由点线245代表的另外单元。优选地，公共驱动线227被布置在位线226和228之间，减小了位线间相互的电容耦合。

图3中显示了一个示例性的虚拟单元。这个单元具有同图1中存储单元100相同的结构，包括三个晶体管310、312和314，两个铁电电容器311和313，它们如上面所述一样的被连接起来，并且如上述图1中的相应元件，通过字线209，虚拟位线226和228以及虚拟驱动线227，连接到阵列240。有两个虚拟位线226和228以及两个虚拟铁电电容器311和313是本发明的重要特点。虚拟单元220以互补模式运作：存储在电容器311和313内的铁电状态以及施加在位线226和228上的信号是互补的。也就是，当电容器311的状态是逻辑“1”时，电容器313的状态是逻辑“0”，并且反之亦然。

回到图2，可以理解，单元100、202-206以及阵列200中其它没有明确显示的每个单元的元件和连接线路，总体对应于图1中描绘的存储单元100的元件和连接线路，而在行250中每个虚拟存储单元的元件和电路总体对应于图3中所示的虚拟单元的元件和电路。但是，为了简洁，图2中每个单元的内部细节被省略掉。

在优选实施例中，字线209、210和其它字线延伸穿过阵列200和240，每个字线相应于一行存储单元。类似地，位线102、104和驱动线103，以及其它位线和驱动线延伸穿过阵列200，并且在位线是互补的1-比特实施例中，每个互补位线对和相应的驱动线相应于一列存储单元。

在优选实施例中，对一个被选中的单元，在这个单元中交汇的字线和驱动线都被激活。例如，当字线210和驱动线103都被激活时，单元203被激活。关于上述激活的驱动线和字线的联合，单元100优选具有一个激活的驱动线，但是缺少激活的字线将防止任何电压到达单元100中电容器的电极上。在单元204内，字线被激活，因此将电容器的上部电极连接到驱动线207上。但是，驱动线207不会被激活，因此防止了对单元204中电容器极化状态的任何扰动。

在现有的技术中，扰动电压的存在阻止了多重虚拟位线的使用，因为扰动电压的破坏性作用会出现在电容器的一个或更多电极上。但是，在本发明的优选实施例中，晶体管或其它开关器件的配置处于每个虚拟单元中电容器的两个电极和所有扰动电压源之间，更好地起到了保护电容器免受这种扰动电压的影响，因此使得存储器电路的设计有更好的灵活性和致密性，而不会扰动存储单元中各种电容器的极化状态。

在图2的实施例中，N是一个整数且可以等于零。也就是说，对每个有效的单元可有一个虚拟单元。优选地，N等于3、7、15或多个其它2N—1数。由本技术可知，可有更多行在所示行之上和/或之下，以及更多的列，包括附加的有效单元列和附加的虚拟单元列。本发明的一个优点是可以使用比现有技术的存储器更多的单元行，而不会显著减慢存储器的速度。那是因为除了被选择的单元，所有一列上的单元都与驱动线断开，因此它们的容抗不会被添加到驱动线的容抗上。因为在现有铁电存储器中，一个存储单元电容器的容抗约与驱动线的容抗在一个量级，所以当根据本发明的存储单元与现有技术的设计相结合时，列的长度可以被扩展的倍数大约等于现有技术设计的一列中存储单元的数目。例如，如果现有技术设计被限定在八行，利用本发明的存储单元，该设计可使用64行并且还具有大约相同的速度。

图4图解说明了在每单元1-比特模式下，读出放大器402连接到图2的阵列和图6的存储器的电路，图5图解说明了在2-比特实施例中，读出放大器502连接到图2的阵列和图6的存储器的电路。读出放大器(例如402)的设计在本领域中是众所周知的，因此将不再详细描述。读出放大器502，特别是其在线516和518上的参考信号是怎样从虚拟单元220得到的这一特征，是新颖的。图4中的位线406和408代表一个位线对，例如位线102和104。在这个实施例中，多个位线对应于相反的逻辑状态。如本领域技术已知的，位线被连接到读出放大器402的两侧。由读出使能线412传送的读出放大器的使能信号SEN通过输入端413被加到读出放大器402上。读出使能线412是连接到信号发生器480的信号线485(图6)中的一根。数据在数据线414上从读出放大器402输出，如本领域技术已知的，数据线414与数据输出线435复用(图6)。

在图5中，位线506对应于任一位线102、104等等。在这个实施例中，读出放大器502包括三个位线输入端516、518和519。一个位线输入端519被连接到位线506上。位线输入端516被连接到虚拟位线226上，以及位线输入端518被连接到虚拟位线228上。在读出放大器502中，来自两个虚拟位线226和228的信号被组合，在参考线520上产生单个的参考信号，该参考信号是信号DM0和DM1的中间值。图6中读出输入端513、读出线512和数据线514连接到存储器436的电路与图4中读出放大器所述的相同。

图24图解说明了图5读出放大器优选实施例的电路图。图24显示了驱动器530、533和531，它们提供读出使能信号和读出放大器502。驱动器533是可选择的，因此用虚线来显示。读出放大器502包括N沟道晶体管541，542、543、544和545，以及P沟道晶体管551、552、553、554、555和556。P沟道晶体管也可以是带有反向栅的N沟道晶体管。传送信号BL的位线输入519被连接到晶体管553和554地栅极。传送信号DM0的虚拟位线被连接到晶体管555的栅极，传送信号DM1的虚拟位线被连接到晶体管556的栅极。驱动器530的输出被连接到晶体管541、542和545的栅极以及驱动器531和533的输入端。驱动器533和531的输出端被连接到节点560，该节点连接到晶体管553，554，555和556的一个源极/漏极。每个晶体管541至544的一个源极/漏极在例如560被连接到地。晶体管541的另一个源极/漏极被连接到连接着晶体管551和542的节点562和晶体管552和543的栅极。晶体管545的一个源极/漏极被连接到晶体管555、556和552的一个源极/漏极。544的另一个源极/漏极被连接到连接着晶体管552和543的节点563，以及晶体管551和542的栅极，晶体管545的另一个源极/漏极被连接到晶体管554、553和551的一个源极/漏极。

读出放大器的操作如下。当读出使能信号被提供到线513上时，晶体管541和544导通以将节点562和563接地。同时，驱动器531、533施加一个高电平到节点560。驱动器531在比较长的时间段提供一个高电平，以提供充分长的时间使节点560上的信号稳定。驱动器533提供一个相对快速的脉冲，用来提高节点560到达高电平的速度。它更适合用于需要高速运作速度的应用场合。如果信号BL高于DM0和DM1的组合信号，晶体管553和554将比晶体管555和556更加导通，所以节点521将更快地被牵引到高电平。另一方面，如果组合的信号DM0和DM1高于信号BL，那么节点520将更快地被牵引到高电平。包括晶体管551、552、542和543的电路503用作传统的读出放大器用来将节点521和520的叠加信号拉到满量程(rail)。也就是，如果节点521上的信号高于节点520上的信号，那么节点521和数据线514被提升到高电平而节点520被降到低电平，如果节点521上的信号低于节点521和520上组合的信号，那么数据线521被降到低电平。

如本领域所公知，单独的读出放大器402可被连接到每个互补的位线对，或一个读出放大器可以被许多使用晶体管的位线对使用，这些晶体管被通过多路复用电路或一些其它方式来自信号发生器480(图6)的信号所操作。类似地，单独的读出放大器502可被连接在虚拟位线和其它每个位线之间，或一个放大器可通过多个位线被利用。

本发明的一个特点是，虚拟单元例如220被驱动，使得电容器311和314处于相反的逻辑状态。然而，具体的逻辑状态可能在每个周期进行交替变化，但是最好这些状态不是如此频繁地被改变，例如，取决于铁电材料，每十个、二十五个或一百个周期变化一次。也就是说，如果对一个周期序列，电容器311是逻辑“0”状态且电容器314是逻辑“1”状态，那么在下一个周期序列，电容器311被置于逻辑“1”状态且电容器314被置于逻辑“0”状态。这将防止电容器留有印痕(imprinting)和/或疲劳，以及极大地提高虚拟单元的匹配。

图6的框图说明了一个代表性的集成电路存储器436，其中存储部分100是一个部件，且其中根据本发明的存储器阵列，例如200和240，被使用。为了简单起见，被显示的实施例是一个16K×1的铁电随机存储器(FeRAM)；但是，本发明可被用在各种尺寸和类型的存储器，包括但不限于那些其中地址没有被复用的存储器，例如，闪存或SRAM型存储器。在所示的16K实施例中，有7个地址输入线438，通过控制逻辑部件480和线439连接到X解码部件441。X解码器441通过128根线446被连接到一个128×128存储单元阵列445上，所述线包括字线，例如252和253(图2)，和所述组选择线940和942(图20)。其它三个地址线438通过控制逻辑480被解码以产生8个Y选择线486来驱动Y多路复用器478，而Y多路复用器478驱动位线和驱动线447，例如102—104和226—228(图2和3)。控制逻辑信号发生器480通过线485被连接到读出放大器和数据输出多路复用器电路479。这些线提供结合图4介绍的SEN信号、将在下面结合图17、18和20介绍的CH和GR SEL信号以及其它信号。线446、447、485和486的数目取决于这里哪一个本发明的实施例被使用，以及阵列的尺寸。DATA总线435是一个双向16比特总线，被连接到读出放大器和数据输出多路复用器479上，并且给存储器提供16比特数据输入。所示的存储单元阵列445的实施例包含128×128＝16,384个存储单元，按惯例被设计成16K。这些单元是基于铁电开关电容器的存储单元，如单元100。

图6中的存储器操作如下。X解码器信号A₀到A₆和Y解码器信号A₇到A₉通过控制逻辑480被锁存、缓冲和解码，且被分别传送到X解码器441和双向(two-way)Y复用器478。X解码器441将地址信号解码并且将这些字线信号，例如上述的WL0和WL1信号，放到字线446中的一根字线上；通常信号被放到被寻址的存储单元的字线上。如上所述，读出放大器和输入输出收发器电路479包括读出放大器，例如402和502(图4和5)，其位于沿着线447的位置以读出和放大被选择的线上的信号，电路479中的输入输出收发器驱动和接收从数据线435来的数据。

图6中存储器436各种元件的显示只是作为一个代表性的实施例，用来说明怎样使用本发明。但是，有差不多几百种存储器设计可以使用本发明，并且不同的设计将各种元件放置在不同的位置，可能不使用其中的一些元件，或可能使用其它元件。例如，在不同的存储器设计中，读出放大器被放置在线447的中点，或放置在与设置线驱动器相同的一端，或在电路的其它位置。在一些存储器中，信号发生器480和X解码器和字线驱动器电路可被合并成单个信号产生元件。存储器436的各种元件组成的电路，除了在本文其它地方所讨论的，在集成电路存储器设计领域是公知的，所以这里不再进一步讨论。用来实现上面描述的功能和其它已知的存储器功能的其它需要的和有用的逻辑电路，也被包括在存储器436中，但是没有被示出和论述，因为其不直接应用于本发明。

图7是根据本发明可选择的存储单元700的电路示意图。这个结构包括四个晶体管711、713、714和716以及两个铁电电容器712和715。晶体管711、713和电容器712被连接到位线706和驱动线707上，连接方法与晶体管105、107和电容器106连接到字线101、位线102和驱动线103(图1)上的方法相同，并且晶体管714、716和电容器715被连接到字线701、位线709和驱动线708上，连接方法与晶体管107、109和电容器108连接到字线101、位线104和驱动线103上的方法相同。唯一的不同是有两个驱动线707和708而不是一个。此外，单元700可设计为具有呈互补状态的晶体管712和715的单个比特单元，或一个2-比特单元。这个结构，如同图1中的单元100的结构，在高噪声环境(例如嵌入式存储器)中非常优秀，因为铁电电容器712、715除了在它们被寻址时候是完全被隔离的。但是，如下面更加详细的描述可见，它的写周期大约是单元100写周期的一半；因此，具有单元700的存储器非常地快。

图8显示了虚拟单元800，其中晶体管811、813、814和816以及电容器812和815被连接到位线806和809，字线801以及驱动线807和808，正如单元700中相应的晶体管和电容器被连接的方式。在这个结构中，与位线806和809一样，虚拟位线807和808总是具有互补信号。

读出放大器402(图4)和502(图5)最好用于单元700的1-比特实施例和2-比特实施例，如上述图1中的单元100。

现在转到图9，它显示了存储单元100写功能优选实施例的时序图。如本领域中惯例的做法，在图9的时序图中，沿x轴向右时间增加，而对六个曲线中的每个曲线，y轴为电压。该时序图说明了图1中所示的每个有关信号WL0、DL0、BL0(1)、BL0(0)、BL1(1)和BL1(0)的相对时序。BL0(1)和BL1(1)是逻辑“1”状态的位线信号，而BL0(0)和BL1(0)是逻辑“0”状态的位线信号。如本领域已知，选择哪一个铁电状态是逻辑“1”和哪一个是逻辑“0”是任意的，并且相反的选择也可以运作。写周期开始于字线电平升高。高电压被记作Vdd。字线可如图所示升到Vdd电压，或优选地，可增加到高于Vdd的电压，如本领域中已知的。接着驱动线信号DL0升到高电平。在位线信号开始和结束时，位线信号上的“X”意思是“不用关心”，如本领域已知的，意思是信号在这个区域的状态无关紧要。如果逻辑“1”状态被写入一个电容器，位线信号BL0(1)或BL1(1)随着DL0升高。因为在电容器两个电极上的电压是相同的，在时间段A到B，在此状态没有东西被写入。但是，在该周期的后半时，在时间点“B”处，DL0降到低电平。因为BL0(1)和BL1(1)停留在高电平，一个大约为Vdd的电压被加到电容器上，在这些条件下，逻辑“1”被写入。位线信号BL0(0)和BL1(0)在逻辑状态“0”被写入到电容器时，停留在低电平。在这种情形下，在时间段A到C，一个相反方向上大约为Vdd的电压被加到所述电容器上，逻辑“0”被写入电容器。这样，总得来说，当DL0为高时，逻辑“0”可被写入存储单元，当DL0为低时，逻辑“1”可被写入电容器。当然，在1-比特互补模式中，相反的状态被写入电容器。

图10所示的是一个可供选择的写功能时序图。在该图中，为了简洁，逻辑“1”位线信号和逻辑“0”位线信号被显示在一起，代表逻辑“1”状态的信号被标识一个“1”，代表逻辑“0”状态的信号被标识一个“0”。在这个例子中，DL0在时间段A到B为低电平，在时间段B到C为高电平。因此，在841和846，逻辑“1”被写入，在844和849逻辑“0”被写入。在843、849和848，没有电压加在电容器上，所以没有东西被写入。因此，在图10的功能中，逻辑“1”在周期的前半时被写入，逻辑“0”在周期的后半时被写入。

图11显示了另一个可选择的写方法。在这个方法中，在周期的前半时在851和855逻辑“0”被写入电容器106和108，并且，如果想要写入逻辑“1”，这在周期的后半时在852和856被完成。如果被写入的状态是逻辑“0”，位线保持低电平，且在853和857没有不进行写入，在周期的前半时被写入的逻辑“0”被保持。在这种写入方法中，正确的数据在周期的后段来到。另一个可供选择的其中正确的数据在后段来到方法如图12所示。在这个实施例中，驱动线信号DL0在周期前半时为低，在后半时为高。因此，逻辑“1”在周期前半时861和865被写入电容器106和108，接着，如果需要，逻辑“0”在周期后半时在863或867被写入。如果被写的状态是逻辑“1”，位线保持高电平，在862和866不进行写入。

图13显示了一种读取单元100的选择破坏性读取方法(SDRO)。在这种方法中，在周期开始时，位线为零电压，且驱动线信号DR0在字线信号WL0升到高电平后也升到高电平。这会引起一个电压被加到位线上。如果电容器在逻辑“1”状态，铁电电容器反转并且加到位线上的电压较高，如在881处那样。如果电容器在逻辑“0”状态，铁电电容器不反转且加到位线上的电压较低，如在882处。读出放大器接着在时间段B到C隔离电压且使高信号处于逻辑“1”即高电平状态，使低信号处于逻辑“0”即低电平状态。此外，在时间段B到C，逻辑“0”被重写到已经是逻辑“0”状态的电容器。驱动线在时间C处降到低电平。如果电容器在逻辑“0”状态，那么没有电压加在电容器上，因为相应的位线也是低电平，且电容器保持在这个状态。如果电容器在逻辑“1”状态，一个大约为Vdd的电压被加到电容器上且它在时间段C到D被重写到逻辑“1”状态。这种读取方法非常强健，因为任何由读功能引起的电容器状态的干扰，例如在读周期期间由电力涌动或回落引起的干扰，通过正向(positive)的重写被纠正。

图14显示了一种可供选择的选择破坏读取(SDRO)方法。在这种方法中开始时，位线也是低电平，驱动线在字线升到高电平后也升到高电平。在BL0信号中，在887处显示了与处于逻辑“0”状态的电容器相应的位线的位线电压，且在886处显示了与处于逻辑“1”状态的电容器相应的位线的位线电压。对BL1信号，电压是相同的。此外，在两个逻辑状态中加在位线上的电压是不同的，且读出放大器驱动逻辑“0”电容器的位线到低电平，驱动逻辑“1”电容器的位线到高电平。这种方法利用了这样一个事实，在时间段A到B，DL0脉冲总是高于位线电压，因此，这个脉冲将不会扰动处于逻辑“0”状态的电容器。因此，重写逻辑“0”状态是不必要的，并且在时间B驱动线信号DL0降到低电平。因为与处于逻辑“0”状态的电容器相应的位线在时间段B到C被驱动到低电平，所以没有电压加到电容器上，且它停留在逻辑“0”状态。但是，处于逻辑状态“1”的电容器的位线被驱动到高电平，它施加一个约为Vdd的电压在电容器上，将它重写到逻辑“1”状态。然后位线下降到低电平状态，这不会引起任何情况发生因为驱动线已经在低电平状态。这种方法的读功能更快速，虽然没有图13的方法那样强健。

上述读取方法说明根据本发明的存储单元可以以一种破坏性读取模式被可靠快速地读取，该读取模式与现有技术的读取方法相似，除了交替出现的虚拟单元被设计成的“0”和“1”状态。但是，本发明还提供了一种非常快速和优选的读取存储单元方法，它与现有技术完全不同，因为它是一种选择性非破坏读取方法。转到图15，选择性非破坏读取方法(SNDRO)的优选实施例在图15的时序图中被说明。同样，读周期开始于WL0升到高电平。但是，在这种方法中，DL0保持低电平。然而，一个少量充电被加在位线102和104上(图1)，它在位线上产生一个电压，该电压远小于将电容器反转所需的矫顽电压。一个提供该电压的位线驱动器示于图17中，并将在下面描述。铁电电容器以何种方式响应这个小电压也将在下面结合图19来描述。现在，只需要注意到处在逻辑“1”状态的铁电电容器的电容量小于处在逻辑“0”状态的铁电电容器的电容量，逻辑“1”状态也就是当驱动线电位低于位线电位时，电容器极化状态的方向与外加电压引起的场的方向相同的状态。因此，它吸收的电荷少于处在逻辑“0”状态的铁电电容器吸收的电荷，并且当施加所述小电压时，与逻辑“1”状态的电容器相应的位线最终电平要高于处在逻辑“0”状态的位线最终电平。也就是说，如果电压在相同的方向刚刚高于所述矫顽电压就会反转的电容器，现在即使电容器没有反转，该电容器会吸收更多的电荷。因此，如图15中曲线888和889所示，与在逻辑“1”状态的电容器关联的位线上的电压和与在逻辑“0”状态的电容器关联的位线上的电压，在铁电电容器充电时，都是首先升高接着降低。因为处在逻辑“1”状态的电容器由于它的电容量较低，没有吸收同样多的电荷，与在逻辑“1”状态的电容器关联的位线会升到高于处在逻辑“0”状态的位线电压。因为铁电电容器没有反转，它们不需要被重写。在时间C后，通过一个本领域已知的预充电电路位线被强制变低，并且在周期结束时字线降到低电平。这个周期非常快因为没有重写。在这个实施例中，位线电压被输出到阵列外部的数据输出电路479，在那里它们被放大且被输出到输出端435，并且因此位线没有被驱动到满量程，这进一步节省了周期时间。

图16根据本发明显示了另一个优选的可供选择的选择性非破坏读取(SNDRO)方法。该方法开始与图15的方法相同，字线升到高电平且驱动线保持低电平，同时一个小电压施加到位线上。但是，在这个例子中，紧跟在读取时间段B到C之后的时间段C到D中，驱动线升到高电平。在这个例子中，读取放大器驱动位线到满量程，高电平位线，也就是相应于处在逻辑“1”状态的电容器的位线，被驱动至Vdd，如曲线891所示，与低电压一致的位线，也就是相应于处在逻辑“0”状态的电容器的位线，被驱动至零电位，如曲线892所说明。因为DL0信号也是高电位，所以没有电压加在处在逻辑“1”状态的电容器上，它保持着逻辑“1”状态。但是，有一个电压加在处在逻辑“0”状态的电容器上，并且它被重写到逻辑“0”状态。接着，在时间D处，DL0降到低电平。加在逻辑“0”状态电容器上的电压变为零，它保持在同一状态。加在逻辑“1”状态电容器上的电压变为Vdd，并且逻辑“1”被重写到该电容器上。接着两个位线都降为零。这种读取方法比图16的读取方法慢，但是它也将电容器“复位”到初始的状态，防止读取功能已经轻微地扰动了它们。但是，虽然它比图15的SNDRO读取周期长，但是它短于上面所述的破坏性读取周期，以及现有技术的读取周期，因为重写时间段不必同样长，因为电容器本来已经就处在被重写达到的状态。因此，这种读取方法提供了一个非常强健的读取周期，该周期短于该领域现有技术的读取周期。

转到图17，位线驱动电路900的两个实施例被显示，它为图15和16的读取方法提供了少量充电。驱动电路900包括两个晶体管902和904以及一个电容器906。晶体管902有一个反向栅。晶体管902还可以是一个P沟道晶体管而晶体管904是一个N沟道晶体管。电容器906可以是一个铁电电容器或一个传统的线性电容器。晶体管902的反向栅被连接到“电荷”线(charge line)908。晶体管902的一个源极/漏极被连接到Vdd，而另一个源极/漏极被连接到电容器906的电极915上，最好是下部电极。在一个实施例中，电容器906的另一个电极916通过线921被连接到地914。第二个实施例包括一个缓冲放大器917。在第二个实施例中，缓冲器917的输入端被连接到电荷线908且输出端被连接到电极916。位于晶体管902和电极915之间的节点911还通过晶体管904被连接到位线907上，晶体管904的栅极被连接到电荷线908上。P沟道晶体管902可由P/NB传输门或任何在CH信号为低电平时导通的门元件代替。同样，N沟道晶体管904可由P/N传输门或任何在CH信号为高电平时导通的门元件代替。

图18示出了说明位线驱动器900的运作过程的时序图920。在周期开始时，在电荷线上的CH信号为低电平，表示晶体管902是导通的且晶体管904是截止的。因此，电极915被牵引到高电平，并且代表这个电极电压状态的LE信号为高电平。然后电荷线上的CH信号变为高电平，从而关断晶体管902且打开晶体管904，这使得电极915上的正电荷被转储到位线907上，导致位线上的电压BL少量升高。电容器906的电容量被精心挑选且与位线907的电容量匹配，使得位线上的电压增加足够多以驱动读操作，但是却不足以严重扰动连接到位线上的存储单元的铁电电容器。优选地，利用目前铁电电容器和存储单元技术领域的状况，选择电容器915使得位线电压增加到存储器电压源的高电压(也就是Vdd电压)的三分之一或更少。更为优选地，它是存储器高电压的四分之一或更少。然而，如结合图19所论述的那样，已经知道即使在电压高至1.5伏和2伏情况下，系统也工作良好，而在现有技术的铁电存储器中，上述电压为存储器高电压的三分之二或四分之三。带有缓冲放大器917的实施例的运作是相同的，除了当电荷线908变为高电平时，缓冲917打开并且驱动上部电极916到高电平，这转储了两倍的电荷到位线907上。

图19是铁电磁滞曲线925，它绘出了铁电电容器如106的电极化率P与电压的关系曲线。这种磁滞曲线在本领域中众所周知，所以它是怎样得到的不需要在这里论述。“Y-轴”代表电容器上的电荷Q，而“X-轴”代表电压V。在零电压处，逻辑“1”状态的铁电电容器在磁滞曲线925的点A处，而逻辑“0”状态的铁电电容器在点C处。当0.4伏电压被加到电容器上时，逻辑“1”状态的铁电电容器沿着磁滞曲线升到点B，而逻辑“0”状态的铁电电容器升到点D。因为磁滞曲线从C到D比从A到D陡峭，所以逻辑“0”状态的电容器吸收了更多的极化电荷。这样，它的最终位线电压状态低于逻辑“1”状态电容器的最终位线电压状态。曲线925上需要注意的一个关键处是，如果对电容器施加在相同方向上的电压，在该电压刚刚大于矫顽电压时，电容器发生反转，此时的磁滞曲线更加陡峭。不论在电容器为哪一个极化状态这都是对的。因此，在SDRO周期内电压较低的位线也是SNDRO周期内电压较低的位线。

图19说明了磁滞曲线不同的陡峭程度会怎样得到一个稳健的读取方案。如果少量电荷被加到电容器上，取决于电容器是在逻辑“1”状态还是逻辑“0”状态，电容器上产生的电压将有很大的差异。如果电容器在状态“A”，充电后所建立的电压将远大于状态“C”的电容器充电后的所建立的电压。所述充电后的电压不足以改变铁电电容器的状态，但是电压的差异很容易被本领域读出放大器读出。在读出后，所述被迅速去除。根据设计的需要，如果需要一个非常稳健的系统，那么可选择回写操作。可选择地，如果一个电压为V1的脉冲被加到铁电电容器的一边，该充电过程很小不足以改变铁电电容器的状态，那么铁电电容器将转储电荷到位线上。逻辑“1”状态下的转储电荷和逻辑“0”状态下的转储电荷的差异是QL-QK。电容器两个不同状态之间的这种大的电荷差异QL-QK，可容易地被本领域现有的读出放大器读出。在读出放大器检测到该状态后，根据设计的需要回写操作可被执行或不必执行。

如本领域已知，当电压从电容器去除后，逻辑“1”状态的电容器回落到大约E点，而逻辑“0”状态的电容器回落到大约F点。每次电容器被读取，电容器返回更加向零靠近的状态。但是，对于本领域目前的铁电电容器，有一个关于磁滞曲线松弛(relax)程度的极限，在经过几百万个周期之后，逻辑“1”状态的电容器到达G点后就不再松弛，并且逻辑“0”状态的电容器到达H点后就不再松弛。但是，如本领域已知，在第一个周期以后的周期过程中的磁滞曲线还会偏移，所以逻辑“1”状态的电容器吸收的电荷总是少于逻辑“0”状态的电容器。上面还解释了，对一个强健系统，为什么在前述的SNDRO读取方法中，即使电容器不反转也需要有重写周期。重写周期将电容器分别返回到状态A和C；这样，电容器的松弛不会影响电容器的性能。

现在转到图20，它显示了根据本发明存储单元阵列930的一部分，它具有被分区的位线和驱动线。阵列930包括几个级别的位线。顶级位线932是存储器436(图6)的位线447中的一个。也就是，它更接近Y多路复用器478。每个顶级位线，例如932，具有与它相关联的由两个第二级别位线934和936组成的多个组(947，948)。如图的上部和底部的932、934和936的位线的延长部分用来代表优选的多个组的第二级别位线的存在。第二位线的数量取决于版图和电路设计的考虑，对不同的执行策略可能不同。每个第二级别位线934、936通过晶体管938和939被各自连接到顶级位线932。晶体管938的栅极被连接到第一组选择线940，而晶体管939的栅极被连接到第二组选择线942。为了允许读者将阵列930的论述和图2的阵列200和240的论述关联起来，我们假设阵列930的左上的存储单元也是阵列200、240左上的存储单元，并且已经给所述元件编上相同的号。为了在阵列930中选择一个被寻址的单元，相应于该单元的组选择线和字线都必须被激活。例如，为了选择单元100，GRSEL1信号必须为高电平，使晶体管938导通，且将第二级别位线934连接到顶级位线932，并且字线101必须为高电平，使晶体管105，107和109导通。为了选择低级组中的单元，GRSEL1为低电平且GRSEL2为高电平。

每个第二级别位线，例如934，被连接到较少数量的存储单元，例如8、16等。总的位线电容量是顶级位线电容量和第二级别位线电容量的总和。因为在存取存一个储单元时仅有一个第二级别位线被连接到顶级位线，其它第二级别位线的电容量不影响总的位线电容量。因此，位线的分区很大地降低了位线的电容量，所以大大地增加了位线达到最高电压的速度，这提高了存储器的速度。

阵列930还包括几个级别的驱动线。顶级驱动线941是存储器436(图6)中线447的一根。也就是，它更接近Y多路复用器478。每个顶级驱动线，例如941，具有与它相关连的由两个第二级别驱动线945和946组成的多个组。驱动线的延长部分(如图的上部和底部的941、945和946)用来代表优选的多个组的第二级别位线的存在。再次，第二驱动线的数量取决于版图和电路设计的考虑。每个第二级别驱动线945、946通过晶体管943和944被各自连接到顶级驱动线941。晶体管943的栅极被连接到第一组选择线940，而晶体管944的栅极被连接到第二组选择线942。在这个实施例中，组选择信号GRSEL1和GRSEL2如上述关于位线的分区那样选择组。与位线一样，每个第二级别驱动线，例如943，被连接到较少数量的存储单元，例如8、16等。总的驱动线电容量是顶级驱动线电容量和第二级别驱动线电容量的总和。因为在存取存一个储单元时仅有一个第二级别驱动线被连接到顶级驱动线，其它第二级别驱动线的电容量不影响总的驱动线电容量。因此，驱动线的划分很大地降低了驱动线的电容量，所以大大地增加了驱动线达到最高电压的速度，这提高了存储器的速度。

在图20所示的实施例中，位线和驱动线都被分区，在其它实施例中，仅有位线或仅有驱动线可被分区。也可以存在低于第二级别的附加级别。重要的方面是有一个位线和/或驱动线的层次结构，每个顶级线通过晶体管连接到多个第二级别线，每个第二级别线通过晶体管连接到多个第三级别线，等等。字线也可按类似于位线和驱动线的方式被划分。

因为单元100比，例如传统的动态随机存取存储器(DRAM)设计，多一个额外的晶体管，所以与可比较的互补模式DRAM设计、或与可比较的使用虚拟单元的DRAM设计相比似乎不够密集。然而，虽然存储器的存储单元部分密度稍微高于有时被标记为1T/1C的传统设计，但是当考虑到每个存储器必须有的支持结构时，隔离和低功耗的优点会导致整体的低密度。因为没有被寻址的电容器被隔离，它们的电容量不影响驱动线和位线电容量，所以所述阵列可被制造得比以前的铁电存储器大很多，对每行存储单元不象一些现有技术的存储器那样需要有巨大的位线和驱动线驱动器，且不需要有板线驱动器。因为支持结构非常小，所以整个存储器密度更小。与DRAM相比，不需要刷新电路，因为存储器是非易失性的。此外，位于位线之间的驱动线使得能够有一个高效的存储器设计，并且同时会减少位线间的串扰，这使得阵列的所有元件更加紧凑。

根据本发明的存储器还比现有的技术设计使用更少的功耗。需要大的位线和驱动线驱动器，或者在某些情形中需要有用于每行存储单元的驱动器的大电容，无法避免地导致高的功率需求。此外，在现有技术的设计中，许多非选中单元被连续地通电。这会浪费功率，在根据本发明的存储器中被排除。

除了隔离电容器和本发明其它一些特点提供的低密度和低功耗，被减少的电容量也大大提高了存储器的速度。减少电容量意味着电压线稳定所需要的时间更少，周期的时间也因此更短。隔离还导致了低噪声，并且完全消除由于其它单元被写入或读取对未选择的存储单元的扰动。较低噪声和许多扰动源的消除使得SNDRO的读取功能可靠，且读取非常快速。

这里已经描述过，存储器有三个晶体管和两个电容器，对称地位于位线之间的驱动线，且具有许多其它新颖的特点。可以理解，附图中显示的和说明书中描述的特定实施例是用做例子，而不应该被理解为限定本发明，对本发明的限定将在下面的权利要求中描述。另外，显然本领域的技术人员现在可以对上述的特定实施例进行大量使用和修改，而不背离本发明的思想。

一些使用本发明特点和优点的存储器阵列结构例子在图21-23中示出。图21是存储器阵列的一部分950的电路图，其中驱动线955和驱动线晶体管956的每一个与一对有两个晶体管、两个铁电电容器的存储单元953和954相关联。在这个实施例中，单个驱动线955被连接到每个电容器957、958、959和960。否则，该电路与图1的电路100相同。电路950可被看作为具有四个电容器和五个晶体管的单个2-比特单元951，或看作为两个1-比特单元953和954，驱动线955通过驱动晶体管被连接到所述两个单元上。

图22是存储器阵列的一部分966的电路图，除了驱动线968位于位线对969、970和971、972之间外，它与阵列950相同。这个实施例也可被看作为单个2-比特单元或两个1-比特单元。这个实施例比图21的实施例更好，因为它有更小的噪声且版图更加平衡和有效。

图23显示了存储器阵列的一部分980的另一个实施例，除了位线对982、983和984、985不是互补的，电容器988是虚拟存储器，且位线985是虚拟位线外，它与图21的实施例有相同的结构。电路980可被看作为单个3-比特单元989或三个1-比特单元990、991和992。

图21—23的实施例比现有技术的任何铁电存储器更加密集且速度更快，但是比前面的实施例有一点慢，且使用更多的功耗。如果有人试图使用连接在单个驱动线上的超过四个的电容器，那么驱动器和支持电路会变得太大且速度降低太多，以至于本发明的大多数优点被丢失。版图效率也被丢失。

已经就铁电存储器描述了本发明，其中的铁电元件是电容器。但是，它的许多方面也可被应用到其中的铁电元件是铁电场效应管或其它铁电元件的铁电存储器。参见，例如，2002年1月15日授予给Lim等人的美国专利6,339,238，在这里通过参考该专利被完全引入，如同这里全部公开一样。许多元件，例如存储单元被完全隔离的结构，也可被用于动态随机存取存储器。

同样显然地，所叙述的器件元件和步骤，在一些例子中，可以以不同的次序被实现；或等价的结构可被用来替代所述的各种结构；或多种不同的材料可被使用。可以理解地，在阅读完上面的公开后，除了上面所述的实施例，本领域的技术人员还可设计出本发明许多不同的实施例。

Claims

1、一种铁电非易失性存储器(436)，包括：多个(248，249)成对(102，104)的平行位线，和多个与所述位线平行的驱动线(103)，垂直于所述位线对和所述驱动线的字线(101)，和多个存储单元(100、202—206)，每个所述存储单元与一个所述的位线对和一个所述驱动线相关联，每个所述的存储单元包括：具有第一电极(126)和第二电极(125)的第一铁电电容器(106)，具有第一电极(134)和第二电极(133)的第二铁电电容器(108)，具有栅极(123)的第一晶体管(105)，具有栅极(136)的第二晶体管(109)；其中在每个所述存储单元中所述的第一晶体管被连接在所述第一电容器的所述第一电极和所述关联位线对中的一个所述位线(102)之间，所述第二晶体管被连接在所述第二电容器的所述第一电极和所述关联位线对中另一个所述位线(104)之间，并且所述第一晶体管、所述第二晶体管的栅极连接到所述字线；所述存储器的特征在于，所述多个存储单元中的每一个存储单元被连接到所述驱动线中相应的一个驱动线，驱动线晶体管(107)与所述每一个驱动线相关联，所述驱动线晶体管包括栅极(128)，每个所述的驱动线通过所述的驱动线晶体管被连接到与所述驱动线相关联的所述存储单元的第一和第二铁电电容器的第二电极，每个所述的驱动线被连接到两个或更少的所述存储单元上；所述驱动线晶体管的所述栅极被连接到所述字线上，以及所述驱动线位于与关联于所述驱动线的所述存储单元相关联的所述位线对中的所述位线之间。

2、如权利要求1所述的铁电非易失性存储器，其中所述存储单元被排列成平行于所述字线的行和平行于所述位线和驱动线的列的形式，其特征在于，每个所述驱动线被连接到在一个存储单元行中的一个所述存储单元中的所述第一电容器的所述第二电极和所述第二电容器的所述第二电极。

3、如权利要求1所述的铁电非易失性存储器，其中所述存储单元被排列成平行于所述字线的行和平行于所述位线和驱动线的列的形式，其特征在于，每个所述驱动线被连接到在一行的存储单元中的所述存储单元中的两个存储单元的所述第一电容器的所述第二电极和所述第二电容器的所述第二电极。

4、如权利要求3所述的铁电非易失性存储器，其中所述驱动线位于所述两个存储单元之间。

5、如权利要求1所述的铁电非易失性存储器，其中所述位线是互补的，并且每个所述存储单元是1-比特存储单元。

6、如权利要求1所述的铁电非易失性存储器，其中所述电容器之一是虚拟铁电电容器，并且被连接到所述虚拟铁电电容器上的所述位线是虚拟位线。

7、如权利要求1所述的铁电存储器，其中所述位线是顶级位线(932)，并且有被划分成第一组(947)和第二组(948)的多个所述的存储单元，所述存储器进一步包括具有栅极的第一组选择晶体管(938)，具有栅极的第二组选择晶体管(939)，第一组选择线(940)，第二组选择线(942)，第一个第二级别位线(934)和第二个第二级别位线(936)，并且其中所述第一组选择晶体管被连接在所述顶级位线和所述第一个第二级别位线之间，所述第二组选择晶体管被连接在所述顶级位线和所述第二个第二级别位线之间，所述的第一组选择线被连接到所述第一组选择晶体管的所述栅极，且所述的第二组选择线被连接到所述第二组选择晶体管的所述栅极。

8、如权利要求7所述的铁电存储器，进一步包括位线驱动器电路(900)用于将所述位线驱动到所述存储器高电压的三分之一或更低。

9、如权利要求1所述的铁电非易失性存储器，其中每个所述存储单元是2-比特存储单元。

10、如权利要求9所述的铁电非易失性存储器，其中一个所述电容器是虚拟铁电电容器，并且连接到所述虚拟铁电电容器上的所述位线是虚拟位线。