CN100536142C - 形成凹进式通路装置的方法 - Google Patents

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Abstract

本发明包含形成凹进式通路装置(180、182、184、186)的方法。提供衬底(102)以在其中具有凹进式通路装置沟渠。一对所述凹进式通路装置沟渠(110)彼此邻近。在所述凹进式通路装置沟渠内形成导电材料(144)，且在所述导电材料附近形成源极/漏极区(170、172、174、176、178、180)。将所述导电材料和源极/漏极区一起并入到一对邻近的凹进式通路装置中。在所述衬底内形成所述凹进式通路装置沟渠之后，在所述邻近的凹进式通路装置之间形成隔离区沟渠(130)，并用电绝缘材料(136)填充以形成沟渠式隔离区。

Description

形成凹进式通路装置的方法
技术领域
本发明涉及形成与半导体构造相关联的凹进式通路装置的方法。
背景技术
半导体晶体管装置是一种包括栅极的装置，所述栅极通过由所述栅极控制的沟道将一对源极/漏极区彼此互连。晶体管装置是半导体构造的常见电路装置。举例来说，晶体管装置可并入到存储器结构中，所述存储器结构包含(例如)动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)。
半导体制造中的持续目标是增加集成度，且因此减小装置所消耗的半导体占地空间量。然而，减小晶体管装置的大小导致许多困难。举例来说，当晶体管装置的沟道长度减小时，试图控制沟道相对侧上的源极/漏极区之间的电子流动时出现许多问题。这些问题一般称为短沟道效应。
一种对于克服短沟道问题可能有效的方法是，使晶体管装置凹进在衬底内，以使得与其为非凹进式时相比，装置消耗较小占地空间且仍具有相对较长的沟道。图1展示非凹进式晶体管装置，且图2展示凹进式装置以供与非凹进式装置进行比较。
首先参看图1，半导体构造10经说明为包括衬底12。所述衬底12可包括(例如)轻度掺杂有本底p型掺杂剂的单晶硅。为了帮助解释所附权利要求书，术语“半导电衬底”和“半导体衬底”经定义为意指包括半导电材料的任何构造，所述半导电材料包含(但不限于)例如半导电晶片的块状半导电材料(单独或以组合件形式而在其上包括其它材料)和半导电材料层(单独或以组合件形式包括其它材料)。术语“衬底”是指任何支撑结构，包含(但不限于)上述半导电衬底。
晶体管装置14由衬底支撑。所述晶体管装置包含栅极16，其通过介电材料18而与衬底12间隔开；沿着栅极侧壁包含侧壁间隔物24；在栅极的相对侧上包含一对源极/漏极区20；且在所述源极/漏极区之间包含沟道区22。
栅极16可包括各种导电材料，包含(例如)各种金属、金属合成物和/或导电掺杂硅或其它导电掺杂半导体材料。介电材料18可包括任何适宜的材料或材料组合，且通常将包括二氧化硅，基本上由二氧化硅组成，或由二氧化硅组成。侧壁间隔物24可包括任何适宜的合成物或合成物组合，且通常将包括氮化硅和二氧化硅中的一者或两者。源极/漏极区20可包括处于单晶硅衬底12内的导电掺杂区，且可包括具有轻度掺杂延伸的重度掺杂区。举例来说，源极/漏极区20可包括重度n型掺杂区或重度p型掺杂区，且可包括在侧壁24下方延伸的轻度掺杂部分。沟道区22掺杂有阈值电压植入物，且当足够的电流通过栅极16时将源极/漏极区20可操作地彼此互连。
图2展示包括半导体衬底32和由衬底支撑的晶体管34的构造30。晶体管包括在衬底内延伸的栅极36、在栅极与衬底之间的介电材料38、在衬底内处于栅极附近的源极/漏极区40和在栅极的最低部分周围延伸并将源极/漏极区40彼此互连的沟道区42。尽管未图示，但可在栅极36附近提供侧壁间隔物，所述侧壁间隔物类似于上文参看图1论述的间隔物24。
衬底32、介电材料38、栅极36和源极/漏极区40可包括与上文关于图1的衬底12、栅极16、介电材料18和源极/漏极区20论述的那些材料相同的材料。并且，可在沟道区42内提供阈值电压植入物，所述植入物类似于在图1的区22内提供的阈值电压植入物。
图2的凹进式装置构造与图1的非凹进式装置构造之间的差异是，图2的装置的沟道区42由于沟道区在栅极36的凹进部分周围延伸而得以加长。相对于图1的装置14，这可减小图2的晶体管装置34的短沟道效应。
尽管凹进式通路装置相对于非凹进式装置在可在避免短沟道效应的同时实现的组装密度方面具有优点，但在凹进式通路装置的大规模制造过程中遇到了各种问题，如果凹进式通路装置要在商业上变得可行的话，就应解决所述问题。因此，需要开发用于大规模制造凹进式通路装置的新方法。凹进式通路装置的一种应用是在存储器阵列中，例如DRAM阵列。因此，如果为大规模制造凹进式通路装置而开发的方法适用于制造存储器阵列，那么将更加合乎需要。
发明内容
在一个方面，本发明包含一种形成凹进式通路装置的方法。提供半导体衬底。在所述衬底内形成凹进式通路装置沟渠。一对凹进式通路装置沟渠彼此邻近。在所述凹进式通路装置沟渠内形成导电栅极材料。在所述导电栅极材料附近形成源极/漏极区。导电栅极材料和源极/漏极区一起形成一对邻近的凹进式通路装置(具体地说，一对凹进式通路晶体管)。在衬底内形成凹进式通路装置沟渠之后，在邻近的凹进式通路装置之间形成隔离区沟渠。用电绝缘材料填充所述隔离区沟渠以形成沟渠式隔离区。
在一个方面，本发明包含另一种形成凹进式通路装置的方法。提供半导体构造，且在衬底内形成凹进式通路装置沟渠。用第一电绝缘材料填充凹进式通路装置沟渠。第一电绝缘材料经图案化成为界定多个通路装置区的掩模。通路装置区是由隔离区包围的岛状物。通路装置区仅包括凹进式通路装置沟渠的若干部分。在隔离区内蚀刻衬底以使隔离区的衬底凹进。用第二电绝缘材料覆盖凹进的衬底以覆盖隔离区。去除第一电绝缘材料的至少大部分，同时留下第二电绝缘材料的至少大部分。随后，在凹进式通路装置沟渠的由通路装置区包括的部分内形成栅极材料。
在一个方面，本发明包含又一种形成凹进式通路装置的方法。提供半导体衬底，且在所述衬底上形成第一图案化掩模。所述第一图案化掩模具有穿过其中的开口，所述开口界定凹进式通路装置的沟渠的第一位置。在所述第一位置中蚀刻衬底以形成延伸到衬底中的凹进式通路装置沟渠。用栅极材料填充凹进式通路装置沟渠。在第一图案化掩模上方以及在栅极材料上方形成第一电绝缘材料。所述第一电绝缘材料经图案化成为界定多个通路装置区的掩模。通路装置区是由隔离区包围的岛状物。通路装置区仅包括凹进式通路装置沟渠的若干部分。蚀刻衬底以使所述隔离区的衬底凹进。用第二电绝缘材料覆盖凹进的衬底。去除第一电绝缘材料。随后，形成多个导电线。各个导电线延伸越过多个通路装置区并将所述多个通路装置区的栅极材料彼此电互连。
附图说明
下文参看以下附图来描述本发明的优选实施例。
图1是半导体晶片片断的图解横截面图，其说明现有技术晶体管装置。
图2是半导体晶片片断的图解横截面图，其说明另一现有技术晶体管装置。
图3和4是在本发明的示范性方面的初步处理阶段说明的半导体晶片片断的图解俯视图和图解横截面侧视图。图4的横截面沿着图3的线4-4。
图5和6分别说明在图3和4的处理阶段之后的处理阶段处图3和4的片断。图6的横截面沿着图5的线6-6。
图7和8分别说明在图5和6的处理阶段之后的处理阶段处图3和4的片断。图8的横截面沿着图7的线8-8。
图9和10分别说明在图7和8的处理阶段之后的处理阶段处图3和4的片断。图10的横截面沿着图9的线10-10。
图11和12分别说明在图9和10的处理阶段之后的处理阶段处图3和4的片断。图12的横截面沿着图11的线12-12。
图13和14分别说明在图11和12的处理阶段之后的处理阶段处图3和4的片断。图14的横截面沿着图13的线14-14。
图15和16分别说明在图13和14的处理阶段之后的处理阶段处图3和4的片断。图16的横截面沿着图15的线16-16。
图17和18分别说明在图15和16的处理阶段之后的处理阶段处图3和4的片断。图18的横截面沿着图17的线18-18。
图19和20分别说明在图17和18的处理阶段之后的处理阶段处图3和4的片断。图20的横截面沿着图19的线20-20。
图21和22分别说明在图19和20的处理阶段之后的处理阶段处图3和4的片断。图22的横截面沿着图21的线22-22。
图23和24是在本发明第二实施例的示范性方面的初步处理阶段展示的半导体晶片片断的图解俯视图和图解横截面侧视图。图24的横截面沿着图23的线24-24。
图25和26分别说明在图23和24的处理阶段之后的处理阶段处图23和24的片断。图26的横截面沿着图25的线26-26。
图27和28分别说明在图25和26的处理阶段之后的处理阶段处图23和24的片断。图28的横截面沿着图27的线28-28。
图29和30分别说明在图27和28的处理阶段之后的处理阶段处图23和24的片断。图30的横截面沿着图29的线30-30。
图31和32分别说明在图29和30的处理阶段之后的处理阶段处图23和24的片断。图32的横截面沿着图31的线32-32。
图33和34分别说明在图31和32的处理阶段之后的处理阶段处图23和24的片断。图34的横截面沿着图33的线34-34。
图35和36分别说明在图33和34的处理阶段之后的处理阶段处图23和24的片断。图36的横截面沿着图35的线36-36。
图37和38分别说明在图35和36的处理阶段之后的处理阶段处图23和24的片断。图38的横截面沿着图37的线38-38。
图39和40分别说明在图37和38的处理阶段之后的处理阶段处图23和24的片断。图40的横截面沿着图39的线40-40。
具体实施方式
本发明包含用于形成与半导体构造相关联的凹进式通路装置的各种方法。在特定方面，形成含有凹进式通路装置和将邻近装置电分离的浅沟渠隔离区的结构。因此，制造凹进式通路装置栅极沟渠和浅沟渠隔离区沟渠。与在形成凹进式通路装置栅极沟渠之前形成浅沟渠隔离区沟渠的现有技术工艺形成对比，本发明的一些方法在形成浅沟渠隔离区沟渠之前形成凹进式通路装置栅极沟渠。尽管在浅沟渠隔离区沟渠之前形成凹进式通路装置栅极沟渠，但可在形成浅沟渠隔离区沟渠之前或之后在凹进式通路装置栅极沟渠内形成栅极材料。
参看图3-40来描述本发明的示范性方面，其中图3-22关于本发明的第一实施例方面，且图23-40关于本发明的第二实施例方面。
首先参看图3和4，说明处于本发明第一实施例方面的初步处理阶段的半导体构造100。构造100包括衬底102，所述衬底102可(例如)包括轻度本底掺杂有p型掺杂剂的单晶硅，基本上由所述单晶硅组成，或由所述单晶硅组成。
在衬底上方形成图案化掩模104。所展示的图案化掩模包括：第一层106，其包括二氧化硅，基本上由二氧化硅组成，或由二氧化硅组成；以及第二层108，其包括氮化硅，基本上由氮化硅组成，或由氮化硅组成。可通过在掩模104上方提供光刻图案化光致抗蚀剂(未图示)，将图案从光致抗蚀剂转移到掩模104的材料并随后去除光致抗蚀剂，来将掩模104形成为所示图案。
图案化掩模104具有穿过其中的开口110，此类开口界定凹进式通路装置的沟渠的位置。开口110的位置在以下论述中可称为第一位置。
穿过由掩模104界定的第一位置而蚀刻衬底102，以形成延伸到衬底102中的凹进式通路装置沟渠。在特定方面，此类沟渠将延伸到衬底102的单晶硅中。所述沟渠经展示为具有底部周界111和从衬底102的最上表面到底部周界的深度“D”。此深度可(例如)从约100到约2000
Figure C20068000917100082
在本发明的示范性方面，衬底102可包括单晶硅，在图3和4的处理阶段处其中具有p阱和/或n阱植入物。可通过氧化单晶硅的最上表面以将层106形成为基本上由二氧化硅组成或由二氧化硅组成并具有从约50
Figure C20068000917100083
到约100
Figure C20068000917100084
的厚度来形成层106。氮化物封盖108可包括从约200
Figure C20068000917100085
到约500
Figure C20068000917100086
的厚度，且通常将包括从约300到约500
Figure C20068000917100088
的厚度。
在一些方面(未图示)，可通过双步骤工艺来缩减开口110的临界尺寸。首先，蚀刻掩蔽层104以形成所示开口110。随后，通过提供沿着侧壁并在开口内延伸的氮化硅层且随后使此层经受各向异性蚀刻以形成间隔物来沿着开口110的侧壁形成氮化物间隔物。在形成此类间隔物之后，开口接着可延伸到衬底102中，使得开口的临界尺寸小于最初通过光刻处理形成的尺寸。
接下来参看图5和6，去除掩模104(图3和4)，且在衬底102上方以及在沟渠110内形成层112。所述层112可(例如)包括二氧化硅，基本上由二氧化硅组成，或由二氧化硅组成。在这些方面，可通过热氧化单晶衬底102的暴露上表面来形成层112。
接下来参看图7和8，在层112上方形成层114，所述层114包括氮化硅，基本上由氮化硅组成，或由氮化硅组成。应了解，此处提供的层112和114的组分是示范性组分，且所述层可包括任何适宜的组分。层112和114可共同称为用于填充沟渠110的第一绝缘材料。图7中以虚线视图展示沟渠110以指示绝缘材料114下方的沟渠位置。
接下来参看图9和10，在层114上方提供光刻图案化的光致抗蚀剂116。所述光致抗蚀剂界定待转移到组成层112和114的第一绝缘材料中的图案。随后，通过适宜的蚀刻将此图案转移到层112和114，所述适宜的蚀刻将层112和114图案化为掩模。所述掩模界定多个通路装置区120、122、124和126。通路装置区是由隔离区130包围的岛状物。通路装置区120、122、124和126仅包括凹进式通路装置沟渠110的最初已经形成的部分(即，图7和8的沟渠)，沟渠的剩余部分在隔离区130内。
在图9的视图中，所示通路装置区120、122、124和126为大致椭圆形。所述大致椭圆形通路装置区具有主纵向椭圆轴，示范性主纵向椭圆轴经展示为区120内的轴121。请注意，可认为沟渠110包括沿着其长度延伸的主长度轴，图9中示范性主长度轴经说明为轴123。在图9中说明的应用中，主纵向椭圆轴121相对于轴123倾斜，且因此并非大致垂直于主长度轴123。然而，应了解，本发明也包含通路装置区的主纵向椭圆轴大致垂直于凹进式通路装置沟渠的主长度轴的方面(例如，下文参看图31和32描述的方面)。
接下来参看图11和12，通过蚀刻使隔离区130的衬底凹进。所述蚀刻去除沟渠110的在凹进式通路装置区120、122、124和126之间的部分。
在蚀刻之后，隔离区130的凹进衬底处于衬底102的最上表面下方深度“E”处。在特定方面，可使衬底凹进到凹进式通路装置沟渠110的最低水平面下方的水平面，使得深度“E”比图4的深度“D”大至少约两倍。深度“E”可对应于浅沟渠隔离区的深度，且在特定方面可从约500
Figure C20068000917100091
到约3500
Figure C20068000917100092
可认为图12的沟渠100中的两者彼此邻近，且可认为隔离区130形成在此类邻近沟渠之间。举例来说，邻近沟渠中的一者可以是标记为131的沟渠，且另一者可以是标记为133的沟渠，且可认为此类沟渠处于隔离区130中形成于其之间的深沟渠的相对侧上。在本发明的所示处理过程中，邻近的凹进式通路装置沟渠131和133已经在其之间形成深沟渠之前形成。
接下来参看图13和14，去除光致抗蚀剂116(图11和12)，且随后在隔离区130的凹进衬底上方以及在通路装置区120、122、124和126的层114上方形成电绝缘材料136。图13中以虚线视图展示通路装置区120、122、124和126以指示此类区的位置，但应了解，在图13的处理阶段处所述区处于绝缘材料136下方。
材料136可包括任何适宜的合成物或合成物组合。在特定方面，材料136可对应于所谓的浅沟渠堆叠，且因此可包括沿着衬底102的二氧化硅薄层、处于所述二氧化硅上方的薄氮化硅衬垫和处于所述衬垫内的厚二氧化硅填料。换句话说，绝缘材料136可主要包括二氧化硅，其中通过薄氮化硅衬垫和薄二氧化硅衬垫使材料的块状二氧化硅与衬底102分离。在一些方面，材料136的块状绝缘合成物可以是旋涂电介质。
在图14的视图中，可认为电介质填充的深区130包括提供在凹进式通路装置沟渠131与133之间的沟渠式隔离区。
接下来参看图15和16，材料136经受平面化(例如，化学-机械平面化)以从层114上方去除材料并形成延伸越过材料136和层114的平面化上表面137。可认为图15和16的平面化从层114上方去除绝缘材料136，同时留下隔离区130的凹进衬底上方的绝缘材料136。
接下来参看图17和18，从衬底102上方去除层112和114，同时留下电绝缘材料136。在一些方面，可认为层112和114共同包括第一电绝缘材料，且可认为去除此类第一电绝缘材料的至少大部分，同时留下对应于材料136的第二电绝缘材料的至少大部分。在所示方面，已经去除了对应于层112和114的第一电绝缘材料的全部，但应了解，本发明包含去除此类材料的少于全部的其它方面。举例来说，如果材料112包括二氧化硅，那么可留下材料112以在随后处理中对应于栅极氧化物。然而，如果不管材料112是否包括二氧化硅而均去除材料112可能是有利的，因为这可允许在形成实际的栅极介电材料之前清洁衬底102的表面。因此，层112和114的材料通常将对应于牺牲材料。
如果需要形成掺杂剂阱(例如，p阱或n阱)，那么可在图17和18的处理阶段在衬底102内提供掺杂剂。
接下来参看图19和20，在凹进式通路装置沟渠110内形成栅极介电材料140，且随后在栅极介电材料上方以及在沟渠内形成导电栅极材料142以填充沟渠。在本发明的所示方面，导电栅极材料142包括第一层144和第二层146。层144和146在界面147处接合。层144可(例如)包括导电掺杂硅，基本上由导电掺杂硅组成，或由导电掺杂硅组成；且层146可(例如)包括一种或一种以上含金属合成物，基本上由所述合成物组成，或由所述合成物组成。所述含金属合成物可以是纯金属和/或含金属化合物。在特定方面，层146可在图20的视图中以递降次序包括钨/硅化钨/氮化钛的堆叠。
所示栅极材料142不仅填充沟渠110，而且延伸到此类沟渠外部。此外，层146的含金属合成物与层144的导电掺杂硅之间的界面(即，界面147)在沟渠外部。
在导电栅极材料142上方形成电绝缘封盖150。封盖150可包括任何适宜的合成物或合成物组合，且在特定方面将包括二氧化硅和氮化硅中的一者或两者，基本上由二氧化硅和氮化硅中的一者或两者组成，或由二氧化硅和氮化硅中的一者或两者组成。
图19中以虚线视图展示通路装置区120、122、124和126以指示所述区在绝缘封盖150下方。
接下来参看图21和22，将材料140、144、146和150图案化成为延伸越过通路装置区120、122、124和126的导电线。更具体地说，将材料140、144、146和150图案化成为多个线160、162、164和166，其中所述线中的每一者延伸越过多个通路装置区并将与不同通路装置区相关联的栅极彼此电连接。
在衬底102内且在导电栅极材料144附近形成源极/漏极区170、172、174、176、178和180。源极/漏极区可根据任何适宜的掺杂剂类型进行掺杂，且可包括任何适宜的掺杂剂。可通过将掺杂剂植入到衬底102中到达适当深度来形成源极/漏极区。导电栅极材料和源极/漏极区一起形成由衬底102支撑的多个晶体管装置180、182、184和186。此类晶体管装置对应于具有在凹进式通路装置沟渠110内延伸的栅极的凹进式通路装置。
可认为晶体管装置180、182、184和186的每一者包括使一对源极/漏极区彼此电连接的栅极。举例来说，可认为晶体管装置180包括使源极/漏极区170与172彼此电连接的栅极；可认为装置182包括使源极/漏极区172与174彼此电连接的栅极；可认为装置184包括使源极/漏极区176与178彼此电连接的栅极；且可认为装置186包括使源极/漏极区178与180彼此连接的栅极。
可通过将成对的源极/漏极区中的一些源极/漏极区连接到位线接触件并将其它源极/漏极区连接到存储节点接触件(即，连接到电容器存储节点)来将晶体管装置并入到动态随机存取存储器(DRAM)阵列中。在本发明的所示方面，源极/漏极区170、174、176和180分别连接到电容器存储节点190、192、194和196；且源极/漏极区172和178分别连接到位线198和200。因此，所示构造可并入到DRAM阵列中。
接下来参看图23和24，其说明处于本发明第二实施例方面的初步处理阶段处的半导体构造300。参看与本发明第二方面实施例相关联的图式，在适当时将使用与上文描述本发明第一方面实施例时使用的编号类似的编号。
构造300包括先前参看图3和4描述的衬底102、层106和108的图案化掩模104以及沟渠110，且因此相同地对应于上文参看图3和4论述的构造。
接下来参看图25和26，形成栅极介电材料302以填衬沟渠100的底部，且随后在沟渠内并在介电材料302上方形成栅极材料304。
介电材料302可(例如)包括二氧化硅，基本上由二氧化硅组成，或由二氧化硅组成。在此方面，可沉积材料302，或可通过氧化沟渠100内从衬底102暴露的硅来形成材料302。如果需要的话，可以两个步骤形成介电材料302，其中一个步骤是在沟渠100内初始形成第一二氧化硅材料，且另一步骤是从沟渠内剥离第一介电材料并在沟渠内形成另一介电材料，所述另一介电材料可以是质量优于初始提供的介电材料的二氧化硅电介质。
栅极材料304可包括硅，基本上由硅组成，或由硅组成。硅可在沉积时进行导电掺杂，或可以非导电掺杂形式沉积且随后在稍后处理阶段处用适当的植入物掺杂。
图26的构造经展示为包括延伸越过栅极材料304并越过绝缘材料108的平面化上表面305。可通过初始提供栅极材料304以覆盖材料108以及填充沟渠，且随后使材料304经受平面化(例如，化学-机械抛光)以从材料108上方去除材料304并形成平面化上表面305，来形成所述平面化上表面305。
如果需要的话，可在沟渠110内形成栅极材料304之前，在衬底102内提供增强植入物和/或阈值电压植入物。
尽管栅极材料304经展示为具有与层108的最上表面共同延伸的平面化表面，但应了解，栅极材料也可具有凹进在层108的最上表面的高度水平面下方的表面。在一些方面，可能优选的是，含硅材料304凹进在层108的最上表面下方。
接下来参看图27和28，材料304和层108的最上表面经受氧化作用以在层108上方形成氧化物310，且在层304上方形成氧化物312。在本发明的特定方面，层108将包括氮化硅，基本上由氮化硅组成，或由氮化硅组成，且因此氧化物310将包括氧氮化硅，基本上由氧氮化硅组成，或由氧氮化硅组成；且层304将包括硅，基本上由硅组成，或由硅组成，且因此氧化物312将包括二氧化硅，基本上由二氧化硅组成，或由二氧化硅组成。氧化物310和312可形成为约30
Figure C20068000917100121
厚到约60
Figure C20068000917100122
厚。
接下来参看图29和30，在氧化物310和312上方提供电绝缘材料314。层314可(例如)包括氮化硅，基本上由氮化硅组成，或由氮化硅组成，且可沉积为约300
Figure C20068000917100123
到约500
Figure C20068000917100124
的厚度。在本发明的一些方面，可认为合成物310、312和314一起形成提供在第一图案化掩模104和栅极材料304上方的绝缘材料316。
图29中以虚线视图展示沟渠110以指示沟渠的位置。
接下来参看图31和32，将材料316图案化成为掩模，所述掩模界定多个通路装置区320、324、326、328、330、332、334和336；且界定包围所述通路装置区的隔离区340。可通过在材料316上方提供光刻图案化的光致抗蚀剂掩模(未图示)，将图案从光致抗蚀剂掩模转移到材料316并随后去除光致抗蚀剂掩模来完成材料316的图案化。
在图案化材料316之后，在隔离区340内蚀刻衬底102以使此隔离区的衬底凹进。隔离区的凹进衬底处于沟渠110的最低高度水平面下方的高度水平面处，且在一些方面，比沟渠110的高度水平面深至少两倍。
隔离区340内的蚀刻从隔离区内去除栅极材料304，同时留下通路装置区320、324、326、328、330、332、334和336内的栅极材料。可通过(例如)反应性离子蚀刻来完成隔离区340内的蚀刻。
氧化物342和氮化物衬垫344提供在经蚀刻的隔离区340内，且在所示方面，还在材料314上方延伸。氧化物342可(例如)包括沿着衬底102的二氧化硅，基本上由所述二氧化硅组成，或由所述二氧化硅组成；且氮化物344可(例如)包括氮化硅，基本上由氮化硅组成，或由氮化硅组成。氧化物可通过氧化构造300的暴露材料而形成，且因此可沿着衬底102包括与沿着材料108和314所包括的组分不同的组分；或者可通过沉积形成。氧化作用可能是优选的，因为这可修复可能已在反应性离子蚀刻期间发生的等离子引发的损坏，且还可在分界表面处侵入到栅极电介质中以提供栅极多晶硅与衬底102的块状硅之间的低泄漏。氧化物优选地经形成为约30
Figure C20068000917100131
到约80
Figure C20068000917100132
的厚度。氮化物衬垫344可沉积在氧化物层342上方，且最终可充当用于后续旋涂玻璃沉积工艺的保护层。
请注意，图31的通路装置区展示为类似于图9的通路装置区的椭圆形。然而，与图9的通路装置区不同的是，图31的通路装置区的主纵向椭圆轴大致垂直于凹进式通路装置沟渠110的主长度轴。
接下来参看图33和34，提供介电材料350以填充凹进的隔离区340。介电材料350可以是旋涂玻璃。介电材料350可初始形成以覆盖绝缘材料316以及填充凹进的隔离区340，且随后可利用平面化(例如，化学-机械抛光)从绝缘材料316上方去除介电材料并形成在介电材料350和层314上方延伸的所示平面化表面351。在一些方面，绝缘材料316(包括材料314、310和312)可称为第一绝缘材料，且绝缘材料350可称为第二绝缘材料。
接下来参看图35和36，去除层314(图34)。这可通过进行湿式氧化物蚀刻以使旋涂玻璃稍许凹进在材料314的氮化物下方且随后进行湿式氮化物剥离以去除材料314来完成。湿式氮化物剥离可选择性地停止于氧化物材料310和312处。
接下来参看图37和38，形成多个线370、372、374和376以延伸越过通路装置区320、324、326、328、330、332、334和336。所述线包括导电材料380和绝缘封盖382。导电材料380可包括(例如)氮化钛/硅化钨/钨的堆叠(在图38的视图中以递升次序)，且封盖382包括氮化硅，基本上由氮化硅组成，或由氮化硅组成。
可通过初始将层380和382的适宜材料完全沉积在构造300的整个最上表面上且随后通过以下步骤图案化所述材料来形成所述线：在层380和382上方形成光刻图案化的光致抗蚀剂，将图案从光致抗蚀剂转移到下伏的层380和382，并随后去除光致抗蚀剂。
图37和38的构造可类似于图21和22的构造而并入到DRAM阵列中。具体地说，可在由导电栅极材料144组成的晶体管栅极附近形成适当的导电掺杂扩散区，且可将电容器构造和位线构造与源极/漏极区电耦合。
图39和40说明相对于图37和38的方面的替代方面。具体地说，构造300可在形成线370、372、374和376之前经受平面化。此平面化去除层108(图35和36)并形成所示平面化表面390。平面化表面390经展示为处于材料106上，但应了解，平面化也可延伸穿过材料106。如果平面化延伸穿过材料106，那么可在形成线之前在衬底102上形成另一介电材料代替材料106。图40的构造可以与上文关于图39的构造论述的方式类似的方式并入到存储器阵列中。

Claims (5)

1.一种形成与半导体构造相关联的凹进式通路装置的方法，其包括：
提供半导体衬底；
在所述衬底内形成凹进式通路装置沟渠；
用第一电绝缘材料填充所述凹进式通路装置沟渠；
将所述第一电绝缘材料图案化成界定多个通路装置区的掩模，所述通路装置区是由隔离区包围的岛状物；所述通路装置区仅包括所述凹进式通路装置沟渠的若干部分；
蚀刻到所述隔离区的衬底中以使所述隔离区的衬底凹进；
用第二电绝缘材料覆盖所述凹进衬底以用所述第二电绝缘材料覆盖所述隔离区；
去除所述第一电绝缘材料，同时留下所述第二电绝缘材料；以及
在去除所述第一电绝缘材料之后，在所述凹进式通路装置沟渠的由所述通路装置区包括的所述若干部分内形成栅极材料。
2根据权利要求1所述的方法，其中所述用第二电绝缘材料覆盖所述凹进衬底通过以下步骤实现：
在所述第一电绝缘材料上方以及在所述隔离区的凹进衬底上方形成所述第二电绝缘材料；以及
平面化所述第二电绝缘材料以从所述第一电绝缘材料上方去除所述第二电绝缘材料，同时留下处于所述隔离区的凹进衬底上方的所述第二电绝缘材料。
3.根据权利要求1所述的方法，其进一步包括形成与所述凹进式装置区的栅极材料相关联的源极/漏极区，所述栅极材料包括使若干对源极/漏极区彼此电互连的栅极；所述成对的源极/漏极区中包括位线接触件和存储节点接触件且被并入到DRAM装置中。
4.一种形成与半导体构造相关联的凹进式通路装置的方法，其包括：
提供半导体衬底；
在所述衬底上方形成第一图案化掩模，所述第一图案化掩模具有延伸穿过其中的开口，所述开口界定凹进式通路装置的沟渠的第一位置；
穿过所述第一位置蚀刻所述衬底以形成延伸到所述衬底中的凹进式通路装置沟渠；
用栅极材料填充所述凹进式通路装置沟渠；
在所述第一图案化掩模上方以及在所述栅极材料上方形成第一电绝缘材料；
将所述第一电绝缘材料图案化成界定多个通路装置区的掩模，所述通路装置区是由隔离区包围的岛状物；所述通路装置区仅包括所述凹进式通路装置沟渠的若干部分；
蚀刻到所述隔离区的衬底中以使所述隔离区的衬底凹进，所述蚀刻还从所述通路装置区之间去除所述栅极材料，同时留下处于所述通路装置区内的所述栅极材料；
用第二电绝缘材料覆盖所述凹进衬底以用所述第二电绝缘材料覆盖所述隔离区；
去除所述第一电绝缘材料；以及
在去除所述第一电绝缘材料之后，形成多个导电线，各个导电线延伸越过多个通路装置区并使所述多个通路装置区的栅极材料彼此电互连。
5.根据权利要求4所述的方法，其中所述用栅极材料填充所述凹进式通路装置沟渠包括：
将所述栅极材料形成为覆盖所述第一图案化掩模且处于所述沟渠内；以及
平面化所述栅极材料以从所述第一图案化掩模上方去除所述栅极材料，同时留下处于所述凹进式通路装置沟渠内的所述栅极材料。
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