CN100538903C - 非易失性半导体存储器 - Google Patents

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Abstract

本发明提供了一种非易失性半导体存储器，包括：非易失性存储单元；以及将数据写入上述存储单元的写入电路，用于对上述存储单元供给写入电压和写入控制电压，以变更上述存储单元的写入状态，改变上述写入控制电压的供给来减慢上述变更，以及在减慢上述变更的过程中禁止上述变更。

Description

非易失性半导体存储器
本申请是申请号为02106452.0、申请日为2002年2月28日、发明名称为“在单个存储单元中存储多值数据的非易失性半导体存储器”的发明专利申请的分案申请。
(一)技术领域
本发明涉及可对数据进行电改写的非易失性半导体存储器，特别是涉及使1个存储单元存储2值以上的多值数据的多值Flash(闪速)存储器。
(二)背景技术
在Flash存储器中，通过进行数据的擦除、写入来改变存储单元晶体管的浮置栅的蓄积电荷量，由此改变阈值，来存储数据。例如，使负的阈值与“1”数据相对应，使正的阈值与“0”数据相对应。
近年来，为了降低位(bit)的单价或为了增加存储容量，开发了使1个存储单元存储多位数据的多值Flash存储器。在使1个存储单元存储2位数据的Flash存储器中，该存储单元对应于数据具有4个阈值带。
通过高精度地控制存储单元的阈值，可得到可靠性高的器件。为了高精度地进行阈值控制，例如在文献“Fastand Accurate ProgrammingMethod for Multi-level NAND EEPROMs(对于多电平NANDEEPROMs的快速和精确的编程方法)，pp129-130，Digest of 1995Symposium on VLSI Technology”中提出了一边以一定的比例提高写入电压Vpgm、一边进行数据写入的方法。
在该文献中记载的方法中，通过例如一边以0.2V/10μsec的比例提高写入电压Vpgm一边写入写入电压Vpgm，从原理上讲可将1个阈值分布宽度控制为0.2V。通常将写入电压Vpgm分割为多个写入脉冲，以一定的比例使各脉冲的电压Vpgm阶梯状地上升。由此，可得到同等的效果。在对存储单元施加各脉冲后确认阈值，如果达到了规定的校验电平，则结束写入。
另一方面，加工尺寸的微细化也正在得到进展。因此，存储单元间的距离缩短了，即使在多值Flash存储器中，也引起了各种各样的问题。即，随着微细化的进展，浮置栅间的距离缩短，引起了以下那样的问题。
考虑2个相邻的存储单元A和B。首先，假定同时都擦除2个存储单元，分别使其具有-3V的阈值。先写入A存储单元的数据。由此，使其阈值例如成为0.5V～1V。其后，对B存储单元写入不同的数据。如果使B存储单元的阈值例如为1.5V～2V，则由于浮置栅间相互的电容耦合，A存储单元的浮置栅的电位下降，其阈值上升。例如上升到1V～1.5V。
在本例中，原来A与B存储单元的阈值差(读出容限)最小应为0.5V。但是，由于浮置栅间相互的电容耦合，缩小为0V。即，区别不同的数据用的阈值差缩小，读出容限消失。
使用图1A～图1C，说明如上所述预先写入了数据的存储单元的阈值受到相对于其它存储单元的写入影响而变化的情况。
图1A示出了对于擦除后的某个存储单元进行了写入后的浮置栅FG1的电荷的状况。在进行了写入后的浮置栅FG1中蓄积了电子。在图中，用「-」的记号示出了电子。其后，对于具有位于其两侧的浮置栅FG2、FG3的其它的存储单元进行写入。于是，如图1B中所示，在开始被写入了的存储单元的浮置栅FG1中引起变化。由于邻接的浮置栅FG2、FG3间的电容耦合，开始被写入了的存储单元的电位下降，如图1B中所示，阈值上升。其结果，具有浮置栅FG1的存储单元的阈值的分布变宽。再有，在图1A、1B中，WL是对于具有浮置栅FG1、FG2、FG3的存储单元共同地设置的字线(控制栅)。
对于这样的问题，使阈值分布宽度变窄的技术在今后是非常重要的。
为了避免这样的问题，可考虑减少写入电压Vpgm的递升量Dvpgm。例如，通过使递升量Dvpgm从0.5V减少为0.1V，阈值分布宽度从0.5V减少为0.1V，读出容限增加0.4V。
但是，通过使递升量成为原来的1/5，必须使写入脉冲的数目为原来的5倍，新产生了写入时间为原来的5倍的问题。
这样，在以往，如果打算确保读出容限来提高可靠性，则存在写入时间增加的问题。
(三)发明内容
本发明是考虑了上述这样的情况而进行的，其目的在于提供既抑制写入时间的增加、又缩短阈值分布宽度、可靠性高的非易失性半导体存储器。
为此，本发明提供了一种非易失性半导体存储器，包括：非易失性存储单元；以及将数据写入上述存储单元的写入电路，用于对上述存储单元供给写入电压和写入控制电压，以变更上述存储单元的写入状态，改变上述写入控制电压的供给来减慢上述变更，以及在减慢上述变更的过程中禁止上述变更。
本发明还提供了一种非易失性半导体存储器，该非易失性半导体存储器包括：多个分别可对数据进行电改写的非易失性半导体存储单元；共同地连接到上述多个存储单元上的多条字线；分别连接到上述多个存储单元上的多条位线；以及将数据写入上述多个存储单元中的写入电路，上述写入电路具有分别与上述多条位线对应设置的用于存储第1和第2控制数据的数据存储电路，上述写入电路根据应写入对应的存储单元中的数据，在上述数据存储电路中设定第1控制数据，在对上述字线供给写入电压的同时，作为上述第1控制数据，对与存储了写入所必要的数据的上述数据存储电路对应的位线供给写入控制电压，对对应的存储单元进行写入，在与进行了写入的上述存储单元中达到了第1写入状态的存储单元对应的上述数据存储电路中设定了表示第1写入状态已结束的数据作为上述第2控制数据后，改变上述写入控制电压的供给状态，对达到了上述第1写入状态的上述存储单元进行写入，在与进行了写入的上述存储单元中达到了第2写入状态的存储单元对应的上述数据存储电路中设定了表示第2写入状态已结束的数据作为上述第1控制数据后，再改变上述写入控制电压的供给状态，禁止达到了上述第2写入状态的上述存储单元的写入。
本发明提供的又一种非易失性半导体存储器包括：可对数据进行电改写的1个非易失性半导体存储单元；以及写入电路，该写入电路是将数据写入上述存储单元中的写入电路，对上述存储单元供给其值依次增加的写入电压和具有第1有效电压的写入控制电压来对上述存储单元进行第1阶段的写入，如果第1阶段的写入结束，则将上述写入控制电压的值改变为与上述第1有效电压不同的第2有效电压来对上述存储单元进行第2阶段的写入，如果上述第2阶段的写入结束，则禁止上述存储单元的写入。
在以下的描述中将陈述本发明的附加的目的和优点，这些目的和优点的一部分根据描述是显而易见的，或可从本发明的实践中认识到。利用以下指出的手段和组合可实现和获得本发明的目的和优点。
(四)附图说明
以下所包括的并构成本说明书的一部分的附图说明了本发明的目前的优选实施例，与已给出的一般性的描述和以下给出的优选实施例的详细描述一起，起到说明本发明的原理的作用。
图1A～图1C是示出说明现有的问题的剖面图和阈值的分布状态的图。
图2是示出与本发明的第1实施例有关的Flash存储器的整体结构的框图。
图3A是示出图2中的存储单元阵列的内部结构的框图。
图3B是图3A的各块内设置的NAND型存储单元的电路图。
图4是示出图2中的存储单元阵列的列方向的元件结构的剖面图。
图5A和图5B是示出图2中的存储单元阵列的行方向的元件结构的剖面图。
图6是抽出图2中的列控制电路的主要部分的结构来示出的框图。
图7是示出与第1实施例有关的多值Flash存储器的多值数据与存储单元阈值之间关系的图。
图8是示出现有的写入方法和阈值的变化状态的图。
图9是示出与第1实施例有关的多值Flash存储器中数据的写入方法和阈值的变化状态的图。
图10是示出对第1实施例中的同一存储单元的高位页数据的写入方法和阈值的变化状态的图。
图11是示出在第1实施例中对1个存储单元写入低位页的数据时各部分的信号波形的图。
图12是示出对第1实施例中的1个存储单元的低位页的数据写入时的控制算法的图。
图13是示出对第1实施例中的1个存储单元的高位页的数据写入时的控制算法的图。
图14是示出第1实施例中控制块内的写入顺序用的控制算法的图。
图15是示出第1实施例中进行存储单元的低位页的数据的读出时的控制算法的图。
图16是示出第1实施例中进行存储单元的高位页的数据的读出时的控制算法的图。
图17A是第1实施例的写入阶段的信号波形图。
图17B是第2实施例的写入阶段的信号波形图。
图18是示出在第3实施例中写入1个存储单元数据时的各部分的信号波形图。
(五)具体实施方式
以下，参照附图，利用实施例来说明本发明。
图2是示出与本发明的第1实施例有关的Flash存储器的整体结构的框图。
在存储单元阵列1内设置了多个Flash存储单元、多条位线和字线。多个Flash存储单元被配置成矩阵状。
列控制电路2和行控制电路3与存储单元阵列1邻接地被设置。上述列控制电路2控制存储单元阵列1内的位线，进行存储单元的数据擦除、对存储单元的数据写入、进而，进行来自存储单元的数据读出。
上述行控制电路3选择存储单元阵列1内的字线，供给在擦除、写入和读出中所必要的电压。
此外，设置了控制存储单元阵列1中源线的源线控制电路4和控制形成存储单元阵列1的p型阱的P阱控制电路5。
数据输入输出缓冲器6经外部I/O线连接到主机上。该数据输入输出缓冲器6进行写入数据的接受、读出数据的输出、地址数据或指令数据的接受。将由数据输入输出缓冲器6接受的写入数据发送到列控制电路2。此外，数据输入输出缓冲器6接受从列控制电路2已读出的数据。
为了进行存储单元阵列1内的存储单元的选择，将来自外部的地址数据经状态机8发送给列控制电路2和行控制电路3。
此外，将来自主机的指令数据发送给指令接口7。指令接口7接受来自主机的控制信号，判断输入到数据输入输出缓冲器6中的数据是写入数据、还是指令数据、还是地址数据，如果是指令数据，则作为所接受的指令信号传送给状态机8。
状态机8进行Flash存储器整体的管理，接受来自主机的指令，进行写入、擦除的各工作和数据的输入输出管理。再有，在状态机8内设置了对对于各存储单元的数据的写入次数进行计数用的写入计数器PC。
图3A是示出图2中的存储单元阵列1的内部结构的框图。将存储单元阵列1内的多个存储单元分割为多个块BLOCK0～BLOCK1023。块是擦除的最小单位。在各块BLOCKi(i＝0～1023)内，如图3B中所示，分别设置了8512个NAND型存储单元。
在该例中，在各NAND型存储单元中设置了串联连接的4个存储单元M，其一端经共同地连接到选择栅线SGD i上的选择门S1连接到位线BLe或Blo上，另一端经共同地连接到选择栅线SGS i上的选择门S2连接到共同源线C-source上。
各自的存储单元M分别具有控制栅、浮置栅、源和漏，各4个存储单元M的控制栅共同地连接到字线WL0i～WL3i中对应的字线上。
对从0算起第偶数条位线BLe和第奇数条位线BLo互相独立地进行数据的写入和读出。对其控制栅连接到1条字线WL上的8512个存储单元中的连接到第偶数条位线BLe上的4256个存储单元同时进行数据的写入和读出。
在各存储单元分别存储1位(bit)数据的情况下，在4256个存储单元中被存储的4256位数据构成页这样的单位。在1个存储单元存储2位数据的情况下，4256个存储单元存储2页部分的数据。用连接到第奇数条位线BLo上的4256个存储单元构成另外2页，对于同一页内的存储单元，同时进行数据的写入和读出。
图4是示出图2中的存储单元阵列的列方向的元件结构的剖面图。在p型衬底10上形成n型阱11，在n型阱11内形成p型阱12。由用n型扩散层13形成的源、漏、源和漏间的沟道区上经隧道氧化膜设置的浮置栅FG、经绝缘膜在该浮置栅FG上设置的作为字线WL的控制栅CG构成了各存储单元M。
由用n型扩散层13形成的源、漏和被层叠的2重结构的选择栅线SG分别构成了各选择门S1、S2。字线WL和选择栅线SG都连接到图2中的行控制电路3上，由来自行控制电路3的输出信号进行控制。
由4个存储单元M和选择门S1、S2构成的NAND型存储单元的一端经接触孔CB1连接到第1层金属布线层M0上。该金属布线层M0经通孔V1连接到作为位线BL的第2层金属布线层M1上。位线BL连接到图2中的列控制电路2上。NAND型存储单元的另一端经接触孔CB2连接到作为共同源线C-source的第1层金属布线层M2上。共同源线C-source连接到图2中的源线控制电路4上。
在n型阱11的表面上形成n型扩散层14，在p型阱12的表面上形成p型扩散层15，n型扩散层14和p型扩散层15经接触孔CB3、CB4共同连接到作为阱线C-p-well的第1层金属布线层M3上。阱线C-p-well连接到图2中的P阱控制电路5上。
图5A和图5B是示出图2中的存储单元阵列的行方向的元件结构的剖面图。如图5A、图5B中所示，利用元件隔离STI互相隔离了各存储单元。
如图5A中所示，在各存储单元中，经隧道氧化膜16在沟道区上层叠了浮置栅FG。在浮置栅FG上经由ONO膜构成的绝缘膜17，层叠了字线WL。
如图5B中所示，将选择栅线SG作成了2重结构。而且，将上下选择栅线SG连接到存储单元阵列1的每端或一定数目的位线上。
图6抽出图2中的列控制电路的主要部分的结构来示出。
在列控制电路2中，在由同一列编号的第偶数条位线BLe和第奇数条位线BLo构成的每2条位线中分别设置了数据存储电路20。此外，在列控制电路2中，与上述各数据存储电路20对应地设置了对存储单元写入数据而且从存储单元读出数据的读出放大器。
在上述数据存储电路20与第偶数条位线BLe之间连接了列选择用的n沟道MOS晶体管Qn1，在与第奇数条位线BLo之间连接了列选择用的n沟道MOS晶体管Qn2。
连接到各数据存储电路20上的第偶数条和第奇数条位线BLe、Blo的某一方被选择并被连接到数据存储电路20上，为了数据写入或读出而被控制。即，在信号EVENBL为高电平、信号ODDBL为低电平时，MOS晶体管Qn1导通，第偶数条位线BLe被选择，该位线BLe连接到数据存储电路20上。在信号EVENBL为低电平、信号ODDBL为高电平时，MOS晶体管Qn2导通，第奇数条位线BLo被选择，该位线BLo连接到数据存储电路20上。再有，将上述信号EVENBL共同地供给连接到第偶数条位线BLe上的全部列选择用的n沟道MOS晶体管上，将上述信号ODDBL共同地供给连接到第奇数条位线BLo上的全部列选择用的n沟道MOS晶体管上。再有，关于非选择的位线BL，由未图示的其它电路来控制。
在上述各数据存储电路20内设置了3个二进制数据存储部DS1、DS2、DS3。数据存储部DS1经内部的数据输入输出线(I/O线)与数据输入输出缓冲器6连接，存储从外部已输入的写入数据或对外部输出的读出数据。数据存储部DS2存储在写入后确认存储单元的阈值(写入校验)时的检测结果。数据存储部DS3在写入和读出时暂时地存储存储单元的数据。
图7是示出与第1实施例有关的多值Flash存储器的多值数据与存储单元阈值之间关系的图。
其次，参照图7，说明由上述结构构成的多值Flash存储器的工作。再有，在本例中，说明在1个存储单元中存储2位、即4值数据的情况。作为该2位数据，“11”、“10”、“01”、“00”是其全部。该2位属于不同的行地址(不同的页)。
此外，上述4值数据作为阈值的差别存储在存储单元中，如图7中所示，例如，将阈值为最低的状态(例如阈值电压为负的状态)定为数据“11”，将阈值为第2低的状态(例如阈值电压为正的状态)定为数据“10”，将阈值为第3低的状态(例如阈值电压为正的状态)定为数据“01”，将阈值为最高的状态(例如阈值电压为正的状态)定为数据“00”。
在擦除后，使存储单元的数据为“11”。如果对该存储单元低位页的写入数据为“0”，则利用写入从“11”的状态转移到“10”。在“1”数据写入的情况下，维持原来的“11”。
其次，写入高位页的数据。如果写入数据为“1”，则按原样维持“11”或“10”的状态。如果写入数据为“0”，则“11”的状态转移到“01”，“10”的状态转移到“00”。
在写入工作中，从进行了写入的存储单元读出数据，进行检验是否充分地进行了写入的所谓写入校验。
关于由读出放大器得到的读出数据，如果阈值为0V以下，则被认为是“11”，如果阈值为0V以上至1V以下，则被认为是“10”，如果阈值为1V以上至2V以下，则被认为是“01”，如果阈值为2V以上，则被认为是“00”。
这样，为了使1个存储单元存储2位数据，使用4值阈值。在实际器件中，由于在存储单元的特性中产生离散性，故其阈值也产生了离散性。如果该离散性大，则不能进行数据的区别而读出了错误的数据。
在本实施例的多值Flash存储器中，可如实线所示那样抑制如在图7中用虚线所示那样在现有的多值Flash存储器中产生的阈值的大的离散性。关于这一点，在以后进行说明。
表1示出了与第1实施例有关的多值Flash存储器的擦除、写入、读出、写入校验时的各部分的电压值作为一例。再有，在表1中示出了在写入和读出时选择了字线WL2和第偶数条位线BLe的情况的例子。
Figure C200510116413D00121
Figure C200510116413D00131
在擦除中，对p型阱12(阱线C-p-well)供给20V，对已被选择的块的全部字线WL0供给0V。由此，从块内的全部存储单元M的浮置栅FG放出电子，阈值为负，成为“11”状态。在此，非选择块的字线和位线BL等在电位方面处于浮置状态，但由于与p型阱12的电容耦合的缘故，其电位接近于20V。
以第1阶段、第2阶段和禁止写入的顺序来进行写入。首先，对已被选择的字线WL2供给具有14V～20V的编程电压(写入电压)Vpgm。对非选择的字线中与所选择的存储单元相比配置在位线一侧的存储单元的各字线、例如字线WL3，供给连接了该字线WL3的存储单元导通那样高的电压、例如10V。另一方面，对非选择的字线中与所选择的存储单元相比配置在阱线C-p-well一侧的存储单元的各字线、例如字线WL1，供给连接了该字线WL1的存储单元非导通那样低的电压、例如0V。此外，对已被选择的位线BLe供给0V的电压。于是，对位线BLe供给的0V的电压传递到已被选择的存储单元的漏，而且，由于控制栅CG与浮置栅FG之间电容耦合的缘故，浮置栅FG的电位上升，利用隧道现象使电子经隧道氧化膜(图5A中的隧道氧化膜16)从漏注入到浮置栅FG，阈值高速地上升(第1阶段写入)。在写入时，为了抑制阈值的上升速度，使位线BLe提高到0.4V(第2阶段写入)。为了禁止阈值的上升，使位线BLe的电压成为足够高的电压、例如电源电压Vdd(～3V)(禁止写入)。
通过对已被选择的字线WL2依次供给不同值的读出电压(0V、1V、2V)来进行读出。对非选择的剩下的字线供给非选择的存储单元导通那样电压、例如4.5V。如果选择存储单元的阈值为读出电压以下，则位线BLe与共同源线C-source之间导通，流过电流，位线BLe的电位为比较低的电平L。如果选择存储单元的阈值为读出电压以上，则位线BLe与共同源线C-source之间成为非导通，位线BLe的电位为比较高的电平H。为了检测出是否比存储单元为“10”状态的阈值高，使读出电压例如为0V，进行读出(“10”读出)。为了检测出是否比存储单元为“01”状态的阈值高，使读出电压例如为1V，进行读出(“01”读出)。此外，为了检测出是否比存储单元为“00”状态的阈值高，使读出电压例如为2V，进行读出(“00”读出)。
为了使“10”状态的存储单元相对于读出电压0V具有0.4V的读出容限，以阈值为0.4V以上的方式进行写入。因此，在写入“10”的情况下，如果利用写入校验检测出存储单元的阈值达到了0.4V，则禁止写入。
在以往，由于只检测出阈值是否达到了0.4V，故如图7中所示，阈值具有宽度较宽的分布。
在本实施例中，检测出阈值是否达到了比目标的阈值稍低一些的电平，利用第2阶段的写入抑制阈值的上升速度。因此，如图7中的实线所示，与以往相比可使阈值的分布宽度变窄。关于其它的“01”、“00”的状态，也是同样的。
通过依次对已被选择的字线WL2供给不同值的校验电压、例如0.2V、0.4V、1.2V、1.4V、2.2V、2.4V来进行写入校验。如果存储单元的阈值为校验电压以下，则位线BLe与共同源线C-source之间导通，位线BLe的电位为比较低的电平L。如果存储单元的阈值为校验电压以上，则位线BLe与共同源线C-source之间成为非导通，位线BLe的电位为比较高的电平H。
在存储单元的目标阈值为0.4V的情况下，为了检测出是否比目标阈值稍低一些的电平的阈值、在本例中例如为0.2V高，使校验电压为0.2V进行写入校验(“10”第1阶段写入校验)。为了检测出存储单元的阈值是否比目标阈值0.4V高，使校验电压为0.4V进行写入校验(“10”第2阶段写入校验)。
在存储单元的目标阈值为1.4V的情况下，为了检测出是否比目标阈值稍低一些的电平的阈值、在本例中例如为1.2V高，使校验电压为1.2V进行写入校验(“01”第1阶段写入校验)。为了检测出存储单元的阈值是否比目标阈值1.4V高，使校验电压为1.4V进行写入校验(“01”第2阶段写入校验)。
在存储单元的目标阈值为2.4V的情况下，为了检测出是否比目标阈值稍低一些的电平的阈值、在本例中例如为2.2V高，使校验电压为2.2V进行写入校验(“00”第1阶段写入校验)。为了检测出存储单元的阈值是否比目标阈值2.4V高，使校验电压为2.4V进行写入校验(“00”第2阶段写入校验)。
图8是示出现有的写入方法和阈值的变化状态的图。图中，白四角表示容易写入的存储单元的阈值和对该存储单元供给的写入控制电压(位线BL的电压)，黑四角表示难以写入的存储单元的阈值和对该存储单元供给的写入控制电压(位线BL的电压)。该2个存储单元存储同一页的数据。假定任一个存储单元都在初始状态下被擦除，具有负的阈值。
写入电压Vpgm被分割为多个脉冲，每1个脉冲例如上升0.2V。即，写入电压Vpgm的1个脉冲的增加部分Dvpgm为0.2V。
如果作为写入控制电压的位线BL的电压为0V，则在几个脉冲后，阈值与写入电压Vpgm的电压增加部分相同，以0.2V/脉冲的速度上升。在施加各写入脉冲后，进行写入校验，如果写入校验电压达到了阈值，则使已被检测的存储单元的位线电压为Vdd，在每个存储单元中禁止写入。因而，阈值具有0.2V的分布宽度。
图9是示出与第1实施例有关的多值Flash存储器中的数据的写入方法和阈值的变化状态的图。与图8的情况相同，白四角表示容易写入的存储单元的阈值和对该存储单元供给的写入控制电压(位线BL的电压)，黑四角表示难以写入的存储单元的阈值和对该存储单元供给的写入控制电压(位线BL的电压)。该2个存储单元存储同一页中各自列的数据。假定任一个存储单元都在初始状态下被擦除，具有负的阈值。
写入电压Vpgm被分割为多个脉冲，每1个脉冲例如上升0.2V。即，写入电压Vpgm的1个脉冲的增加部分Dvpgm为0.2V。
使作为写入控制电压的位线BL的电压为0V，进行第1阶段写入。然后，在第1阶段写入中，在供给了几个脉冲的写入电压Vpgm后，阈值与写入电压Vpgm的电压增加部分相同，以0.2V/脉冲的速度上升。在每施加了1次写入脉冲后，进行第1阶段写入校验或第2阶段写入校验。
如果阈值达到了第1阶段写入校验电压，则其后将已被检测出的存储单元的位线电压定为0.4V，在每个存储单元中转移到第2阶段写入。如果阈值达到了第2阶段写入校验电压，则将已被检测出的存储单元的位线电压定为Vdd，在每个存储单元中禁止写入。
在成为第2阶段写入后，在几个脉冲之间，将阈值的上升率抑制成比第1阶段写入时的0.2V/脉冲低。即，虽然位线BL的电压、即写入控制电压在第1阶段写入时为0V，但如果成为第2阶段写入，则增加为0.4V。因此，在第2阶段写入中，与第1阶段写入相比，写入变得困难。将第2阶段写入时的阈值的上升率抑制成大致从0V/脉冲至0.05V/脉冲范围的值。即，在第2阶段写入时，阈值至多只具有0.05V的分布宽度。
如果将写入脉冲宽度定为20μsec、将写入校验中所需要的时间定为5μsec，则在以往，写入时间为(20μsec+5μsec)×18脉冲＝450μsec。
在以往，为了使0.05V的阈值分布得以实现，由于必须使写入电压Vpgm的电压增加部分Dvpgm为0.05V、即为0.2V的4分之1的值，故写入时间为450μsec×4＝1800μsec。
另一方面，按照本实施例，如图9中所示，能以0.2V/脉冲的电压增加部分Dvpgm实现0.05V的阈值分布，其写入时间为(20μsec+5μsec+5μsec)×20脉冲＝600μsec。
即，与以往相比，为了实现相同的0.05V的阈值分布所需要的写入时间被缩短为3分之1。
通过将第1阶段写入校验电压定为“10”第1阶段写入校验电压、将第2阶段写入校验电压定为“10”第2阶段写入校验电压，可进行“10”写入。
图10示出了对本实施例中的同一存储单元的高位页数据的写入方法和阈值的变化状态。与图8、图9的情况相同，白四角表示容易写入的存储单元的阈值和对该存储单元供给的写入控制电压(位线BL的电压)，黑四角表示难以写入的存储单元的阈值和对该存储单元供给的写入控制电压(位线BL的电压)。该2个存储单元存储同一页中各自的列的数据。
用白四角表示的容易写入的存储单元在初始状态下被擦除，具有负的阈值，假定该存储单元被写入而成为“01”状态。用黑四角表示的存储单元在初始状态下已经被写入而成为“10”状态，假定该存储单元被写入而成为“00”状态。
写入电压Vpgm被分割为多个脉冲，每1个脉冲例如上升0.2V。即，写入电压Vpgm的1个脉冲的增加部分Dvpgm为0.2V。
使作为写入控制电压的位线BL的电压为0V，进行第1阶段写入。然后，在几个脉冲后，阈值与写入电压Vpgm的电压增加部分相同，以0.2V/脉冲的速度上升。在每次施加了写入脉冲后，进行“01”第1阶段写入校验。在写入了比目标阈值低一些的阈值后，在每次施加了写入脉冲后，进行“01”第2阶段写入校验。其后，进行“00”第1阶段写入校验和“00”第2阶段写入校验。
如果已检测出用白四角表示的存储单元的阈值达到了“01”第1阶段写入校验电压，则其后使位线电压定为0.4V，转移到第2阶段写入。如果已检测出用黑四角表示的存储单元的阈值达到了“00”第1阶段写入校验电压，则其后使位线电压定为0.4V，转移到第2阶段写入。
此外，已检测出用白四角表示的存储单元的阈值达到了“01”第2阶段写入校验电压，则其后使位线电压定为Vdd，禁止写入。如果已检测出用黑四角表示的存储单元的阈值达到了“00”第2阶段写入校验电压，则其后使位线电压定为Vdd，禁止写入。
关于数据“01”和“00”这两者，在成为第2阶段写入之后，由于在写入电压的几个脉冲之间可将阈值的增加部分抑制成大致从0V/脉冲至0.05V/脉冲的范围的值，故阈值只具有0.05V的分布宽度。
图11示出了在本实施例中对1个存储单元写入低位页的数据时各部分的信号波形。
从时间tp0至tp7为写入阶段，在该期间内，对存储单元供给写入脉冲。从时间tfv0至tfv6为“10”第1阶段写入校验期间，从时间tsv0至tsv6为“10”第2阶段写入校验期间。在本例中，示出了选择字线WL2和第偶数条位线BLe的情况。
在写入阶段中，作为写入控制电压的位线BLe，如果在第1阶段写入中，则定为0V，如果在第2阶段写入中，则定为0.4V，如果是禁止写入，则定为Vdd(例如，2.5V)。
在各写入校验期间内，首先，将位线BLe例如充电到0.7V。其后，如果选择字线WL2达到各写入校验电压，并如果存储单元的阈值达到了写入校验电压，则位线BLe维持0.7V。如果存储单元的阈值没有达到写入校验电压，则位线BLe朝向0V下降。如果在时间tfv4或tsv4的时刻用读出放大器检测位线BLe的电压，则可检测出存储单元的阈值是否达到了写入校验电压。如果存储单元的阈值达到了写入校验电压，则检测结果是合格(pass)的。
图12示出了对第1实施例中的1个存储单元的低位页的数据写入时的控制算法的图。
首先，接受来自主机的数据输入指令，在状态机8中设定数据输入指令(S1)。接受来自主机的地址数据，在状态机8中设定选择写入页用的地址(S2)。其次，接受1页部分的写入数据，在各自对应的数据存储部DS1中设定写入数据(S3)。接受主机发出的写入指令，在状态机8中设定写入指令(S4)。写入指令被设定，利用状态机8在内部自动地启动S5至S16的阶段。
将各数据存储部DS1的数据复制到对应的数据存储部DS2中(S5)。其后，将写入电压Vpgm的初始值设定为12V，此外，将写入计数器PC设定为0(S6)。由于如果数据存储部DS1的数据为“0”且数据存储部DS2的数据为“0”则是第1阶段写入，故将作为写入控制电压的位线BL的电压定为0V。由于如果数据存储部DS1的数据为“0”且数据存储部DS2的数据为“1”则是第2阶段写入，故将作为写入控制电压的位线BL的电压定为0.4V。由于如果数据存储部DS1的数据为“1”且数据存储部DS2的数据为“1”则是禁止写入，故将作为写入控制电压的位线BL的电压定为Vdd(S7)。
使用已被设定的写入电压Vpgm和写入控制电压，执行对1页部分的存储单元供给写入脉冲的写入阶段(S8)。检测出全部数据存储部DS2的数据是否为“1”，如果全部为“1”，则将第1阶段状况判断为合格，如果不是这样，则判断为不合格(S9)。在后面要叙述，如果全部数据存储部DS2的数据为“1”，则在前级的写入阶段(S8)中没有进行了第1阶段写入的存储单元。
如果第1阶段状况判断为不合格，则启动“10”第1阶段写入校验(S10)，将与1页部分的存储单元中检测结果为合格的存储单元对应的数据存储部DS2的数据从“0”改变为“1”。数据存储部DS2的数据为“1”的，保持其“1”状态。
在第1阶段状况为合格的情况下，或如果“10”第1阶段写入校验结束，则启动“10”第2阶段写入校验(S11)。将与1页部分的存储单元中检测结果为合格的存储单元对应的数据存储部DS1的数据从“0”改变为“1”。数据存储部DS1的数据为“1”的，保持其“1”状态。
在“10”第2阶段写入校验后，检测出全部数据存储部DS1的数据是否为“1”，如果全部为“1”，则将第2阶段状况判断为合格，如果不是这样，则判断为不合格(S12)。如果第2阶段状况为合格，则写入定为正常地结束，将写入状况判定为合格，结束写入(S13)。
如果第2阶段状况为不合格，则检查写入计数器PC(S14)，如果该值为20以上，则定为未正常地写入，将写入状况设定为无效，结束写入(S15)。如果写入计数器PC的值比20少，则将写入计数器PC的值加1，再将写入电压Vpgm的设定值增加0.2V(S16)，再次经过阶段S7成为写入阶段S8。再有，上述写入次数不限定于20次，也可适当地变更。
表2示出了在图12中输出的写入算法中数据存储部DS1和DS2的“10”第1阶段写入校验前后的数据与对应的存储单元的阈值(Vt)的关系。
表2
Figure C200510116413D00201
第n个“10”第1阶段写入校验前的数据存储部DS1和DS2的可取值为0/0、0/1、1/1的某一个。0/0表示到第n-1个写入阶段为止存储单元的阈值没有达到“10”第1阶段写入校验电压。0/1表示到第n-1个写入阶段为止存储单元的阈值达到了“10”第1阶段写入校验电压，但没有达到“10”第2阶段写入校验电压。1/1表示到第n-1个写入阶段为止存储单元的阈值达到了“10”第2阶段写入校验电压。由于不可能到第n-1个写入阶段为止存储单元的阈值达到了“10”第2阶段写入校验电压而没有达到“10”第1阶段写入校验电压，故在本实施例中不存在1/0这样的状态。
第1个“10”第1阶段写入校验前的数据存储部DS1和DS2的可取值为0/0或1/1。
如果存储单元的阈值在第n个写入阶段中没有达到作为“10”第1阶段写入校验电压的0.2V，则由于“10”第1阶段写入校验中的检测结果不合格，故数据存储部DS2的数据不变更。如果存储单元的阈值在第n个写入阶段中达到了作为“10”第1阶段写入校验电压的0.2V，则由于“10”第1阶段写入校验中的检测结果合格，故数据存储部DS2的数据变更为“1”。已经为“1”的数据存储部DS2的数据与存储单元的阈值无关，不变更。
表3示出了在图12中输出的写入算法中数据存储部DS1和DS2的“10”第2阶段写入校验前后的数据与对应的存储单元的阈值之间的关系。
表3
第n个“10”第2阶段写入校验前的数据存储部DS1和DS2的可取值为0/0、0/1、1/1的某一个。0/0表示在第n个写入阶段后存储单元的阈值没有达到“10”第1阶段写入校验电压。0/1表示到第n个写入阶段为止存储单元的阈值达到了“10”第1阶段写入校验电压，但到第n-1个写入阶段为止没有达到“10”第2阶段写入校验电压。1/1表示到第n-1个写入阶段为止存储单元的阈值达到了“10”第2阶段写入校验电压。
由于不可能到第n-1个写入阶段为止存储单元的阈值达到了“10”第2阶段写入校验电压而到第n个写入阶段为止没有达到“10”第1阶段写入校验电压，故在本实施例中不存在1/0这样的状态。
如果存储单元的阈值在第n个写入阶段中没有达到作为“10”第2阶段写入校验电压的0.4V，则由于“10”第2阶段写入校验中的检测结果不合格，故数据存储部DS1的数据不变更。如果存储单元的阈值在第n个写入阶段中达到了作为“10”第2阶段写入校验电压的0.4V，则由于“10”第2阶段写入校验中的检测结果合格，故数据存储部DS1的数据变更为“1”。已经为“1”的数据存储部DS1的数据与存储单元的阈值无关，不变更。
图13示出了对上述实施例中的存储单元的高位页的数据写入时的控制算法。
首先，接受来自主机的数据输入指令，在状态机8中设定数据输入指令(S1)。接受来自主机的地址数据，在状态机8中设定选择写入页用的地址(S2)。其次，接受1页部分的写入数据，设定与各自对应的数据存储部DS1对应的写入数据(S3)。接受主机发出的写入指令，在状态机8中设定写入指令(S4)。写入指令被设定，利用状态机8在内部自动地启动S5至S20的阶段。
首先，启动“10”读出(S5)，在合格(存储单元的数据为“10”)的情况下，在对应的数据存储部DS3中设定“0”。如果不合格，在对应的数据存储部DS3中设定“1”。其次，将各数据存储部DS1的数据复制到对应的数据存储部DS2中(S6)。其后，将写入电压Vpgm的初始值设定为14V，此外，将写入计数器PC设定为0(S7)。由于如果数据存储部DS1的数据为“0”且数据存储部DS2的数据为“0”则是第1阶段写入，故将作为写入控制电压的位线BL的电压定为0V，由于如果数据存储部DS1的数据为“0”且数据存储部DS2的数据为“1”则是第2阶段写入，故将作为写入控制电压的位线BL的电压定为0.4V，由于如果数据存储部DS1的数据为“1”且数据存储部DS2的数据为“1”则是禁止写入，故将作为写入控制电压的位线BL的电压定为Vdd(S8)。之后，成为使用已被设定的写入电压Vpgm和写入控制电压对1页部分的存储单元供给写入脉冲的写入阶段(S9)。
在数据存储部DS3中存储了“0”的全部数据存储电路20中，检测出全部数据存储部DS2的数据是否为“1”，如果全部为“1”，则将第1阶段状况判断为合格，如果不是这样，则判断为不合格(S10)。在后面要叙述，如果全部数据存储部DS2的数据为“1”，则在前级的写入阶段(S9)中没有被写入了“00”第1阶段的存储单元。
如果“00”第1阶段状况判断为不合格，则启动“00”第1阶段写入校验(S11)，将与1页部分的存储单元中检测结果为合格的存储单元对应而且数据存储部DS3的数据为“0”的数据存储电路20内的数据存储部DS2的数据从“0”改变为“1”。数据存储部DS2的数据已经为“1”的，保持其“1”状态。
在“00”第1阶段状况为合格的情况下，或如果“00”第1阶段写入校验结束，则启动“00”第2阶段写入校验(S12)。将与1页部分的存储单元中检测结果为合格的存储单元对应而且数据存储部DS3的数据为“0”的数据存储电路20内的数据存储部DS1的数据从“0”改变为“1”。数据存储部DS1的数据已经为“1”的，保持其“1”状态。
在数据存储部DS3中存储了“1”的全部数据存储电路20中，检测出全部数据存储部DS2的数据是否为“1”，如果全部为“1”，则将“01”第1阶段状况判断为合格，如果不是这样，则判断为不合格(S13)。在后面要叙述，如果全部数据存储部DS2的数据为“1”，则在前级的写入阶段(S9)中没有被写入了“01”第1阶段的存储单元。
如果“01”第1阶段状况判断为不合格，则启动“01”第1阶段写入校验(S14)，将与1页部分的存储单元中检测结果为合格的存储单元对应而且数据存储部DS3的数据为“1”的数据存储电路20内的数据存储部DS2的数据从“0”改变为“1”。数据存储部DS2的数据已经为“1”的，保持其“1”状态。
在“01”第1阶段状况为合格的情况下，或如果“01”第1阶段写入校验结束，则启动“01”第2阶段写入校验(S15)。将与1页部分的存储单元中检测结果为合格的存储单元对应而且数据存储部DS3的数据为“1”的数据存储电路20内的数据存储部DS1的数据从“0”改变为“1”。数据存储部DS1的数据已经为“1”的，保持其“1”状态。
在“01”第2阶段写入校验后，检测出全部数据存储部DS1的数据是否为“1”，如果全部为“1”，则将第2阶段状况判断为合格，如果不是这样，则判断为不合格(S16)。如果第2阶段状况为合格，则写入定为正常地结束，将写入状况判定为合格，结束写入(S17)。如果第2阶段状况为不合格，则检查写入计数器PC(S18)，如果该值为20以上，则定为未正常地写入，将写入状况设定为无效，结束写入(S19)。如果写入计数器PC的值比20少，则将写入计数器PC的值加1，再将写入电压Vpgm的设定值增加0.2V(S20)，再次经过阶段S8成为写入阶段S9。此时，上述写入次数也不限定于20次，也可适当地变更。
表4示出了在图13中示出的写入算法中数据存储部DS1、DS2、DS3的“01”第1阶段写入校验前后的数据与对应的存储单元的阈值(Vt)的关系。
表4
Figure C200510116413D00241
第n个“01”第1阶段写入校验前的数据存储部DS1、DS2、DS3的可取值为0/0/1、0/1/1、1/1/1、0/0/0、0/1/0、1/1/0的某一个。0/0/1表示在第n-1个写入阶段后存储单元的阈值没有达到“01”第1阶段写入校验电压。0/1/1表示到第n-1个写入阶段为止存储单元的阈值达到了“01”第1阶段写入校验电压，但没有达到“01”第2阶段写入校验电压。1/1/1表示到第n-1个写入阶段为止存储单元的阈值达到了“01”第2阶段写入校验电压。由于不可能到第n-1个写入阶段为止存储单元的阈值达到了“01”第2阶段写入校验电压而到第n个写入阶段为止没有达到“01”第1阶段写入校验电压，故在本实施例中不存在1/0/1这样的状态。
如果存储单元的阈值在第n个写入阶段中没有达到作为“01”第1阶段写入校验电压的1.2V，则由于“01”第1阶段写入校验中的检测结果不合格，故数据存储部DS2的数据不变更。如果存储单元的阈值在第n个写入阶段中达到了作为“01”第1阶段写入校验电压的1.2V，则由于“01”第1阶段写入校验中的检测结果合格，故数据存储部DS2的数据变更为“1”。已经为“1”的数据存储部DS2的数据与存储单元的阈值无关，不变更。此外，由于0/0/0、0/1/0、1/1/0不是“01”第1阶段写入校验的对象，故不变更。
表5示出了在图13中示出的写入算法中数据存储部DS1、DS2、DS3的“01”第2阶段写入校验前后的数据与对应的存储单元的阈值(Vt)的关系。
表5
Figure C200510116413D00251
第n个“01”第2阶段写入校验前的数据存储部DS1、DS2、DS3的可取值为0/0/1、0/1/1、1/1/1、0/0/0、0/1/0、1/1/0的某一个。0/0/1表示在第n个写入阶段后存储单元的阈值没有达到“01”第1阶段写入校验电压。0/1/1表示到第n个写入阶段为止存储单元的阈值达到了“01”第1阶段写入校验电压，但到第n-1个写入阶段为止没有达到“01”第2阶段写入校验电压。1/1/1表示到第n-1个写入阶段为止存储单元的阈值达到了“01”第2阶段写入校验电压。由于不可能到第n-1个写入阶段为止存储单元的阈值达到了“01”第2阶段写入校验电压而到第n个写入阶段为止没有达到“01”第1阶段写入校验电压，故在本实施例中不存在1/0/1这样的状态。
如果存储单元的阈值在第n个写入阶段中没有达到作为“01”第2阶段写入校验电压的1.4V，则由于“01”第2阶段写入校验中的检测结果不合格，故数据存储部DS1的数据不变更。如果存储单元的阈值在第n个写入阶段中达到了作为“01”第2阶段写入校验电压的1.4V，则由于“01”第2阶段写入校验中的检测结果合格，故数据存储部DS1的数据变更为“1”。已经为“1”的数据存储部DS1的数据与存储单元的阈值无关，不变更。0/0/1不因“01”第2阶段写入校验而被变更。此外，由于0/0/0、0/1/0、1/1/0不是“01”第2阶段写入校验的对象，故不变更。
表6示出了在图13中示出的写入算法中数据存储部DS1、DS2、DS3的“00”第1阶段写入校验前后的数据与对应的存储单元的阈值(Vt)的关系。
表6
Figure C200510116413D00261
第n个“00”第1阶段写入校验前的数据存储部DS1、DS2、DS3的可取值为0/0/1、0/1/1、1/1/1、0/0/0、0/1/0、1/1/0的某一个。0/0/0表示在第n-1个写入阶段后存储单元的阈值没有达到“00”第1阶段写入校验电压。0/1/0表示到第n-1个写入阶段为止存储单元的阈值达到了“00”第1阶段写入校验电压，但没有达到“00”第2阶段写入校验电压。1/1/0表示到第n-1个写入阶段为止存储单元的阈值达到了“00”第2阶段写入校验电压。由于不可能到第n-1个写入阶段为止存储单元的阈值达到了“00”第2阶段写入校验电压而没有达到“00”第1阶段写入校验电压，故在本实施例中不存在1/0/0这样的状态。
如果存储单元的阈值在第n个写入阶段中没有达到作为“00”第1阶段写入校验电压的2.2V，则由于“00”第1阶段写入校验中的检测结果不合格，故数据存储部DS2的数据不变更。如果存储单元的阈值在第n个写入阶段中达到了作为“00”第1阶段写入校验电压的2.2V，则由于“00”第1阶段写入校验中的检测结果合格，故数据存储部DS2的数据变更为“1”。已经为“1”的数据存储部DS2的数据与存储单元的阈值无关，不变更。此外，由于0/0/1、0/1/1、1/1/1不是“00”第1阶段写入校验的对象，故不变更。
表7示出了在图13中示出的写入算法中数据存储部DS1、DS2、DS3的“00”第2阶段写入校验前后的数据与对应的存储单元的阈值(Vt)的关系。
表7
Figure C200510116413D00271
第n个“00”第2阶段写入校验前的数据存储部DS1、DS2、DS3的可取值为0/0/1、0/1/1、1/1/1、0/0/0、0/1/0、1/1/0的某一个。0/0/0表示在第n个写入阶段后存储单元的阈值没有达到“00”第1阶段写入校验电压。0/1/0表示到第n个写入阶段为止存储单元的阈值达到了“00”第1阶段写入校验电压，但到第n-1个写入阶段为止没有达到“00”第2阶段写入校验电压。1/1/0表示到第n-1个写入阶段为止存储单元的阈值达到了“00”第2阶段写入校验电压。由于不可能到第n-1个写入阶段为止存储单元的阈值达到了“00”第2阶段写入校验电压而到第n个写入阶段为止没有达到“00”第1阶段写入校验电压，故在本实施例中不存在1/0/0这样的状态。
如果存储单元的阈值在第n个写入阶段中没有达到作为“00”第2阶段写入校验电压的2.4V，则由于“00”第2阶段写入校验中的检测结果不合格，故数据存储部DS1的数据不变更。如果存储单元的阈值在第n个写入阶段中达到了作为“00”第2阶段写入校验电压的2.4V，则由于“00”第2阶段写入校验中的检测结果合格，故数据存储部DS1的数据变更为“1”。已经为“1”的数据存储部DS1的数据与存储单元的阈值无关，不变更。0/0/0不因“00”第2阶段写入校验而被变更。此外，由于0/0/1、0/1/1、1/1/1不是“00”第2阶段写入校验的对象，故不变更。
图14示出控制块内的写入顺序用的控制算法。
首先，开始选择字线WL0，对由连接到第偶数条位线上的多个存储单元构成的1页写入低位的数据。其后，对由连接到第奇数条位线上的多个存储单元构成的1页写入低位的数据。第3，对由连接到第偶数条位线上的多个存储单元构成的1页写入高位的数据，最后，对由连接到第奇数条位线上的多个存储单元构成的1页写入高位的数据。以下，对于其它的字线WL1、WL2、WL3...，也同样地以上述同样的顺序写入数据。
由此，可将邻接的存储单元的浮置栅相互间的干扰抑制为最小。即，即使在其后被写入的存储单元的状态从“11”变化为“10”、从“11”变化为“01”或从“10”变化为“00”，也不会有从“11”变化为“00”的情况。从“11”到“00”的变化使邻接的存储单元的阈值上升最多。
图15示出了进行存储单元的低位页的数据的读出时的控制算法。
首先，接受来自主机的读出指令，在状态机8中设定读出指令(S1)。接受来自主机的地址数据，在状态机8中设定选择读出页用的地址(S2)。地址被设定，利用状态机8在内部自动地启动S3至S5的阶段。
首先，开始，启动“01”读出(S3)。在“01”读出时，对字线WL供给1V。如果存储单元的阈值比“01”数据低，则由读出放大器进行的读出结果为“1”，如果比“01”数据高，则读出结果为“0”。在对应的数据存储部DS3中存储读出结果。其次，启动“10”读出(S4)。在“10”数据读出时，对字线WL供给0V。如果存储单元的阈值比“10”数据低，则由读出放大器进行的读出结果为“1”，如果比“10”数据高，则读出结果为“0”。在对应的数据存储部DS2中存储读出结果。最后，启动“00”读出(S5)。在“00”读出时，对字线WL供给2V。如果存储单元的阈值比“00”数据低，则由读出放大器进行的读出结果为“1”，如果比“00”数据高，则读出结果为“0”。由用“00”读出得到的结果和对应的数据存储部DS2和DS3的数据，对低位的页的数据进行逻辑运算，将其存储在对应的数据存储部DS1中。然后，将在数据存储部DS1中已存储到数据作为低位的页的数据输出给外部。
例如，如果在数据存储部DS3中已存储的“01”读出的结果为“1”而且在数据存储部DS2中已存储的“10”读出的结果也为“1”，则低位的页的数据的逻辑运算结果为“1”。如果在数据存储部DS3中已存储的“01”读出的结果为“1”而且在数据存储部DS2中已存储的“10”读出的结果为“0”，则低位的页的数据的逻辑运算结果为“0”。如果在数据存储部DS3中已存储的“01”读出的结果为“0”而且“00”读出的结果也为“0”，则低位的页的数据的逻辑运算结果为“0”。如果在数据存储部DS3中已存储的“01”读出的结果为“0”而且“00”读出的结果为“1”，则低位的页的数据的逻辑运算结果为“1”。
即，进行上述那样的逻辑运算的运算电路按下述那样来构成即可：在DS3为“1”时，将DS2的值作为低位的页的数据存储在数据存储部DS1中，而且，在DS3为“0”时，将“01”读出的结果的值作为低位的页的数据存储在数据存储部DS1中。
图16示出了进行存储单元的高位页的数据的读出时的控制算法的图。
首先，接受来自主机的读出指令，在状态机8中设定读出指令(S1)。接受来自主机的地址数据，在状态机8中设定选择读出页用的地址(S2)。地址被设定，利用状态机8在内部自动地启动S3的阶段。
在阶段S3中，启动“01”读出，读出结果是高位页的数据，被存储在对应的数据存储部DS1中。即，将“01”读出原封不动地作为高位的页的数据。然后，将数据存储部DS1的数据输出给外部。
如上所述，按照第1实施例的多值Flash存储器，既可抑制写入时间的增加，又可缩短阈值分布宽度，可谋求可靠性的提高。
其次，说明本发明的第2实施例。
图17A是从图11中示出的信号波形图抽出写入阶段部分的图。再有，在此将例如位线BLe的电位定为0.4V，示出了第2阶段写入的情况。在第1实施例中，在写入阶段时，在对字线WL施加了规定写入电压(在图中，例如18.0V)的期间中，在将作为写入控制电压的位线BL的电压保持为一定的电压、例如0.4V的原有状态下进行了写入。
与此不同，在第2实施例中，如图17B中所示，只在对已被选择的字线WL2施加了写入电压Vpgm的期间中的一定期间中(图17B中的Twr)，将作为写入控制电压的位线BL的电压定为0V，其后定为Vdd，以便禁止写入。
再有，关于将位线BL的电压定为0V的上述一定期间Twr的长度，通过使第2阶段写入时的Twr的长度比第1阶段写入时的Twr的长度短，与第1实施例同等地，与第1阶段写入时的阈值增加部分相比，可抑制第2阶段写入时的阈值增加部分。
即，按照第2实施例，可使写入控制电压的有效电压与使作为写入控制电压的位线BL的电压在写入阶段期间中为一定的第1实施例的情况为同等，可得到与第1实施例同样的效果。
其次，说明本发明的第3实施例。
图18示出了与图11中示出的信号波形图对应的信号波形图。
如图11中所示，在第1实施例中，在第1阶段写入校验结束后，即使在位线的电压维持了充电后的电压的情况下，也一度使位线的电压复位为0V，为了进行第2阶段写入校验而再次对位线进行充电。
与此不同，在第3实施例的情况下，如下所述地进行写入校验。
在第1阶段写入校验时，首先，将位线BLe例如充电到0.7V。其后，如果选择字线WL2达到第1阶段写入校验电压，若存储单元的阈值达到了第1阶段写入校验电压，则位线BLe维持0.7V。如果存储单元的阈值没有达到第1阶段写入校验电压，则位线BLe朝向0V下降。如果在图18中的tfv4的时刻处检测出位线BLe的电压，则可检测出存储单元的阈值是否达到了第1阶段写入校验电压。如果存储单元的阈值达到了写入校验电压，则检测结果是合格的。
其后，在时刻tfv5或相同时刻的tsv3处，使选择字线WL2的电压从第1阶段写入校验电压切换为第2阶段写入校验电压。例如，如图18中所示，使选择字线WL2的电压从0.2V上升到0.4V。如果存储单元的阈值达到了第2阶段写入校验电压，则位线BLe维持0.7V。如果存储单元的阈值没有达到第2阶段写入校验电压，则位线BLe朝向0V下降。而且，如果在tsv4的时刻处检测出位线BLe的电压，则可检测出存储单元的阈值是否达到了第2阶段写入校验电压。如果存储单元的阈值达到了写入校验电压，则检测结果是合格的。
在第3实施例中，在能得到与第1实施例同样效果的基础上，可省略第2阶段写入校验时位线的充电时间，进一步可得到能更高速地进行写入的效果。再有，在数据“01”或数据“00”的第1或第2阶段写入校验的情况下，通过只改变写入校验电压的值，也可同样地实施。
再有，在上述各实施例中，说明了对1个存储单元使其存储2位数据、即分别存储4值数据的情况，但当然即使在对1个存储单元使其存储4值以上数据的情况下，也能容易地实施。
对于本领域的专业人员来说，可容易地实现本发明的附加的优点和变型。因而，本发明在其更宽的方面不限于在这里示出的和描述的特定的细节和代表性的实施例。因此，在不偏离由后附的权利要求及其等效物所限定的本发明的普遍性的概念的精神和范围的情况下，可作各种各样的修正。

Claims (6)

1.一种非易失性半导体存储器，包括：
非易失性存储单元；以及
将数据写入上述存储单元的写入电路，用于对上述存储单元供给写入电压和写入控制电压，以变更上述存储单元的写入状态，改变上述写入控制电压的供给来减慢上述变更，以及进一步改变上述写入控制电压的供给来结束上述变更。
2.如权利要求1中所述的非易失性半导体存储器，其特征在于：
上述写入电压逐步增加。
3.如权利要求1中所述的非易失性半导体存储器，其特征在于：
上述写入电路确定所述写入状态是否已经达到第1写入状态，并在达到第1写入状态时改变上述写入控制电压的供给。
4.如权利要求3中所述的非易失性半导体存储器，其特征在于：
上述写入电路确定所述写入状态是否已经达到第2写入状态，并在达到第2写入状态时结束上述变更。
5.如权利要求1中所述的非易失性半导体存储器，其特征在于：
还包括字线和位线，上述字线连接于上述存储单元的施加上述写入电压的栅极，上述位线连接于上述存储单元的施加上述写入控制电压的漏极。
6.如权利要求1中所述的非易失性半导体存储器，其特征在于：
上述写入电路可将多于一位的数据写入到上述存储单元中。
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