CN100553142C - 具有不同操作和复位电压范围的转发器电路及其方法 - Google Patents

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CN100553142C CNB2005800186777A CN200580018677A CN100553142C CN 100553142 C CN100553142 C CN 100553142C CN B2005800186777 A CNB2005800186777 A CN B2005800186777A CN 200580018677 A CN200580018677 A CN 200580018677A CN 100553142 C CN100553142 C CN 100553142C
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Abstract

一种用于在线路上辅助信号跃迁的电路及其方法。第一分支电路(15-22、65)使得耦合到该电路的输出(34)的第一晶体管(16)在上升跃迁期间导通并驱动输出(34)至高状态以便在上升跃迁中辅助。第二分支电路(24-30、66)使得耦合到该电路的输出(34)的第二晶体管(25)在下降跃迁期间导通并驱动输出(34)至低状态以便在下降跃迁中辅助。第三分支电路(61、62)对第一分支电路(15-22、65)的元件复位，第一分支电路操作在高于第一电压阈值而第三分支电路(61，62)操作在低于第一电压阈值。第四分支电路(63、64)对第二分支电路(24-30、66)的元件复位。第二分支电路操作在低于第二电压阈值并且第四分支电路(63，64)操作在高于第二电压阈值。

Description

具有不同操作和复位电压范围的转发器电路及其方法
相关申请的交叉引用
本申请是序列号10/864,271的美国专利申请的部分继续申请案，由R.Masleid等人于2004年6月8日提交，标题为“Stacked InverterDelay Chain”，代理人案号No.TRAN-P326，转让给本发明的受让人，在此通过参考将其全部内容并入。
本申请涉及序列号10/879,807的美国专利申请，由R.Masleid等人于2004年6月28日提交，标题为“Circuits and Methods forDetecting and Assisting Wire Transitions”，代理人案号No.TRAN-P331，转让给本发明的受让人，并且在此通过参考将其全部内容并入。
本申请涉及序列号10/879,879的美国专利申请，由R.Masleid等人于2004年6月28日提交，标题为“Repeater Circuit with HighPerformance Repeater Mode and Normal Repeater Mode”，代理人案号No.TRAN-P320，转让给本发明的受让人，并且在此通过参考将其全部内容并入。
本申请涉及序列号10/879,645的美国专利申请，由R.Masleid等人于2004年6月28日提交，标题为“Repeater Circuit with HighPerformance Repeater Mode and Normal Repeater Mode，Wherein HighPerformance Repeater Mode Has Fast Reset Capability”，代理人案号No.TRAN-P321，转让给本发明的受让人，并且在此通过参考将其全部内容并入。
技术领域
本发明的实施方式涉及线路转发器，并且特别涉及线路加速器。
背景技术
电路性能的一个重要领域是穿过芯片的信号传播时间。由于线路的电阻和电容，芯片中更长的线路阻止了信号的传播。穿过芯片的信号传播可通过插入放大电路来改进，有时称为缓冲或转发器插入到线路中。
线路加速器是一种类型的线路转发器。线路加速器旨在检测线路中的跃迁并接着帮助该跃迁(transition)。常规线路加速器存在的问题是在帮助实现一个跃迁后，它们继续驱动线路并因此阻止下一次的跃迁。
发明内容
因此，能够驱动线路并且还能够在线路跃迁期间辅助而不会阻止跃迁的线路加速器是有价值的。根据本发明的实施方式提供了这样的线路加速器。
附图说明
并入在此并构成本说明书一部分的附图示出了本发明的实施方式，连同描述用于解释本发明的原理。除了特别注出以外，在该描述中引用的附图不应该被理解为按比例绘出。
图1示出根据本发明的用于辅助信号跃迁的电路的一个实施方式的示意图；
图2示出根据本发明的用于辅助信号跃迁的电路的另一个实施方式的示意图；
图3示出根据本发明的用于辅助信号跃迁的电路的又一个实施方式的示意图；
图4示出根据本发明的堆叠式(stacked)反向器的一个实施方式的示意图；
图5是根据本发明的实施方式的反向器电压输入相对电压输出的曲线图；
图6示出根据本发明的用于辅助信号跃迁的电路的一个实施方式的示意图，其中电路包括复位电路；
图7示出根据本发明的用于辅助信号跃迁的电路的另一个实施方式的示意图，其中电路包括复位电路；
图8是根据本发明的一个实施方式用于辅助信号跃迁的方法的流程图；
图9是示出根据本发明的一个实施方式耦合到线路的电路的框图；
图10是示出根据本发明的另一个实施方式耦合到线路的电路的框图。
具体实施方式
现在将针对本发明的各种实施方式做出详细的参考，这些实施方式的示例在附图中示出。尽管结合这些实施方式对本发明进行描述，将理解它们不旨在将本发明限于这些实施方式。相反，本发明旨在覆盖可选方案、修改方案和等效方案，它们都可包括在由所附权利要求书所限定的本发明的精神和范围内。另外，在本发明下面的详细描述中，许多特定的细节被提出以提供对本发明的完全理解。然而，本领域的技术人员将认识到本发明可在没有这些特定细节下实施。在其它的实例中，熟知的方法、过程、组件和电路没有被详细的描述以便防止不必要的混淆本发明的方面。
用于检测和辅助线路跃迁的电路
图1示出根据本发明用于驱动线路上的信号并用于辅助信号跃迁的电路10的一个实施方式的示意图。电路10可被耦合到线路以用作线路转发器或加速器。正如将看到，电路10提供检测在线路上发生的跃迁(例如，上升跃迁或下降跃迁)并辅助该跃迁的能力，以及在该跃迁之后接着驱动线路而不会阻止后续的跃迁。
在图1的实施方式中，电路10具有输入节点33和输出节点34，每个都耦合到线路(特别地，线路的第一部分连接到输入节点33，而线路的第二部分连接到输出节点34)。在一个可选实施方式中，电路10可在后备结构中实施，其中输入节点连接到输出节点，并且输入和输出节点都连接到线路。在图2和图3中分别示出作为电路35和36的后备结构。
一般地，图1的电路10包括三个分支电路，这里称为保持电路、上升跃迁电路、下降跃迁电路。在图1的示例中，保持电路包括在输入节点33和输出节点34之间耦合的门电路(反向器)11、12、13和14构成的延迟链。
在本发明中，上升跃迁电路包括NAND门电路(gate)15、由反向器17和堆叠式反向器18、19、20和21(下面将结合图4进一步描述堆叠式反向器)构成的延迟链；伪反向器22和半锁存器23。上升检测电路驱动输出晶体管16。在一个实施方式中，晶体管16是p型器件(例如，阳极沟道金属氧化物半导体场效应晶体管或pFET)。
继续参照图1，下降跃迁电路包括NOR门电路24、由反向器26和堆叠式反向器27、28、29和30构成的延迟链；伪反向器31和半锁存器32。下降检测电路驱动输出晶体管25。在一个实施方式中，晶体管25是n型器件(例如，阴极沟道金属氧化物半导体场效应晶体管或nFET)。
对操作中的电路10进行描述。通过讨论将理解保持电路、上升跃迁电路和下降跃迁电路不限于由图1的示例所示出和描述的元件。例如，半锁存器23和32可由全锁存器替代。例如，延迟链中反向器的数目也可不同于图1中的示例。
一般地，响应于接收到在输入节点33的上升输入(换句话说，在线路的信号中检测到上升跃迁，例如上升沿)，上升跃迁电路生成脉冲。该脉冲操作输出晶体管16一段时间。此后，晶体管16被断开。当导通时，晶体管16驱动输出节点34至高状态。
以类似的方式，响应于接收到在输入节点33的下降输入(换句话说，在线路的信号中检测到下降跃迁，例如下降沿)，下降跃迁电路生成脉冲。该脉冲操作输出晶体管25一段时间。此后，晶体管25被断开。当导通时，晶体管25驱动输出节点34至低状态。
保持电路以相对于上升跃迁电路和下降跃迁电路减小的驱动强度操作。保持电路保持在晶体管16和晶体管25操作之间输出节点34处的状态。即，保持电路在晶体管16被断开后(并且在晶体管25被导通前)保持输出节点34处高状态，以及在晶体管25被断开后(并且在晶体管16被导通前)也保持输出节点34处低状态。
更具体地，电路10如下操作。输入节点33处的上升输入(上升沿)使得NAND门电路15下降，这就激活了输出晶体管16并驱动输出节点34为高。NAND门电路15的下降也启动了上升跃迁电路(反向器17、堆叠式反向器18-21和伪反向器22)中的延迟链。保持电路中的延迟链(特别地，反向器11-12)上升，驱动半锁存器32为低并且复位下降跃迁电路。接着NAND门电路15上升(在由上升跃迁电路中的延迟链所建立的一段时间之后)，这去激活晶体管16。NAND门电路15的上升还释放半锁存器23使得它可在下降跃迁期间被复位。在晶体管16被断开后，保持电路保持输出节点34为高，直到检测到下降跃迁。
输入节点33处的下降输入(下降沿)使得NOR门电路24上升，这就激活了输出晶体管25并驱动输出节点34为低。NOR门电路24的上升也启动了下降跃迁电路(反向器26、堆叠式反向器27-30和伪反向器31)中的延迟链。保持电路中的延迟链(特别地，反向器11-12)下降，驱动半锁存器23为高并且复位上升跃迁电路。接着NOR门电路24下降(在由下降跃迁电路中的延迟链所建立的一段时间之后)，这去激活晶体管25。NOR门电路24的下降还释放半锁存器32使得它可在上升跃迁期间被复位。在晶体管25被断开后，保持电路保持输出节点34为低，直到检测到上升跃迁。
因此电路10提供互补边缘检测器：上升跃迁电路的NAND门电路和延迟链，以及下降跃迁电路的NOR门电路和延迟链。上升跃迁复位下降跃迁电路，而下降跃迁复位上升跃迁电路。保持电路实际上充当存储器以保持全部电路的当前状态。在图1的示例中，保持电路还复位上升跃迁分支电路和下降跃迁分支电路。对于700毫伏(mV)供电电源，由保持电路在大约350毫伏处将上升跃迁分支电路和下降跃迁分支电路复位。
电路10实际上是四态的驱动器：1)在上升跃迁时，生成内部脉冲并且利用低阻抗输出晶体管驱动状态为高(“硬驱动高”)，以辅助上升跃迁；2)接着是更高阻抗保持状态，其保持高状态并且帮助驱动线路上的高信号；3)接着是利用低阻抗输出晶体管驱动状态为低(“硬驱动低”)，以辅助下降跃迁；以及4)接着是另一个更高阻抗保持状态，其保持低状态并且帮助驱动线路上的低信号。
在图1中，“Wn”表示耗尽层的宽度，而“m”表示最小的器件尺寸(宽度)。Wn的各种值被考虑，并且器件宽度通常与Wn成比例。如果Wn的值导致器件宽度小于最小值，则器件宽度被钳位在最小值。在堆叠式反向器18-21和27-30中，可能同时存在p型器件和n型器件(参见图4)；因此，在图1中，对于延迟链的元件示出了两组尺寸(包括β项的尺寸用于p型器件，而另一种用于n型器件)。
在一个实施方式中，栅极的宽长比(β)是1.7(P对N的基本浓度比)，比例因子(α)是1/6(斜扭阶段(skewed stage)的贝塔斜扭因子(beta skew factor))，并且跨导(g)是8(内部阶段之间的增益比)，此类值是示例性的，本发明不限于此。
然而，并且重要地，选择尺寸使得保持电路不会干扰跃迁。即，保持电路可保持输出节点34处的状态，但足够的微弱使得可由线路跃迁来克服。在跃迁之间晶体管16和25被断开，因此上升跃迁电路和下降跃迁电路不会干扰跃迁。
图2示出根据本发明的用于驱动线路信号和辅助信号跃迁的电路35的一个实施方式的示意图；电路35与图1的电路10不同之处在于在后备结构中电路35的输入节点33和输入节点34彼此连接。电路10和电路35的共同元件的编号是相同的。当耦合到芯片的线路上时，电路36可被实施为后备线路转发器或加速器，以类似于电路10的方式运行。
图3示出根据本发明用于辅助信号跃迁的电路36的一个实施方式的示意图。电路36与图2的电路35不同之处在于电路36不包括保持电路(例如，在电路36中不存在电路35的反向器11-14)。电路35和电路36的共同元件的编号是相同的。当耦合到芯片的线路上时，电路36可被实施为后备线路转发器，除了保持上升跃迁和下降跃迁之间在输出节点处的状态以外，以类似于电路35的方式运行。以类似的方式，保持电路可不包括在图1的电路10中。
图4示出根据本发明的堆叠式反向器40的一个实施方式的示意图。相比较于常规的反向器，堆叠式反向器40包括多于耦合到单个n型器件的单个p型器件。更确切地，堆叠式反向器40包括多个p型器件和多个n型器件。在图4的示例中，堆叠式反向器40包括两个p型器件41和42，以及两个n型器件43和44；然而，本发明既不限于器件的组合也不限于器件的数目。p型器件和n型器件的栅极被耦合以形成堆叠式反向器40的输入。
p型器件被配置成将输出拉高(当适当的时候)而n型器件被配置成将输出拉低。因此，堆叠式反向器40的驱动能力小于常规反向器的驱动能力。有益地，这样减少的驱动能力产生了通过堆叠式反向器40增加的信号延迟。此外，堆叠式反向器40相比较于常规反向器将增加的负载提供给了它的驱动电路。例如，输入到堆叠式反向器40的信号被耦合到四个有源器件而不像在常规器件中被耦合到两个有源器件。每个器件带有输入电容。这样增加的负载产生了信号传播延迟中进一步期望的增加。
堆叠式反向器40的输出可被耦合到另一个堆叠式反向器的输入，如图1到图3中的电路，从而实现更大的信号延迟值。在图4的示例中，在p型器件到n型器件的耦合处获得输出。
图5是根据本发明的实施方式，针对700毫伏(mV)供电电源(Vdd)的、表示对于β的各种值的电压输入和电压输出的示例性反向器传输曲线。图5示出对于输入上小的电压偏移，在输出上没有响应直到电压的中间范围到达，在此点处相对大的偏移被实现。通常，对于静态电路，输入切换点被定义为其中输入电压等于输出电压的点，所以切换点仅作为β的函数做少量的偏移。然而，还参照图1到图3，NAND门电路15和NOR门电路24仅驱动各自的晶体管(分别是晶体管15和晶体管26)，因此逻辑门电路15和24的输出电压没有必要到达它们各自的输入电压以便电路10、35或36运行。相反，逻辑门电路15和24仅需要驱动至各自输出晶体管16和25的切换点(阈值电压)。
观察图5，并参照图1到图3，输出pFET切换点(例如，晶体管16)大致低于Vdd 50毫伏。对于β等于0.5的曲线，这将NAND门电路15的上升切换点减小了大约140毫伏，从Vdd/2减至大约210mV。在β等于9.5时，以类似的方式影响输出nFET切换点(例如晶体管25)和NOR门电路24的下降切换点。
因此，对于输出pFET，针对700毫伏供电电压，输入电压切换点沿有利的方向(即，向下)从Vdd/2移动大约140毫伏。类似地，对于输出nFET，针对700毫伏供电电压，输入电压切换点从Vdd/2移动大约140毫伏。因此，对于pFET输出和nFET输出，输入切换点大约分别是Vdd的三分之一和三分之二。因此，切换点有利地被移动彼此相距相对远的距离。另一个优势是跃迁(上升或下降)的减小部分是所需的以便电路10、35和36(图1到图3)操作。即，逻辑门电路15和24将以较低的电压操作，并且因此电路10、35和36将较早的检测跃迁并因此更早的辅助跃迁。
总之，利用连接到传播信号的线路的图1到图3的电路10、35和36中的任何一个电路，随着信号开始跃迁，电路不会阻止跃迁，因为它的主输出(晶体管16和25)处于高阻抗状态(它们被断开)。一旦达到输入切换点(NAND门电路15处或NOR门电路24处，取决于是否存在上升跃迁或下降跃迁)，合适的输出晶体管(分别为晶体管16或25)被导通以辅助跃迁，并且接着被再次断开。电路10和35保持当前输出状态(高或低)以继续帮助驱动线路。
具有不同操作和复位电压范围的转发器电路
图6示出根据本发明的用于驱动线路信号和辅助信号跃迁的电路60的一个实施方式的示意图。电路60与图1的电路10不同之处在于保持电路仅包括反向器13和14。另外，电路60包括全锁存器65和66而不是半锁存器，然而，半锁存器可代替全锁存器用于电路60中。电路10和电路60的共同的其它元件的编号是相同的。电路60不限于图6的示例中示出的元件，即，可允许电路60设计中的变形而保持由电路60所执行的功能。以类似于电路10的方式，当耦合到芯片的线路上时，电路60可被实施为线路转发器或加速器。另外，在一个实施方式中，保持电路(例如，反向器13和14)以类似于上面图3中所示出的方式被省略。
电路60和电路10之间的另一个不同之处在于电路60包括两个附加的分支电路，这里称为上升跃迁复位电路和下降跃迁复位电路。在图6的示例中，上升跃迁复位电路包括由反向器61和62构成的复位链，而下降跃迁复位电路包括由反向器63和64构成的复位链。上升跃迁复位电路用于复位上升跃迁电路，而下降跃迁复位电路用于复位下降跃迁电路。
如上结合图1所述，电路10的保持电路用于复位上升跃迁分支电路和下降跃迁分支电路。对于700毫伏供电电源，上升跃迁分支电路和下降跃迁分支电路由电路10的保持电路在大约350毫伏处复位。如上结合图5所述，上升跃迁分支电路和下降跃迁分支电路分别操作在大约Vdd的三分之一和三分之二处。分离的上升跃迁分支电路和下降跃迁分支电路的引入针对这样的一种操作情况，其中电路10的上升跃迁分支电路和下降跃迁分支电路超出了它们各自的切换点但小于复位点。此类情况可作为相对慢跃迁的结果而发生，并且可能导致在操作和复位切换点之间范围内的振荡。尽管此类的震荡不是期望的，因为它们能浪费功率并且在输出34处产生小故障，但它们不会影响电路10的操作性。
电路60被标注尺寸使得上升跃迁复位分支电路和下降跃迁复位分支电路的复位点被有利地偏移从而它们各自的操作范围没有与上升跃迁分支电路和下降跃迁分支电路的各自操作范围重叠。在图6中，“t”是器件宽度的任意单位。
在表1中示出根据本发明的700毫伏供电电源的操作范围。
表1
700毫伏供电电源的示例性操作范围
范围 操作
小于200毫伏 上升跃迁复位电路操作以复位上升跃迁电路
大于220毫伏 上升跃迁电路操作以辅助上升跃迁并驱动线路
小于460毫伏 下降跃迁电路操作以辅助下降跃迁并驱动线路
大于500毫伏 下降跃迁复位电路操作以复位下降跃迁电路
注意，在本实施方式中，上升跃迁电路和上升跃迁复位电路的范围不仅不会重叠，而且在该范围之间还包括某些余量。相同的情况对于下降跃迁电路和下降跃迁复位电路也是成立的。电压范围由β比值控制，这些比值被很好地保存并且在现代的互补金属氧化物半导体(CMOS)芯片上很好地跟踪，因此存在好的半导体过程跟踪。
另外，为了帮助抑制振荡，上升复位电压和下降复位电压离得很远，因此电路60中存在基本的滞后。在本实施方式中，对于700毫伏供电电源，在互补(相反的)跃迁电路(分别为下降或上升)被激活之前，输入(上升或下降)必须增加到大约Vdd的三分之二。
图7示出根据本发明用于驱动线路信号和辅助信号跃迁的电路70的一个实施方式的示意图。电路70与图6的电路60不同之处在于在后备结构中，电路70的输入节点33和输出节点34彼此连接。电路60和电路70的共同元件的编号是相同的。当耦合到芯片的线路上时，电路70可被实施为后备线路转发器或加速器。在一个实施方式中，保持电路(例如，反向器13和14)以类似于上面图3中示出的方式被省略。
当多个电路70被连接到相同的线路时，在多个电路之间发生振荡的可能性由上面提到的大的滞后根本地去除。振荡是不太可能的，因为多个电路中的一个将不得不处于操作电压范围的一个极值而同时下一个电路处于操作电压范围的另一个极值处。如果发生振荡，由于相临的电路循环在不同的速率，系统将衰减到稳定条件。
图8是根据本发明的一个实施方式的用于辅助信号跃迁的方法的流程图80。尽管在流程图80中公开了具体的步骤，但这类步骤是示例性的。即，本发明的实施方式很适于执行在流程图80中所列举的各种其它步骤或步骤的变形。可以理解流程图80中的步骤可以不同于表示出的顺序执行，并且不是流程图80中的所有步骤可被执行。
在步骤81中，在耦合到线路的电路处接收到上升的输入。上升的输入指示出线路上上升的跃迁。上升输入使得电路的上升跃迁分支电路中的第一晶体管被导通一段时间以驱动电路的输出到高状态以辅助上升跃迁。接着第一晶体管被断开。上升跃迁分支电路操作在高于第一阈值电压。
在步骤82中，利用下降跃迁复位分支电路，下降跃迁分支电路的元件被复位。下降跃迁复位分支电路操作在高于第二阈值电压。
在步骤83中，在电路处下降输入被接收，其指示出线路上的下降跃迁。下降输入使得下降跃迁分支电路中的第二晶体管被导通一段时间以驱动输出到低状态以辅助下降跃迁。接着第二晶体管被断开。下降跃迁分支电路操作在低于第二阈值电压。
在步骤84中，利用上升跃迁复位分支电路，上升跃迁分支电路的元件被复位。上升跃迁复位分支电路操作在低于第一阈值电压。
图9示出根据本发明的一个实施方式以“馈通”方式分别耦合到线路91的例如图6的电路60或图7的电路70的电路90。在图9的示例中，线路91实际上包括第一部分(91a)和第二部分(91b)。线路91上的信号在输入处33进入电路90并且在输出34处引出。如上所述，根据本发明的实施方式，电路90用作线路转发器/加速器以便辅助线路91上的上升或下降信号跃迁。如上所述，在各种实施方式中，线路91上的信号还由电路90驱动。
图10示出根据本发明的一个实施方式以“后备”方式耦合到线路101的例如图6的电路60或图7的电路70的电路100。线路101上的信号在输入处33进入电路100并且在输出34处引出。如上所述，根据本发明的实施方式，电路100用作线路转发器/加速器以便辅助线路101上的上升或下降信号跃迁。如上所述，在各种实施方式中，线路101上的信号还由电路100驱动。
总之，本发明的实施方式提供用于辅助线路(例如芯片上的线路)上的信号跃迁的电路(例如，线路加速器和转发器)及其方法。根据本发明的电路实施方式可驱动线路上的信号并且在线路跃迁期间辅助而没有阻止跃迁。具有非重叠的电压范围的分离复位分支电路用于阻止振荡在电路中发生。
因此根据本发明对实施方式进行了描述。尽管本发明已经在具体的实施方式中进行了描述，但应该理解本发明不应该解释为受这类实施方式的限制，而相反应该根据下面的权利要求书解释。
从概括性的总结来说，本文件公开了用于辅助线路上的信号跃迁的电路及其方法。第一分支电路使得耦合到电路输出的第一晶体管在上升跃迁期间导通并驱动输出至高状态以在上升跃迁中辅助。第二分支电路使得耦合到电路输出的第二晶体管在下降跃迁期间导通并驱动输出至低状态以在下降跃迁中辅助。第三分支电路复位第一分支电路的元件。第一分支电路操作在高于第一电压阈值而第三分支电路操作在低于第一电压阈值。第四分支电路复位第二分支电路的元件。第二分支电路操作在低于第二电压阈值而第四分支电路操作在高于第二电压阈值。

Claims (24)

1.一种器件，包括：
用于传播信号的线路；以及
耦合到所述线路的电路，所述电路可操作以在所述线路上的信号中检测跃迁，所述电路还可操作以辅助所述跃迁，并在所述跃迁之后驱动所述信号，所述电路在操作于第一电压范围内时，辅助所述跃迁并且驱动所述信号，所述电路在操作于不与所述第一电压范围重叠的第二电压范围内时，为了后续的跃迁而被复位，并且在所述第一和第二电压范围之间的电压中存在提供所述范围之间裕度的间隔。
2.根据权利要求1所述的器件，其中所述跃迁是上升跃迁并且所述电路包括：
耦合到所述线路的上升跃迁分支电路，操作在高于阈值电压的范围内；以及
耦合到所述上升跃迁分支电路的复位分支电路，操作在低于所述阈值电压的范围内。
3.根据权利要求2所述的器件，其中所述复位电路包括多个反向器并且所述上升跃迁电路包括：
耦合到所述反相器的NAND门电路；
耦合到所述NAND门电路的延迟链；以及
耦合到所述NAND门电路的p型晶体管。
4.根据权利要求1所述的器件，其中所述跃迁是下降跃迁并且所述电路包括：
耦合到所述线路的下降跃迁分支电路，操作在低于阈值电压的范围内；以及
耦合到所述下降跃迁分支电路的复位分支电路，操作在高于所述阈值电压的范围内。
5.根据权利要求4所述的器件，其中所述复位电路包括多个反向器并且所述上升跃迁电路包括：
耦合到所述反相器的NOR门电路；
耦合到所述NOR门电路的延迟链；以及
耦合到所述NOR门电路的n型晶体管。
6.根据权利要求1所述的器件，其中所述电路包括用于保持所述电路输出处的状态的分支电路。
7.根据权利要求1所述的器件，其中所述电路的输入连接到所述电路的输出，其中另外所述输入和所述输出在后备结构中被耦合到所述线路。
8.一种用于在线路上辅助信号跃迁的电路，所述电路包括：
第一电路，耦合到所述线路，并用于响应于所述线路上信号的上升跃迁而使得第一晶体管导通，并且接着在一段时间后断开，所述第一晶体管驱动所述电路的输出到高状态以在所述上升跃迁中进行辅助，其中所述第一电路操作在高于第一电压；
第二电路，耦合到所述线路，并用于响应于所述线路上信号的下降跃迁而使得第二晶体管导通，并且接着在一段时间后被断开，所述第二晶体管驱动所述输出到低状态以在所述下降跃迁中进行辅助，其中所述第二电路操作在低于第二电压；
第三电路，耦合到所述第一电路，并用于复位所述第一电路的元件，其中所述第三电路操作在低于第三电压，所述第三电压小于所述第一电压；以及
第四电路，耦合到所述第二电路，并用于复位所述第二电路的元件，其中所述第四电路操作在高于第四电压，所述第四电压大于所述第二电压。
9.根据权利要求8所述的电路，其中所述第三电路包括第一多个门电路，并且所述第四电路包括第二多个门电路。
10.根据权利要求8所述的电路，另外包括第五电路，其耦合到所述线路，并且用于在所述上升跃迁和所述下降跃迁之间在所述输出处保持所述高状态，以及用于在所述下降跃迁和下一个上升跃迁之间保持所述低状态。
11.根据权利要求10所述的电路，其中所述第五电路包括多个门电路。
12.根据权利要求8所述的电路，其中所述电路的输入连接到所述输出，其中所述输入和所述输出在后备结构中耦合到所述线路。
13.根据权利要求8所述的电路，其中所述第一电路包括：
耦合到所述线路的NAND门电路；以及
耦合到所述NAND门电路的延迟链。
14.根据权利要求8所述的电路，其中所述第一晶体管是p型器件。
15.根据权利要求8所述的电路，其中所述第二电路包括：
耦合到所述线路的NOR门电路；以及
耦合到所述NOR门电路的延迟链。
16.根据权利要求8所述的电路，其中所述第二晶体管是n型器件。
17.一种在耦合到线路的电路中，在所述线路上辅助信号跃迁的方法，所述方法包括：
在所述电路处接收上升输入，其指示所述线路上的上升跃迁，所述上升输入使得所述电路的第一分支电路中的第一晶体管导通一段时间，驱动所述电路的输出到高状态以辅助所述上升跃迁，接着所述第一晶体管断开，其中所述第一分支电路操作在高于第一电压；
在所述电路处接收下降输入，其指示所述线路上的下降跃迁，所述下降输入使得所述电路的第二分支电路中的第二晶体管导通一段时间，驱动所述输出到低状态以辅助所述下降跃迁，接着所述第二晶体管断开，其中所述第二分支电路操作在低于第二电压；
利用第三分支电路复位所述第一分支电路的元件，所述第三分支电路操作在低于第三电压，所述第三电压低于所述第一电压；以及
利用第四分支电路复位所述第二分支电路的元件，所述第四分支电路操作在高于第四电压，所述第四电压高于所述第二电压。
18.根据权利要求17所述的方法，其中所述第一晶体管被耦合到包括以下的电路：
耦合到所述线路的NAND门电路；以及
耦合到所述NAND门电路的延迟链。
19.根据权利要求17所述的方法，其中所述第一晶体管是p型器件。
20.根据权利要求17所述的方法，其中所述第二晶体管被耦合到包括以下的电路：
耦合到所述线路的NOR门电路；以及
耦合到所述NOR门电路的延迟链。
21.根据权利要求17所述的方法，其中所述第二晶体管是n型器件。
22.根据权利要求17所述的方法，另外包括：
在所述上升跃迁之后并且在相应的下降跃迁之前，保持所述输出处于所述高状态；以及
在所述下降跃迁之后并且在下一个上升跃迁之前，保持所述输出处于所述低状态。
23.根据权利要求17所述的方法，其中所述第三分支电路包括第一多个门电路，并且所述第四电路包括第二多个门电路。
24.根据权利要求17所述的方法，其中所述电路的输入连接到所述输出，其中所述输入和输出在后备结构中被耦合到所述线路。
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