CN100566144C

CN100566144C - 晶体管装置、集成电路及运行场效应晶体管的方法

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Publication number: CN100566144C
Application number: CN200480032739.5A
Authority: CN
Inventors: R·布勒德罗; 高正旭; R·特韦斯
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2003-09-04
Filing date: 2004-09-01
Publication date: 2009-12-02
Anticipated expiration: 2024-09-01
Also published as: US20070176634A1; CN1879296A; WO2005025055A1; DE10340846A1; US7733156B2; EP1661242A1

Abstract

晶体管装置包括第一和第二场效应晶体管，所述场效应晶体管有第一和第二源/漏极端子以及施加第一或第二信号的控制端子，这两个场效应晶体管导电类型相同；该晶体管装置以如下方式建立：能够交替地将第一信号加到第一场效应晶体管的控制端子并同时将第二信号加到第二场效应晶体管的控制端子；和/或将第二信号加到第一场效应晶体管的控制端子并同时将第一信号加到第二场效应晶体管的控制端子。

Description

晶体管装置、集成电路及运行场效应晶体管的方法

本发明涉及到晶体管装置、集成电路以及运行场效应晶体管的方法。

场效应晶体管(特别是MOSFET，“金属氧化物半导体场效应晶体管”)的噪声限制了电路的准确度。特别是当电路中存在幅度小的信号时这是成问题的。因此，模拟电路的性能尤其受到噪声现象的限制。

MOS晶体管的低频噪声是由特别是在场效应晶体管沟道区与栅绝缘区之间界面上的缺陷状态的统计加载或卸载所造成的。在低频下，这一作用原理对噪声作出显著贡献。由于其位置关系，这些缺陷也常常称之为界面状态。主要是能级靠近对电流流动作贡献之载流子的(准)费米能级的那些缺陷对低频噪声作贡献。能级高得多或低得多的其他界面状态要么全被占据要么全不占据，因而对噪声没有贡献，参看[1]。

[2]公开了通过优化场效应晶体管制造工艺来抑制低频噪声的情况。其利用的事实是，低频噪声的大小主要地取决于沟道区与栅绝缘层之间界面的质量。不过，对技术优化可能性所施加的限制有限。

减小低频噪声的另一方法是基于设定场效应晶体管的工作点而使低频噪声减至最小。例如，大家知道在适合于模拟电路技术的那些工作点范围之内来选取工作点就能够得到降低了的噪声功率，参看[1]。如果Vg表示场效应晶体管的栅电压，Vt表示阈电压，Vd表示漏电压，那么Vg-Vt＝100mV至1V并且Vd＞VgVt就是合适的选择。但是，这种方法不利的是在电路设计中从其他观点看，如功率损耗，调制范围，带宽等，其限制了自由度。此外，利用这种方法所能达到的噪声降低也小。

由于MOSFET中低频噪声电压或噪声电流与其有效面积的根成反比，参看[1]，有可能通过把器件面积选得足够大来减小电路的低频噪声。这种方法的一个缺点是所占的面积增加了。另外，可能导致功耗增加，尤其是在电路的带宽不能减小时，因为那时只有晶体管的宽度而不是长度才允许增加。相关晶体管工作所在的电路或通路的电流损耗随相关晶体管的宽度约成正比地上升。此外，在预定电路中出现的电容性负载特别是敏感放大的电路的输入电容也上升。

[3]-[6]公开了在周期性地改变界面的准费米能级时，可以降低晶体管的低频噪声。

[3]，[4]说明了减小MOSFET低频噪声的电路学方法。不过，[4]中所说明的方法限制在其中晶体管进行周期性通一断的电路。然而，这不是所希望的尤其是在许多模拟电路中所不希望的，因为要处理的是连续信号。

[11]公开了以双采样速度工作的信号积分器。

[12]公开了减小通信系统中DC偏移的方法和设备。

[13]公开了1/f噪声的本征减小及其对CMOS环形振荡器中相位噪声的影响。

[14]公开了通过切换偏压来减小MOSFET中1/f噪声和功率损耗的方法。

MOS晶体管的失配限制了电路的分辨率。特别是在所说的电路必须处理极小信号的时候就是这种情况。因此，由于这些现象主要是模拟电路的性能受到限制。晶体管沟道内掺杂物浓度的波动也造成了MOS晶体管的制造公差(失配)，而且在许多情况下对模拟电路的小型化构成巨大障碍。

精确的模拟电路，因而其易于受到制造公差的影响，它们通常是以差动形式构成。在这种情况下，对电路功能重要的晶体管(但不一定是用于电流源的晶体管)是成对地存在，晶体管对分别都处理符号不同但大于和相位完全相同的信号。对模拟电路的性能来说，至关重要的是这些晶体管对之间的制造公差要变得尽可能小。

在[15]中提出了减小模拟电路中制造公差的各种不同方法。首先，可以增大晶体管的面积并实行集中布局。在这种方法的情况下，所用晶体管的面积必须增大到其满足有关电路之失配要求的程度。这常常不仅涉及到电路原理的缺点而且也与较高的制造成本有关。此外，[15]还提出了自动稳零(例如相关的双采样)和斩波器稳定作用。

下面给出浮体效应和自热效应的说明，这些效应可能出现在使用CMOS技术的部分耗尽(PD)和全部耗尽(FD)的SOI晶体管(“绝缘体上硅”)中。这些效应对电路设计特别是模拟电路的设计有影响。

关于半导体技术的未来发展，可以预期离开常规的整体CMOS工艺而朝向SOI工艺并向着双栅或三栅晶体管结构的一些变化。例如从国际半导体技术路线图ITRS 2001看，这一预期就很明显。

尽管与整体CMOS晶体管技术相比SOI CMOS晶体管技术有其优点(例如寄生电容减小，可能有更好的分布电阻和电容，更好的器件绝缘，由此锁定效应和衬底耦合效应也减小，等等)，但是对使用模拟电路技术的集成SOI电路迄今却只进行了些许研究，参看[16]。

SOI场效应晶体管的一个问题是它们所固有的整体效应，这一效应导致了有漏电流情况下的转折效应(kink effect)。在SOI膜上加工、因而其沟道原载流子局部耗尽的MOS晶体管，或例如SOI膜双栅晶体管，SOI膜纵向晶体管(FinFET)等都受到浮体效应的影响，参看[16]，[17]。

由于空穴或电子注入进SOI膜上的n-MOS晶体管或p-MOS晶体管的浮动衬底而产生转折效应。对SOI技术中的n-MOSFET来说，所说的空穴通过碰撞电离(虽然是通过载流子引入的电离)引入到靠近漏区的高电场区来产生。一旦这些空穴产生，它们就迁移到电位最低的区域，也就是说朝向浮动衬底的方向。空穴的累积提高了浮动衬底电位直至衬底一源的结被足够偏置而补偿了由空穴所产生的电流。本体内累积的电荷取决于晶体管先前的状态(即它的历史状况)，取决于工艺参数，器件尺寸，电源电压，转换速率，及开关频率等。

衬底电位的增加导致了阈电压的减小并形成了输出特性曲线或特性中的转折，其结果是模拟放大器的增益和电流源的稳定性受到损害。

与整体MOSFET技术相比，SOI技术的另一特点是单个器件的自热是不可忽略的。这是由于排列在SOI衬底硅层底下的隐埋硅氧化物层的热导差，因而SOI器件的沟道温度可能比正常工作时的温度升高几十℃。绝缘衬底形成了热障，所以由工作着的器件所产生的热量就不可能完全地传递给衬底。氧化硅(SiO₂)的热导要比块硅的热导差几个数量级。因此，与整体MOS晶体管大不相同，与SOI膜上MOS晶体管的情况下会出现显著的自热。这种自热会出现在沟道与热阱间热耦合差的任何型式的晶体管结构中，如块硅以至外壳等(例如，所有的SOI或双栅或三栅概念)。

如果器件热起来，载流子在沟道区的逆移就降低，这也可减小了漏区电流。因此，器件特性显著改变，如在高漏流时可能经常观察到的那样，其具有负输出电导。

由于平均能量散逸低以及根据时钟频率通常远远高于热时间常数的事实，热效应在大多数情况下对数字电路来说并不显著。但是，模拟电路却受到自热效应的显著影响。在低频下输出电导可能很低乃至是负的并能随频率的增加而升高，这就导致了不可预见的增益和相位的变化。彼此邻接的交互作用器件可能处在不同的温度，这就导致了热诱发失配。由自热效应和热耦合效应所造成的温度梯度导致了非等温条件并因而导致故障，参看[18]。

人们已经知道了减轻SOI膜上MOS晶体管的浮体效应的一些可能性，参看[19]。在这些可能性中，体接触方法似乎是唯一针对电路的可能性。所有其他概念都与器件的工艺技术有关。虽然出现了关于系统配置如何优化来使体接触通路与活性区之间杂散电阻和杂散电容的影响同时减至最小的问题，但是部分耗尽SOI晶体管的体电位还是由体接触保持不变。此外，人们知道若沟道宽度增加，空穴吸收的效率会迅速下降。特别是，对FinFET或平板双栅晶体管，其接触的物理分辨率要求非常复杂的光刻。

使用厚度为10nm至30nm SOI衬底超薄硅体的全耗尽(FD)SOI器件对模拟/混合信号应用来说自然是一种好的选择，因为它们抑制了转折效应，参看[20]。但是，即使是全耗尽器件的结构也不能够避免自热效应，因而就阈电压控制还有面积损失而言必须考虑FD器件的加工裕度要小。此外，由体接触所引入的高固有体电阻和高固有体内容也是成问题的，而浮体效应在模拟设计中则严重的多得多。

甚至先进的双栅或三栅概念也受到自热的损害，而且视其如何构成而定，它们还可能受到诸如部分耗尽SOI衬底中转折效应等电荷累积效应的影响。

本发明所基于的问题是通过以极少费用有效地减小晶体管的低频噪声或降低晶体管制造公差的影响来提高晶体管装置的功能。

通过包括依据独立权利要求的特征的晶体管装置、集成电路以及运行场效应晶体管的方法来解决这个问题。

根据本发明的晶体管装置具有第一和第二场效应晶体管。其中每个场效应晶体管有第一和第二源/漏极端子以及施加第一或第二信号的控制端子。晶体管装置以下述方式建立：能够交替地将第一信号加到第一场效应晶体管的控制端子，同时将第二信号加到第二场效应晶体管的控制端子，以及将第二信号加到第一场效应晶体管的控制端子，同时将第一信号加到第二扬效应晶体管的控制端子。

根据本发明的集成电路含有至少一个具有上述特点的晶体管装置。

按照依据本发明的运行场效应晶体管的方法，第一和第二场效应晶体管相互连接起来，其中每个场效应晶体管有第一和第二源/漏极端子以及施加第一或第二信号的控制端子。晶体管装置以下述方式建立：交替地，将第一信号加到第一场效应晶体管的控制端子，同时将第二信号加到第二场效应晶体管的控制端子，以及将第二信号加到第一场效应管的控制端子，同时将第一信号加到第二场效应晶体管的控制端子。

换句话说，信号是交替地加到这两个场效应晶体管的控制端子，例如栅极端子或衬底端子。在第一个时间间隔，例如可以将第一信号例如地电位加到第一场效应晶体管的控制端子，同时可以将第二信号例如有用信号加到第二场效应晶体管的控制端子。在第二个时间间隔，例如可以将第二信号加到第一场效应晶体管的控制端子，同时可以将第一信号加到第一场效应晶体管的控制端子。在这两种工作状态之间用可预先确定的频率进行转换。

显然，根据本发明，可以有利地使用界面状态的物理特性并将其与简单高效的电路结构相结合，由此电路的噪声特别是低频噪声或电路中所含晶体管(对噪声的)贡献能够显著地减小。

本发明的一个重要特点是：电路中的晶体管由两个结构上最好完全相同的替换晶体管所取代。第一和第二晶体管的第一源/漏极端子相互耦合，这两个晶体管的第二源/漏极端子相互耦合。晶体管的控制端子分别在两个电路的节点之间用不同的电位交替地来回切换。显然这样做所达到的是分别这两个晶体管其中之一呈现耗尽或累积的工作点，另一晶体管呈现反向中的工作点。应当注意，一方面反向中的(准)费米能级与另一方面耗尽或累积中的费米能级，其彼此相距足够远。

如下面所阐述的，这种互连使低频噪声减小。其能级靠近反向和耗尽或累积中之准费米能级的界面状态从统计上而言力求改变其在该准费米能级的占据状态。这一现象造成了晶体管的低频噪声，因为结果是分别载流子都取自沟道电流或馈送至沟道电流。此外，存在或不存在于界面状态中的电荷还调制了沟道电流。

如果将第一和第二信号交替地加到两个场效应晶体管的控制端子，从而将一随交变频率瞬时变化的合成信号加到相应的控制端子，就能够降低晶体管的低频噪声。因此根据本发明的互连方法能够用交变频率使沟道区中的准费米能级在反向和耗尽或累积中的数值间来回切换。低频噪声可以非常有效地降低，特别是在一方面反向中的准费米能级与另一方面耗尽或累积中的准费米能级之间的能量差相对于热噪声能量K_BT为大或在把这个变化频率的倒数与相关界面状态的时间常数相比选得足够小时。

此外，本发明可以有利地用在差动电路尤其是差动模拟电路，以便显著地减小这种差动电路中晶体管制造公差的影响。在差动电路中，将第一信号和第二信号交替地加到第一和第二场应晶体管的控制端子可使MOS晶体管的制造公差减小，因此建立了补偿这种失配的电路、尤其是在模拟电路中所优选的电路的可能性。这就防止失配导致受损信号的处理。

本发明这一特点的基本概念在于，加到差动电路正和负支路中差动对晶体管栅极端子上的信号按下述方式交替转换：对中的每个晶体管在一半时间分配给电路的正光路，而在另一半时间分配给电路的负光路。结果是，在一个相位中以正值出现的电压偏移(固器件失配而引起的)又被在下一相位中以负值出现的电压偏移所减掉(反之亦然)，所以平均起来电路就没有不希望的失配影响。这就要求将要处理的有用信号所利用的这两个相位或时钟信号φ1和φ2交替地加到具有同样长度的这两个晶体管上。

在两个场效应晶体管的第一源/漏极端子最好用与在栅极端子同样的时钟频率和同一时钟进行转换。而且，在第二源/漏极端子最好也用与在栅极端子同样的时钟频率进行转换。如果要利用失配作用这么做就是正确的。若同时打算利用噪声抑制，时钟就应当是不同的(栅极端子时钟至少是S/D时钟的两倍)。

尤其是在两个支路间的晶体管变换速度(以下称为开关频率)与要处理信号的频率相比为高时，信号的处理最多只受到轻微的干扰。不过，有时候高频热噪声也会在较小的程度上耦合进来。因转换而产生的高频干扰利用低通泸波器可以基本上消除。放大器电路的稳定性只在转换频率低时受损害。此外，转换还要求把电路的几个电容性节点旁路掉，这样就能够减小在低转换频率下电路的功率损耗。

显然，上述的本发明特点涉及到抑制偏移用的像自动稳零方法和斩波技术方法的面积的有效组合。

在晶体管对的情况下，两个开关元件设置在栅极端子(而且最好分别将两个附加的开关元件设置在两个第一源/漏极端子，两个附加开关元件设在两个第二源/漏极端子)，并且在以差动方式构成之电路的输入节点之间产生两个栅极端子的周期性变化。

为了降低差动电路中滞后作用的影响，使用不只是两个而是四个晶体管是有利的，这样分别只有其中两个晶体管在电路中是工作的，而另两个晶体管则处在预先确定的静止状态。换句话说，这种差动电路的每个晶体管都可以用图1A和图1B及图2A和图2B中所示的相类似的方式进行替换。在这种情况下最好实行四相位时钟模式，这样除了降低失配影响外还实现了1/f噪声抑制。

如果打算减小由热效应和浮体效应所选成的历史影响，而这点尤其在SOI技术的情况下非常重要，可以使用更高阶的时钟模式。换句话说，在差动电路中接下来就可以使用除四个外还有六个或更多个晶体管，在这些晶体管中能够交替地处理两个有用的信号。

相关的权利要求中指出了本发明的优选研发成果。

控制端子可以是栅极端子或衬底端子(例如体端子)。在SOI晶体管(“绝缘体上硅”)的情况下，例如其技术要求指出衬底端子可以不存在，这样在这种情况下就通过栅极端子来控制场效应晶体管。在另一种情况下，晶体管可以既有栅极端子又有衬底端子，因此控制就能够通过栅极端子或通过衬底端子有选择地进行。

对于第一和第二场效应晶体管的控制端子为栅极端子的情况来说，第一和第二场效应晶体管可以用衬底端子作为附加控制端子。对于第一和第二场效应晶体管的控制端子是衬底端子的情况，第一和第二场效应晶体管可以用栅极端子作为附加控制端子。第一和第二场效应晶体管的附加控制端子最好相互耦合。换句话说，在栅极端子和衬底端子都存在时，在这两个栅极端子或两个衬底端子可以任意地交替施加第一和第二信号。设有交替地加上第一和第二信号的两个相应控制端子或附加控制端子就可以互相耦合。

第一和第二信号中其中一个信号可以是有用信号，而相应的另一信号则可以是参考电位。举例来说，第一信号可以是要处理的模拟有用信号，第二信号可以为地电位或电源电压的电位，反之亦然。不过，也可能是分别第一信号和第二信号都是有用信号或在所用情况下它们都为参考电位。在差动电路中出现了两个(相互)差动有用信号的处理问题。

第一和第二场效应晶体管最好在结构上完全相同。换言之，这两个场效应晶体管可具有同样的几何尺寸，可用同样的材料制造，等等。这就产生了特别对称的配置，因此特别有效地减小了噪声。

此外，第一和第二信号可以在第一和第二场效应晶体管的控制端子以至少像场效应晶体管噪声特性截止频率一样大的交变频率交变。半导体器件特别是场效应晶体管的噪声功率特性依频率而定，是在所谓截止频率下有特性转折的一个函数。低频噪声(LF噪声)尤其是在高于转折或截止频率的频率下(最好至少高于两倍)得到了有效的抑制。

最好是第一和第二信号在第一和第二场效应晶体管的控制端子以大于指定电路有用频带频率的交变频率交变。显然，这是要有效地使有用频带与时钟频带去耦(时钟信号用来把第一和第二信号交替地加到第一和第二场效应晶体管的控制端子上)。许多集成电路工作在特性频率，所谓的有用频率，或所谓有用频带。

在第一和第二场效应晶体管控制端子的第一和第二信号可以以交变频率的倒数进行交变，其小于，最好大大小于场效应晶体管沟道区与栅绝缘层间边界区内缺陷占据状态的平均寿命。

最好是，将衬底端子中至少一个衬底端子设立为两个场效应晶体管之中一个场效应晶体管的阱端子，阱端子在电位阱中形成。

例如，在使用其中形成有场效应晶体管的p掺杂衬底时，在该p掺杂衬底中就可以直接地形成n导电型的MOSFET。为了在p掺杂衬底中形成p导电型MOSFET，必须用n导电型掺杂原子对衬底的相关表面区(所谓阱区)进行掺杂，从而形成n导电阱。在根据本发明的晶体管装置配置中，其中第一和第二场效应晶体管的栅极端子相互耦合，第一和第二信号能够交替地加到第一和第二场效应晶体管的阱端子。

最好是两个场效应晶体管呈同样的导电类型。换句话说，两个场效应晶体管要么是n导电型的，特别是n-MOSFET，要么是p导电型的，特别是p-MOSFET。

按照一个典型的实施方案，晶体管装置可以以下述方式建立：两个场效应晶体管中相应的一个场效应晶体管工作在反向工作点，两个场效应晶体管中相应的另一场效应晶体管工作在累积或耗尽工作点。

下面就累积，耗尽和反向工作点工作方式的差别对例如p掺杂衬底给出解释。在栅区与半导体材料之间为负号电压的情况下，由带负电的电极从衬底的p掺杂材料吸引自由载流子(空穴)，因此在栅绝缘区下面形成了正电荷层。在栅区形成了相应的异性电荷。所建立的状态称为累积。

在栅极端子上为正电压的情况下，带正电的空穴从正电区迁离。在耗尽区，只剩下负电电离的掺杂原子，并形成了空间电荷区。这种状态称之为耗尽。

如果栅极端子上的电压从上述情况出发进一步增加，带正电的空穴就迁移进衬底，并由正电极吸引出负电子。在沟道区中，它们形成了反向导电层。所建立的工作点称之为反向。

在根据本发明晶体管装置的情况下，第一场效应晶体管的控制端子可以与第一开关元件相耗合，此第一开关元件可利用交变频率的第一时钟信号开关。并且，第二场效应晶体管的控制端子可以与第二开关元件相耦合，第二开关元件可利用与第一时钟信号互补而具有同样交变频率的第二时钟信号开关。通过相应开关元件，用交变频率将第一或第二信号交替地加到相应场效应晶体管的相应控制端子。显然，使用时钟信号能够开关的开关元件能够用来把第一或第二信号交替地加到相应场效应晶体管的控制端子上。

第一和第二开关元件可以是第一和第二开关晶体管，相应时钟信号能够加到相应开关晶体管的相应栅极端子上，而相应开关晶体管的相应源/漏极端子则与相应场效应晶体管的控制端子相耦合。

晶体管装置可以建成与差动晶体管装置，其中第一信号和第二信号互为有用差动信号。

在差动电路情况下，两个有用信号在两个支路处理，两个有用信号就相位和幅度而言可以是完全相同的，但符号可以不同。用两个这样(相互互补)的信号，即使在信号幅度小时也能够进行高质量的、极其可靠的信号传输。根据本发明，能够供给两个晶体管来处理这两个有用差动信号，使得其中一个晶体管在一半时间处理第一有用信号并在另一半时间处理第二有用信号，而第二个晶体管能够在第一个一半时间处理第二有用信号并在第二个一半时间处理第一有用信号。由此能够抑制失配影响，因为在相应信号部分地由一个晶体管处理部分地由另一晶体管处理时这些失配影响瞬时地中和了。

按照这一改进的晶体管装置可以有一低通滤波器，其以下述方式连接起来：使得由交替施加第一和第二信号所引起的干扰信号(如高频噪声)能够利用该低通滤波器加以抑制。

这种低通滤波器特别是在因场效应晶体管栅极端子两个信号间工作转换而产生寄生干扰信号时是有利的，这些干扰信号通过这种低通滤波器能够可靠地滤掉。

除了在这种差动电路的栅极端子设置第一和第二开关元件以外，第一场效应晶体管的第一源/漏极端子还可以与第三开关元件相耦合，第三开关元件能够利用交变频率的第一时钟信号开关。此外，第一场效应晶体管的第一源/漏极端子还可以与第四开关元件相耦合，第四开关元件能够利用与第一时钟信号互补、具有同一交变频率的第二时钟信号来开关。

作为一可供选择的方案，可以设置一电流源(例如使用偏压控制的附加场效应晶体管)，它与第一场效应晶体管的第一源/漏极端子以及第二场效应晶体管的第一源/漏极端子相耦合。

此外，第一场效应晶体管的第二源/漏极端子可以与第五开关元件相耦合，第五开关元件能够利用交变频率的第一时钟信号开关。第二场效应晶体管的第二源/漏极端子可以与第六开关元件相耦合，第六开关元件能够利用与第一时钟信号互补、具有同一交变频率的第二时钟信号来开关。

本发明的晶体管装置可以在绝缘体上硅衬底(SOI衬底)上和/或内形成。

特别是按照这一改进，第一场效应晶体管和第二场效应晶体管可以以SOI场效应晶体管来实现。

本发明用交变的第一和第二信号来驱动第一和第二场效应晶体管特别是对SOI应用显示出了重要的优点。除了减小噪声特别是低频噪声以外，在本发明SOI晶体管装置的情况下还另外出现了减小浮体效应和自热效应的有利影响。尤其对使用SOI CMOS技术的模拟电路技术来说这是一重大的改进。

本发明的这一特点利用了在周期性开关条件下SOI晶体管的特性，参看[21]、[22]。如果增加开关频率，反映器件固有电容耦合作用的、SOI晶体管浮体的充电或放电电流限制了由碰撞电离驱动的空穴累积。根据本发明这就使体-源偏压和转折效应受到抑制。SOI晶体管的这种周期性开关工作使得能够在输出特性(例如输出电导)中有良好的线性。此外，这种工作情况允许SOI晶体管较少受到自热效应的影响，见[18]。

但是，晶体管的这种开关工作在模拟/射频电路中并非总是可能的。只有诸如电压控制振荡器(VCO)或电容开关电路等一些模拟电路允许把这些开关条件应用到它们之中，偏置电流只在特定时间间隔或不连续进行信号处理时才需要。

本发明在工作在瞬时连续方式的模拟电路中首次实现了这种开关条件。对SC电路还可能进行S/D互换。

根据本发明的晶体管装置的优点当第一和第二场效应晶体管是在绝缘体上硅衬底上和/或内实现时变得极其明显，因为除了减小噪声外，在SOI衬底的情况下由于这两个场效应晶体管按时钟工作还减小了浮体效应和自热效应。自热效应的减小特别是因为两个晶体管中每个晶体管只工作半个时钟周期而有时间在相应的另一半个时钟周期休息，其结果是热能能够从晶体管散逸并使晶体管能返回至其正常工作温度。

本发明的晶体管装置可以使用模拟电路技术实现。在模拟电路技术中，在SOI电路装置的情况下很大程度上出现浮体效应(floatingbody effect)和自热效应，所以在模拟电路中减小浮体效应和自热效应是特别重要的。

按照在SOI衬底内和/或上实现的晶体管装置的一种改进方案，设置至少一个附加场效应晶体管。每个该至少一个附加场效应晶体管有第一和第二源/漏极端子并有一控制端子，第一或第二信号能够加到控制端子上。晶体管装置以下述方式建立：在第一工作状态下，将第一信号加到第一场效应晶体管或第二场效应晶体管或确切地说该至少一个附加场效应晶体管其中之一的控制端子，同时将第二信号加到所有其他场效应晶体管的控制端子。在后继工作状态中，将第一信号分别依次加到所余场效应晶体管其中之一的控制端子，同时将第二信号加到所有其他场效应晶体管的控制端子。

换句话说，与现有技术相比按照这一改进方案，单个晶体管(或差动电路的两个晶体管)用三个、四个或更多个晶体管所代替。第一和第二信号于是就在这些晶体管之间以下述方式瞬时变化地来回切换：对晶体管中一个相应晶体管来说，将第一信号加到其控制端子上，而对所有其他晶体管则将第二信号加到它们的控制端子上。因此，能够依次使晶体管中的一个相应晶体管作为处理第一信号(例如一有用信号)的晶体管来工作，而将第二信号(例如另一有用信号，关断晶体管所需的电位或参考电位)提供给所有其他晶体管。

晶体管装置可以有时钟发生器单元，其与场效应晶体管以下述方式相耦合：它利用彼此相互移位的时钟信号将信号交替地提供给场效应晶体管。

特别是，这种时钟发生器单元可以设置在拥有不只两个场效应晶体管的晶体管装置中，时钟发生器单元与场效应晶体管以下述方式相耦合：它通过提供彼此相互移位的时钟信号在第一工作状态与后继工作状态之间切换场效应晶体管。

按照这一改进方案，借助于通过相应时钟信号能够控制的开关元件进行不同工作状态之间的切换。时钟信号以下述方式彼此相互移位：将逻辑值为“1”的时钟信号在某一特定时间点提供给场效应晶体管中一个相应的场效应晶体管，而将逻辑值为“0”的时钟信号提供给所有其他场效应晶体管。实现这点就能够启动场效应晶体管中一个相应场效应晶体管而使所有其他场效应晶体管对一特定工作状态处于停止。

在晶体管装置的情况下，可以以下述方式建立时钟发生器单元：它规定了减小在绝缘体上硅上和/或内所形成的场效应晶体管发热的时钟信号和/或减小在绝缘体上硅上和/或内所形的场效应晶体管浮体效应的时钟信号。

减小所述两种效应的晶体管装置可依据下述事实来建立：特别是，两个场效应晶体管交替工作所用的开关频率(或时钟信号)与某一数值相配合使得充电或放电参数减小浮体效应和/或晶体管在相邻有效工作时间之间的静止时间足够长以保证晶体管充分地冷却下来。时钟频率可以这样选择，例如使得一个场效应晶体管的静止时间-在此静止时间另一场效应晶体管在有效的工作-能足以使热能散逸到周围环境中去。时钟信号参数的设置也影响浮体效应，因此通过适当地选择时钟信号参数能够大大的减小这种效应。

下面更加详细地说明根据本发明的集成电路。晶体管装置的一些改进对集成电路同样适用。

集成电路可以建成为例如差动级电路，电流源电流，电流反射镜电路或运算放大器电路。但是，也能够提供其中存在至少一个晶体管的任何其他型式的电路。

下面更详细地说明根据本发明减小场效应晶体管噪声的方法。晶体管装置的一些改进对减小场效应晶体管噪声的方法也同样适用。

在本方法的情况下，栅极端子或衬底端子可用作为控制端子。

按照本方法，通过交替施加第一和第二信号，使场效应晶体管沟道区与栅绝缘层之间边界区中的准费米能量周期性地变化，其变化数值为大于，最好大大大于，更好的是至少比波耳兹曼常数与绝对温度之积大的一个数量级的数值。

最好是，通过交替施加第一和第二信号，场效应晶体管沟道区与栅绝缘层之间边界区中的准费米能量的周期性地变化约为100meV-1eV。更好的是，准费米能量的周期性变化约在150meV-700meV。

下面在附图中图解说明，本发明的典型实施方案并对其予以更详细的阐述。

在附图中：

图1A表示出常规的n-MOS晶体管，图1B示出根据本发明第一典型实施方案代替前者的晶体管装置，

图2A表示出常规的p-MOS晶体管，而图2B示出根据本发明第二典型实施方案代替前者的晶体管装置，

图3表示出根据本发明使用n-MOS晶体管和p-MOS晶体管的CMOS集成电路剖面图，

图4A表示出常规的p-MOS晶体管，图4B示出根据本发明第三典型实施方案代替前者的晶体管装置，

图5A-6B表示出根据现有技术的差动级，

图7-11表示出根据本发明第一至第五典型实施方案作为集成电路的差动级，

图12A-15B表示出根据现有技术的电流源电路，

图16A-18、图20-24表示出根据本发明第六至第十四典型实施方案作为集成电路的电流源电路，

图19表示出解释根据本发明的电流源电路功能的辅助电路图，

图25A表示出根据现有技术的电流反射镜，

图25B、26表示出根据本发明第十五和第十六典型实施方案作为集成电路的电流反射镜，

图27和28表示出根据现有技术的运算放大器，

图29、30表示出根据本发明第十七和第十八典型实施方案作为集成电路的运算放大器，

图31A表示出进行差动信号处理的常规晶体管装置，图31B表示出根据本发明第四典型实施方案进行差动信号处理的晶体管装置，

图32A和图32B表示出根据本发明第十九和第二十典型实施方案作为集成电路的差动级电路。

不同附图中的相同或相似部件都配以相同的参考数字。

下面参照图1A和图1B阐述本发明的基本原理。

图1A示出集成在硅衬底101中的常规n-MOS晶体管100。n-MOS晶体管100具有第一源/漏极端子102，第二源/漏极端子103，栅极端子104和衬底端子105(体端子)。

当其在电路中工作时，n-MOS晶体管100对该电路的低频噪声作出贡献。

图1B示出根据本发明第一典型实施方案的晶体管装置110，其中根据本发明取代了n-MOS晶体管100，所以低频噪声受到抑制。

在晶体管装置110的情况下，n-MOS晶体管100由第一和第二n-MOS替换晶体管100a、100b所代替，分别它们在结构上都与n-MOS晶体管100完全相同，尤其是它们具有与n-MOS晶体管100同样的几何尺寸。n-MOS替换晶体管100a、100b的第一源/漏极端子102彼此互相耦合，这两个n-MOS替换晶体管100a、100b的第二源/漏极端子103互相耦合，以及n-MOS替换晶体管100a、100b的衬底端子105互相耦合。此外，如从图1B能看到的那样，图1A中的栅极端子104由第一替换栅极端子104a所取代作为第一n-MOS替换晶体管100a的栅极端子并由第二替换栅极端子104b作为第二n-MOS替换晶体管100b的栅极端子。第一n-MOS替换晶体管100a的第一替换栅极端子104a与第一开关元件112a相耦合，第一开关元件112a通过加到第一时钟信号输入端113a的第一时钟信号φ₂来控制。而且，第二n-MOS替换晶体管100b的第二替换栅极端子104b与第二开关元件112b相耦合，后者利用第二时钟信号φ₁来控制。开关元件112a、112b用处在反相中的时钟信号φ₁和φ₂驱动(如图1B所示)。结果是，替换栅极端子104a、104b中一个相应极引至地电位111，而替换栅极端子104a、104b中另一相应极引至施加在栅电路节114上的电位。如果将栅电路节114的电位加到晶体管100a、100b其中之一的替换栅极端子104a或104b上，那么相应的晶体管100a或100b就被引至导电状态并呈现反向工作点。另一方面，如果将地电位111加到晶体管100a或100b其中之一的替换栅极端子104a或104b，那么相应的晶体管100a或100b就被关断并呈现耗尽或累积工作点。应当注意，工作点的准确位置取决于源/漏电位。特别是，晶体管装置110各终端上的电信号要按下述方式选择：使准费米能级，以下用E_inv(反向时)和E_depl/acc(对耗尽或累积时)表示，就能量而言其彼此相距足够远。

如以下所阐述，在晶体管装置110的情况下减小了低频噪声。其能级靠近Einv或E_depl/acc的界面状态力图根据随机原理改变其在准费米能级的占据状态。这种现象导致了晶体管的低频噪声，因为载流子是取自或馈送至沟道电流的。存在或不存在于界面状态中的电荷还调制沟道电流。在准费米能级在沟道区与栅绝缘层之间的界面处周期性地改变时，低频噪声减小，在这种情况下能量差相对于k_BT来说应当为大。此外，这种变化也就是说信号φ₁和φ₂的频率的倒数要选得比引起低频噪声的相关界面状态的时间常数短。

下面参照图2A，图2B说明根据本发明第二典型实施方案的晶体管装置200。

图2A示出常规的p-MOS晶体管210，其按与n-MOS晶体管100相似的方式连接起来。

图2B示出根据本发明第二典型实施方案的晶体管装置200，其中p-MOS晶体管210根据本发明由第一p-MOS替换晶体管210a和第二p-MOS替换晶体管210b所取代。

从图1B的线路接法出发，于是p-MOS替换晶体管210a、210b的栅电位就在栅电路节114的电位与电源电位VDD 201之间切换。按照这一线路接法，如果在其相应栅极端子104a、104b存在电源电位VDD201的话，p-MOS替换晶体管210a、210b就关断。

下面参照图3，图4A，图4B就根据本发明如何通过所用晶体管准费米能级足够快的变化来减小低频噪声的另一变型予以说明。根据这一变型，通过阱端子来驱动一相关晶体管或几个晶体管能够建立工作点。因此，所述可供选择方案就能够用于在专用阱中实现的晶体管。

首先，参照图3的集成电路300关于体端子或阱端子(衬底端子的实例)指的是什么给出说明如下。

n-MOS晶体管100集成在p掺杂硅衬底301的第一表面区。所说的n-MOS晶体管包含一个n掺杂表面区作为第一源/漏区302，另一n掺杂表面区作为第二源/漏区303以及p掺杂衬底区304。由氧化硅制成的栅绝缘层305加在p掺杂衬底301在源/漏区302，303之间的表面区上，在该栅绝缘层上形成金属导电栅区306(例如由高度掺杂的多晶硅，由铝或钨制成的导电栅区)。栅区306与栅极端子104相耦合，另一源/漏区302与第一源/漏极端子102耦合，第二源/漏区303与第二源/漏极端子103耦合，及p掺杂衬底区304与体端子307相耦合。

此外，p-MOS晶体管210集成在p掺杂硅衬底301。为了在p掺杂硅衬底301中形成p-MOS晶体管，在p掺杂硅衬底301的表面区要事先形成n掺杂阱区308。形成第一和第二源/漏区309，310作为n掺杂阱区中的p掺杂区。在源/漏区309，310之间形成栅绝缘层311，在此栅绝缘层上形成栅区312。N掺杂阱区308中的另一n掺杂衬底区313与阱端子314相耦合。此外，第一源/漏区309与第一源/漏极端子102相耦合，第二源/漏区310与第二源/漏极端子103耦合，及栅区312与栅极端子104耦合。

如图3简略所示，使用p掺杂衬底301在许多CMOS工艺中是普遍的情况，因而首先要形成n掺杂阱区308以便在p掺杂衬底301中形成p-MOS晶体管210。相反，n-MOS晶体管100则能够直接在p掺杂衬底301中形成。

应当注意，下述涉及图4A，4B的实施方案分别都是针对p-MOS晶体管而示出和解释的，在这些实施方案中通过阱端子314使工作点在反向与耗尽或累积之间转换。但是，这种互相连接方法也能够用于n-MOS晶体管。这是因为，一方面，存在以n掺杂衬底为基础的工艺，在此工艺中能够直接在衬底中形成p-MOS晶体管，而n-MOS晶体管则在p掺杂阱中制成。就这些工艺而言，通过阱端子使工作点在反向与耗尽或累积之间转换的原理也可以用于n-MOS晶体管。另一方面，现代CMOS工艺使得有可能在专用阱中制造n-MOS和p-MOS晶体管。如果这些工艺例如在p掺杂衬底的基础上执行，那么p-MOSFET就处在n型阱中，而n-MOSFET则处在p型阱中，其本身又处在超正常n型阱中。在这种情况下，通过n-MOS和p-MOS晶体管的阱端子能够在反向与耗尽或累积之间转换工作点。

下面参照图4A，图4B说明根据本发明第三典型实施方案的晶体管装置400。

图4A再次表示出图2A中所示的常规p-MOS晶体管210。

在图4B所示晶体管装置400的情况下，由第一和第二p-MOS替换晶体管210a，210b以与图2B中相似的方式取代了p-MOS晶体管210。不过，与图2B相对比，按照图4B对这两个p-MOS替换晶体管210a、210b设置了一个分用栅极端子104。相反，在晶体管装置400的情况下，互相分开地设置了两个晶体管210a、210b的衬底端子(即阱端子)。

通过第一替换衬底端子105a，第一p-MOS替换晶体管210a的衬底端子或阱端子与第一开关元件112a相耦合。第一替换衬底端子105a通过由第一时钟信号φ₂控制的开关元件112a在电源电位201 VDD与参考电压VO(根据所述之典型实施方案其相对于VDD为负)之间来回切换。此外，第二p-MOS替换晶体管210a的阱端子电位通过第二替换衬底端子105b及与其耦合的第二开关元件112b在电源电位201VDD与参考电压VO之间来回切换。第二开关元件112b利用第二时种信号φ₁控制，φ₁与第一时钟信号φ₂反相。

根据本发明，电路中的p-MOS晶体管210由两个p-MOS替换晶体管210a和210b所取代，分别这两个替换晶体管在结构上都与p-MOS晶体管210完全相同，特别是有与p-MOS晶体管210同样的几何尺寸。仍然是，p-MOS替换晶体管210a、210b的第一源/漏极端子102相互耦合，p-MOS替换晶体管210a、210b的第二源/漏极端子103相互耦合，以及所说晶体管210a，210b的栅极端子相互耦合。p-MOS替换晶体管210a、210b的阱端子105a，105b分别通过开关元件112a、112b在作为正工作电压的电源电位201 VDD和作为相对于VDD为负电压的参考电压VO之间交替地切换。参考电压VO不一定是恒定电压，而宁可是可以从电路内其他电位，特别是例如从晶体管210a、210b之第二源/漏极端子103的电位所得到的电压。此外，代替电源电位VDD，还能够使用大于VDD的电压，只要这一电压能够得到。而且，代替电源电压201 VDD，能够使用调节的电压，即从电路内其他电位得到的电压。但是，由于将驱动这些阱的两个电压之间的差保持得尽可能大通常是有益的，出于实用原因在这两个电压中之一的已知应用中选择能够得到的最高电位，也就是说不对这些电压进行调整，常常是有利的。对参考电压VO，应当遵守的边界条件是：源/漏极端子电位与电位VO之间的差应约小于0.6V-0.7V，这样过大的电流就不会流过阱与源/漏区之间所形成的二极管(pn结)。0.6V-0.7V这个数值是从由pn结所形成之二极管的阈电压得出的。这些电位将以下述方式施加：源/漏区与阱区(或沟道区)之间所形成的二极管基本上不被施以正向偏压。

开关元件112a，112b利用彼此互补的时钟信号φ₁，φ₂驱动。如果晶体管210a的阱节点105a或晶体管210b的阱节点105b与参考电压VO相耦合，那么相关晶体管就导通并呈现反向中的工作点。如果阱节105a或105b与电源电位201 VDD相耦合，那么相关晶体管就关断并呈现耦尽或累积中的工作点，工作点的准确位置仍由源极端子103的电位决定。

噪声抑制作用以与图1A-图2B所述相类似的方式实现。为了达到噪声有效的降低，将信号φ₁，φ₂的频率倒数选成短于引起低频噪声之界面状状态的时间常数。换言之，将时钟信号φ₁，φ₂的频率选得足够高。此外，两个状态之间栅-源电压的差应当大到足以显著改变晶体管中的准费米能级，特别是其相对于k_BT要大。

下面说明根据本发明之集成电路的典型实施方案。

为此，分别首先给出按照现有技术实现相应电路(特别是差动级，电流源，电流反射镜和运算放大器)的说明，其次给出根据本发明所实现的实例说明，实例中通过用根据本发明之晶体管装置代替噪声严重晶体管来抑制低频噪声。

图5A表示出现有技术所知道的差动级500，其具有第一和第二n-MOS晶体管501，502。差动级500包含第一和第二差动输入端503IN₊，504 IN_-，及第一和第二差动输出端505 OUT₊，506 OUT_-。此外，还设置了呈抽象形式的第一和第二负载元件507，508和电流源509 I_bias等其他电路元件。

如图5B所示之根据现有技术的差动级510与差动级500的区别所依据的事实是：电流源509通过其栅极端子上加有偏压512 Vbias的n-MOS电流源晶体管511来体现。

如图6A所示根据现有技术的差动级520与差动级500的差别基本上依据如下事实：使用了第一和第二p-MOS输入晶体管601、602作为输入晶体管。此外，在图6A中，p-MOS输入晶体管521、522的阱端子与所述晶体管的公共源节点相耦合。代替地电位111，将电源电位201加到了图6A中电流源509的一个端子上。

在如图6B所示，从现有技术所知的差动级610的情况下，第一和第二p-MOS输入晶体管601、602的阱端子固定在正的工作电压，即从差动级600出发的电源电位201。

下面参照图7给出根据本发明第一典型实施方案作为集成电路的差动级700的说明。

在差动级700的情况下，根据本发明的原理应用于减小图5A差动级500的晶体管的噪声。为此，用第一和第二n-MOS替换输入晶体管501a、501b代替第一n-MOS输入晶体管501，用第三和第四n-MOS替换输入晶体管502a、502b代替第二n-MOS输入晶体管502。通过第一和第二时钟信号输入端113a、113b，用第一至第八开关晶体管701-708将交变信号以图7所示的方式加到晶体管501a，501b及502a，502b的栅极端子上。如果图7和图5A的电路想要具有基本上相同的分流电流，跨导，和驱动能力等电特性，第一至第四n-MOS替换输入晶体管501a，501b，502a，502b的大小就要设置得与n-MOS输入晶体管501，502的尺寸一样大。显然，n-MOS替换输入晶体管501a，501b，502a，502b的栅极端子在相应输入端503或504的电位与地电位111之间交替地来回切换，这是通过第一至第八开关晶体管701-708来实现的。而开关晶体管701-708又是通过相互互补的时钟信号φ₁和φ₂驱动的，时钟信号φ₁和φ₂的占空因数比约为50％。

举例来说，如果第二时钟信号φ₁的电位在VDD电位，第一时钟信号φ₂的电位在地电位，第一，第四，第五及第八开关晶体管701，704，705，708接通。而第二，第三，第六及第七开关晶体管702，703，706，707断开，因此第一和第三n-MOS替换输入晶体管501a，502a的栅极端子耦合到差动级700的输入端503 IN₊，504IN_-，故这两个晶体管501a，502a载有电流并工作在反向状态。相反，第二和第四n-MOS替换输入晶体管501b，502b的栅极端子处在地电位111，所以这两个晶体管501b，502b没有电流并工作在耗尽或累积状态。第二时钟信号φ₁对地电位以及第一时钟信号φ₂对VDD电位的变化，其作用是使第二和第四n-MOS输入晶体管501b，502b耦合到差动级700的输入端503IN₊，504IN_-从而工作在反向状态。相反，第一和第三n-MOS替换输入晶体管501a，502a则工作在耗尽或累积状态。第一和第二时钟信号φ₂和φ₁在地电位与VDD电位之间足够快地来回切换，其作用是减小根据本发明的晶体管的噪声贡献。

应当注意，在差动级700的情况下，按时间平均，输入是Icg流进了电路，所说的输入电流按下式计算：

Icg＝Vg，onxfx(Cg501a+Cg501b) (1)

式中f是时钟信号φ₁和φ₂的频率，Vg，on是输入晶体管处在接通状态时其栅极端子上的电压，Cg501a+Cg501b为第一和第二n-MOS替换输入晶体管501a，501b的栅电容之和(其与第三和第四n-MOS替换输入晶体管502a，502b的栅电容之和相同)。

在更多精确的模型的情况下，必须考虑在根据本发明之晶体管按时钟工作期间所扫过电压范围上的栅电容积分之和，这使得电容和的数值略微降低。栅电容在强反向和强累积工作中近似于不变，但在耗尽工作中与反向和累积工作中的数值相比其电压依存关系比较大且数值减小都很明显。

运用从电容开关电路技术所了解的观点，例如在[7]-[9]中所描述的那样，差动级700的工作其作用仿佛在电路的输入端存在一个大小如下的无抗电阻R：

R＝Vg，on/Icg＝1/[fx(Cg501a+Cg501b)] (2)

可以设想，与图5A至图6B的电路相比较，电路700的总输入阻抗降低了或者说输入阻抗不再是纯电容性的而是除了其电容分量外还含有电阻的贡献。

图8A所示根据本发明第二典型实施方案作为集成电路的差动级800实现了根据本发明降低了低频噪声的图6A中的差动级600。

换句话说，差动级800是差动级700的补充变型，因为差动级800用p-MOS晶体管代替了图7中所用的n-MOS晶体管。特别是，用第一和第二p-MOS替换输入晶体管601a，601b代替了图6A中的第一p-MOS输入晶体管601并根据本发明的方式连接起来。并且，用第三和第四p-MOS替换输入晶体管602a，602b代替图6A中的第二p-MOS输入晶体管602并根据本发明连接起来。此外，代替第一至第八n-MOS开关晶体管701-708，相应地设置了第一至第八p-MOS开关晶体管801-808，它们按照其功能相当于开关晶体管701-708。应当注意，在差动级800的情况下，第一和第二p-MOS替换开关晶体管601a，601b其栅极端子是彼此分开的，也就是说这两个晶体管的工作点是通过把交变信号加到其栅极端子上来设定。

在图9所示根据本发明第三典型实施方案作为集成电路的差动级900的情况下，其互连方式与图8中差动级800情况下的互连方式相似，差别在于第一和第二p-MOS替换输入晶体管601a，601b在其栅极端子相耦合，而安们的阱级则彼此分开设置并通过时钟信号φ₁和φ₂切换到光变电位。同理类似地适用于第三和第四p-MOS替换输入晶体管602a，602b。因此，在图9所示差动级900的情况下，p-MOS替换输入晶体管601a，601b，602a，602b在反向工作与耦尽或累积工作之间的转换不是通过它们的栅极端子而是通过它们的阱端子来驱动这些晶体管而实现的。这里使用第一至第八p-MOS开关晶体管801-808还有时钟控制信号φ₁和φ₂在晶体管的一个源/漏电位与电源电位201 VDD之间来回切换这些替换输入晶体管的工作状态。

差动级900的特殊优点是，开关信号φ₁和φ₂不能够通过第一至第八p-MOS开关晶体管801-808直接地耦合到在输入端503IN₊，504IN_-的输入信号上。并且，差动级900还避免了输入阻抗含有准电阻分量的情况。

下面参照图10给出根据本发明第四典型实施方案作为集成电路的差动级1000的说明。

差动级1000与差动级900的区别基本上在于如下事实：设置了调节电路1001，在其输入端1001a存在第一至第四p-MOS替换输入晶体管601a，601b，602a，602b的一个源/漏电位，调节电路1001用来产生一个数值，此数值对所说的源/漏电位偏移一个负电压贡献ΔV并用来(已知启动了p-MOS开关晶体管801，802，805和806)驱动第一至第四p-MOS替换输入晶体管601a，601b，602a，602b的阱电位。在反向与累积之间来回切换输入晶体管601a，601b，602a，602b所利用的阱电位之间的差在差动级1000的情况下要比在差动级900的情况下更大。因此，差动级1000的特殊优点是，在输入晶体管601a，601b，602a，602b的相应阱端子出现了足够大的信号摆动，这是由于在VDD与加在输入晶体管601a，602b阱端子上的另一电位之间的差足够大所致。这样就确保了这些晶体管工作点的可靠置位。

下面参照图11给出根据本发明第五典型实施方案作为集成电路的差动级1100的说明。

差动级1100与差动级1000的差别基本上在于将调节电路1001连接配置成差动级1100情况下的源跟随器电路1101。源跟随器电路1101包含辅助晶体管1102及另一电流源1103，辅助晶体管1102的栅极端子与电流源509相耦合。通过调节电路1101或源跟随器晶体管1102所产生的电压偏移ΔV的数值能够通过设定辅助晶体管1102的几何参数和设定另一电流源1103电流数值来设定。

下面讨论电流源509 I_bia8的噪声或实现电流源509所用的一个或一些晶体管(例如图5B中n-MOS电流源晶体管511)的噪声。这种噪声对差动级输出信号的噪声极其近于没有贡献，因为它以同等份额和相互关联的方式馈入进差动级的两个支路。因此这个参数代表了在输出信号中没有明显显现出来的其模贡献。在这方面，抑制实现电流源509所用部件之噪声的电路装置对差动级进一步改善其噪声特性的性能通常不一定有影响或只有微不足道的影响。但是，应当注意，电流源509在需要时也可以根据本发明进行噪声抑制的处理。

相反，负载元件507，508的特性对参照图7至图11所说明的根据本发明典型实施方案之差动级的总噪声却有影响。在这里用来抑制的电路学方法可能意味着性能的提高。

下面首先参照图12A至图15B给出根据现有技术之电流源的说明，其次参照图16A至图24给出具有根据本发明减小电路低频噪声的晶体管装置的电流源的说明。

图12A表示出根据现有技术的电流源电路1200。

该电流源电路具有第一至第n电流源晶体管，其中的第一电流源晶体管1201，第二电流源晶体管1202以及第n电流源晶体管1203示于图12A。其中每个电流源晶体管在其两个源/漏极端子之一与n个输出端中一个相关输出端相耦合，n个输出端中的第一输出端1204，第二输出端1205以及第n输出端1206示于图12A。所有电流源晶体管1201-1203的第一源/漏极端子通常都处在地电位111，偏压1207 Vbias加在所有电流晶体管1201-1203的栅极端子上，电流源晶体管的第二源/漏极端子与输出端1204-1206相耦合。为了使电流源电路1200具有电流源的特征，也就是说在输出端1204-1206的一路输出电流或一些输出电流显示出对所施加的一个输出电压或一些输出电压没有或至多有很小的依赖关系，晶体管1201-1203要工作在饱和区，也就是说要满足如下条件：所施加的源/漏电压至少与晶体管1201-1203的偏压Vbias 1207与阈电压Vt之差一样高。上述说法适用于Vbias＞Vt，也就是说适用于晶体管1201-1203其中之一(或者更准确地说相应晶体管1201-1203的部分沟道)工作在反向时的工作点。

此外，在Vbias＜Vt情况下，对亚阈区中的特定条件也形成电流源特征，在上述情况下，整体晶体管中哪儿也不经常发生反向。这个工作区的特征是对给定几何尺寸的晶体管所估量的电流大大地(多达二十或几十倍)低于反向工作时的电流，而且这个工作区只在极少几个特定模拟电路中是人们所感兴趣的。

沟道区长度相同的晶体管1201-1203通常用在如图12A中所示的电流源电路1200中。通过设定晶体管1201-1203的宽度，就能够确定输出电流比。

图12B-图12E示出偏压发生电路1210、1220、1230及1240，通过这些电路能够产生不直接施加的偏压Vbias 1207。图12B-图12E中所示的每个偏压发生电路都配备有转换晶体管1211，由于其源/漏节之一与其栅节相耦合，转换晶体管起电流-电压转换器的作用。特别是，转换晶体管1211与相应电流源晶体管1201-1203形成了电流反射镜。

在图12B偏压发生电路1210的情况下，通过转换晶体管1211的电流由电流源1212 Ibias供给。

在图12C-图12E中所示偏压发生电路1220，1230，1240的情况下，在转换晶体管1211的栅或源/漏节点之一与电源电压201(正的电源电压)之间安排一个负载元件，将此负载元件连接配置成图12C中的无抗电阻1221，图12D中的n-MOS负载晶体管1231，以及图12E中的p-MOS负载晶体管1241。

图13示出根据现有技术的电流源电路1300(也能够用作电流反射镜电路)，其中所有电流源晶体管1201-1203的公共源/漏电位都引至与地电位111不同的一个数值。这个电位通过接在地电位111与所有晶体管1201-1203公共源/漏极端子之间的电压源1301 VO来提供。关于图12A-图12E的陈述适用于具有公共栅电位的所有电流源晶体管1201-1203的供电。特别是，图13中偏压Vbias的产生可以用与图12B中相类似的方式来实现。

下面说明如图14A所示根据现有技术的级联电流源电路1400。

除了图12A中电流源电路1200的部件之外，在级联电流源电路1400的情况下还设置了另外的n个晶体管(栅-阴晶体管)，图14A中示出了其中的第(n+1)栅-阴晶体管1401，第(n+2)栅-阴晶体管1402以及第2n栅-阴晶体管1403。此外，除偏压1207 Vbias(在图14A中表示成Vbias 1)外还提供另一偏压1404 Vbias 2，此另一偏压1404加到栅-阴晶体管1401-1403的所有栅极端子上。在电流源晶体管1201-1203中一个相应晶体管的相应源/漏极端子与输出端1204-1206中一个相应输出端之间连接栅-阴晶体管1401-1403的源/漏极端子。

图14A的级联电路优于图12A电路的地方在于，差动输出阻抗，它是评价电流源质量的一个重要参数，在级联电流源电路1400的情况下更大，也就是说更好地表现出电流源的特性。关于图14A所示电路工作方法的详细情况例如可以在[7]-[10]中找到。

在用来产生Vbias 1和Vbias 2的图14B级联偏压发生电路1410的情况下，除了图12B偏压发生电路1210的部件外，还设置了另一转换晶体管1411(用与转换晶体管1211相似的方式连接起来)以便产生另一偏压1404 Vbias 2。

图14C级联偏压发生电路1420除了级联偏压发生电路1410的部件外还包含第一和第二辅助晶体管1412和1413。

图15A所示电流源电路1500构成了图14A和图14B电路的组合。图14A和图14B电路的组合产生了具有适当几何尺寸晶体管之电流反射镜的功能。

图15B中所示电流源电路1510构成了图14A电路与图14C电路的组合。

在图15电流源电路1500以及图15B电流源电路1510的情况下，由于使用了电压源1301 V0，转换晶体管1211、第一辅助晶体管1412以及第一至第n电流源晶体管1201-1203的公共源/漏电位部引至一个与地电位111不同的数值。

下面参照图16A给出根据本发明第六典型实施方案作为积分电路的电流源电路1600的说明。

在电流源电路1600的情况下，电流源晶体管1201和1202根据本发明由第一至第四替换电流源晶体管1201a，1201b，1202a，1202b代替。换言之，将图1B的原理应用到电流源电路1200以便得到电流源电路1600。

替换电流源晶体管1201a，1201b，1202a，1202b的尺寸与第一和第二电流源晶体管1201，1202的尺寸完全相同。第一和第二替换电流源晶体管1201a，1201b的栅极端子以及第三和第四替换电流源晶体管1202a，1202b的栅极端子在一方面为偏压1207 Vbias与另一方面为地电位111之间分别地来回交替切换，这是通过第一至第八开关晶体管1601-1608来实现的。第一至第八开关晶体管1601-1608由时钟信号φ₁，φ₂驱动，时钟信号φ₁，φ₂为相互互补信号，其占空因数比约为50％。

举例来说，如果φ₂在VDD电位，φ₁在地电位，第一，第四，第五和第八开关晶体管1601，1604，1605，1608则接通，而其他开关晶体管1602，1603，1606，1607断开，所以偏压1207Vbias就加到了第一和第三n-MOS替换电流源晶体管1201a，1202a的栅极端子上。因而，这两个晶体管载有电流并因此而工作在反向状态。相反，第二和第四n-MOS替换电流源晶体管1201b，1202b的栅极端子处在地电位111，它们没有电流因而工作在耗尽或累积状态。

时钟信号φ₂对地电位以及时钟信号φ₁对VDD电位的变化，其作用是使第二和第四替换电流源晶体管1201b，1202b与偏压1207Vbias相耦合并从而工作在反向状态，而在这种情况第一和第三替换电流源晶体管1201a，1202a则工作在耗尽或累积状态。时钟信号φ₁和φ₂在VDD电位与地电位间足够快地变化，即时钟频率足够高，其作用是根据本发明减小了噪声的贡献。

下面参照图16B给出根据本发明第七典型实施方案作为集成电路的电流源电路1610的说明。

电流源电路1610与电流源电路1600的差别基本上在于下述事实：根据图16B用作为电流源的第一至第四n-MOS替换电流源晶体管1201a，1201b，1202a，1202b的下源/漏极端子不是引至地电位111，而是通过电压源1301V0引至一个不同于地电位111的电位，此处它是一个正电位。

在电流源电路1610的情况下，噪声抑制作用原理以与电流源电路1600情况下相同的方式起作用。不过按照图16B的第一至第四替换电流源晶体管1201a，1201b，1202a，1202b栅极端子上的电压摆动更大。增大的电压摆动的作用是使与晶体管两种工作状态相关的两个相应准费米能级就能量而言彼此相距更远。其结果是噪声受到了更有效的抑制。

下面参照图17给出根据本发明第八典型实施方案作为集成电路的电流源电路1700的说明。

显然，电流源电路1700与图14A中的电流源电路1400相类似，本发明用两个晶体管代替一个晶体管和对这两个晶体管栅极端子进行互补计时来减小噪声电压的原理在电流源电路1700的情况下也实现了。应当注意，图17中只图解说明了涉及相关晶体管的两个第一列输出端1204，1205。

与电流源电路1400相比，在电流源电路1700的情况下，由第一至第八n-MOS替换电流源晶体管1201a，1201b，1202a，1202b，1401a，1401b，1402a，1402b取代了电流源晶体管1201，1202和栅-阴晶体管1401，1402并根据图1B所示的方式连接起来。按照图17第一至第四替换电流源晶体管1201a，1201b，1202a，1202b的下源/漏极端子不是直接地连接到地电位111而是引至由电压源1301所产生的一个电位。但是，应当注意，在电流源电路1700中也可以省去电压源1301。

此外，除了第一至第八n-MOS开关晶体管1601-1608以外，还另外设置了第九至第十六n-MOS开关晶体管1701-1708，时钟信号φ₁和φ₂以下述方式加到这些开关晶体管的栅极端子上：使得能够根据本发明控制第五至第八电流源晶体管1401a，1401b，1402a，1402b。

下面参照图18给出根据本发明第九典型实施方案作为集成电路的电流源电路1800的说明。

电流源电路1800与电流源电路1700的差别基本上基于下述事实：虽然晶体管1201，1202由根据本发明如图1B所示的线路接法所取代，但是栅-阴晶体管1401，1402仍留在图14A所示的线路配置中。结果，级联电流源电路优于非级联电流源电路的优点以及根据本发明的噪声下降就用较低的费用和更小的面积而结合起来。

下面依据图19所示的辅助电路图1900来解释这些论据。

辅助电路图1900与图14A中的电流源电路1400相似，图14A中所示的每个实际晶体管1201-1203，1401-1403在图19中用假定成没有噪声、参考符号相同的晶体管来模拟。为了模拟晶体管1201-1203，1401-1403的噪声，在晶体管1201-1203，1401-1403中每个晶体管的栅压上施加一个代表噪声的干扰变量，这个干扰变量用第一至第2n噪声电压源1901-1906来模拟(显然，噪声电压ΔV1k是针对第一至第n电流源晶体管1201-1203，ΔV2k对第(n+1)至第2n栅-阴晶体管1401-1403，这里k＝1，2，...，n)。

通过小信号分析，能够确定对所要求数值Iout1，Iout2，...，Ioutn的贡献或偏移ΔIout1，ΔIout2，...，ΔIout n。对k＝1，2，...，n得到下式：

ΔIoutk＝gm1kxΔV1k+gDS1kxΔV2k (3)

根据图19能够推断出赋予各晶体管1201-1203，1401-1403的噪声电压ΔV1k和V2k。噪声电压ΔV1k的系数对应于方程式(3)中的系数gm1k和gDS1k。在方程(3)中，gm1k代表第k晶体管的跨导(即漏流对栅压的导数)，gDS1k代表第k晶体管的差动输出电导(即漏流对漏压的导数)。

由于下式非常近似地成立：

gm1k＞＞gDS1k (4)

因此，栅-阴晶体管1401-1403噪声对输出电流总噪声的贡献大大小于晶体管1201-1203噪声的贡献。

因此，特别是电流源电路1800中的噪声很低，尽管按照本发明的方式只是替换了电流源晶体管1201-1203而没有替换栅-阴晶体管1401-1403。

下面参照图20给出根据本发明第十典型实施方案作为集成电路的电流源电路2000的说明。

图20中电流源电路2000是用p-MOS晶体管实现的非级联电流源电路。因此，电流源电路2000近似地相当于图16B中的电流源电路1610，其差别在于使用p-MOS晶体管取代了n-MOS晶体管。以及晶体管工作点通过设定阱电位而不是栅电位来实现。第一和第二p-MOS替换电流源晶体管2001a，2001b的栅区相耦合，所以这些晶体管的工作点是通过设定它们的阱电位而设定的。第三和第p-MOS替换电流源晶体管2002a，2002b像晶体管2001a，2001b一样类似地连接起来并加以驱动。此外，设置了第一至第p-MOS开关晶体管2003-2010。晶体管2001a，2001b，2002a，2002b的工作点通过p-MOS开关晶体管2003-2010设置，而开关晶体管则使用相互互补的时钟信号φ₁，V₂进行控制。换言之，第一至第四p-MOS替换电流源晶体管2001a，2001b，2002a，2002b在反向工作与耗尽或累积工作之间的转换是通过周期性地改变所说晶体管的阱端子电位来实现的。为此用途所需要的这两个电位由电压源1301 V0和另一电压源2011 Vwon提供。

显然，级联电流源能够按照这个原理构成，在此情况下栅-阴晶体管能够若么以噪声补偿方式工作(如图17的情况)若么以无噪声补偿方式工作(如图18的情况)。

在图16A，图16B，图17，图18以及图20所示的电路中，根据本发明对每个要以脉冲方式工作的晶体管引入一个独立的开关晶体管对，通过这个晶体管对来转换栅电位或阱电位。

下面参照图21至图24给出电流源电路2100，2200，2300，2400的说明，其中对根据本发明分别要脉冲化的多个晶体管共同地体现为相应的开关晶体管。

下面参照图21根据本发明第十一典型实施方案作为集成电路的电流源2100的说明。

电流源电路2100与图16B所示电流源电路1610的差别基本上基于下述事实：在电流源电路1600的情况下，对各第一至第四n-MOS替换电流源晶体管1201a，1201b，1202a，1202b分别分别设置了两个单独的开关晶体管1601，1603；1602，1604；1605，1607；及1606，1608。相反，在电流源电路2100的情况下，对第一至第四n-MOS替换电流源晶体管1201a，1201b，1202a，1202b，总共只设置四个公共的第一至第四n-MOS开关晶体管2101-2104来交替地把地电位111或偏压Vbias 1207加到n-MOS替换电流源晶体管的栅区，为此目的使用了时钟信号φ₁，φ₂。

下面参照图22给出根据本发明第十二典型实施方案作为集成电路的电流源电路2200的说明。

图22电流源电路2200基本上相当于图17电流源电路1700，在按照图22的线路配置情况下，代替第一至第八n-MOS开关晶体管1601-1608以及第九至第十六n-MOS开关晶体管1701-1708，只使用八个开关晶体管2201-2208来共同地驱动n-MOS替换电流源晶体管1201a，1201b，1202a，1202b，1401a，1401b，1402a，1402b。

下面参照图23给出根据本发明第十三典型实施方案作为集成电路的电流源电路2300的说明。

电流源电路2300与图18所示电流源电路1800的差别基本上基于下述事实：代替第一至第八n-MOS开关晶体管1601-1608，按照图23为驱动第一至第四n-MOS替换电流源晶体管1201a，1201b，1202a，1202b，只设置第一至第四n-MOS开关晶体管2301-2304，根据本发明通过它们能够控制第一至第四n-MOS替换电流源晶体管1201a，1201b，1202a，1202b的栅极端子电位。

下面参照图24给出根据本发明第十四典型实施方案作为集成电路的电流源电路2400的说明。

图24所示电流源电路2400与图20所示电流源电路2000的差别基本上基于下述事实：代替第一至第八p-MOS开关晶体管2003-2010，在电流源电路2400的情况下，只设置第一至第四p-MOS开关晶体管2401-2404，准确地说是共同地用于替换电流源晶体管2001a，2001b，2002a，2002b。

下面说明按照现有技术(图25A)并根据本发明(图25B，图26)的电流反射镜。

理想的电流反射镜的任务是在其一个或一些输出端能够得到外加进输入侧电流反射镜的电流(适当时用预先确定的因子加权)。依应用而定，就严格遵守反射镜比而论允许有容差。在有些应用中有关遵守反射镜比的要求不一定应用到整个输入或输出电流上，但是对加到输入电流上的交变或差动信号来说则必须遵守这些要求。

举例来说，如果Iin是输入电流的平均值，ΔIin是输入电流的外加差动或交变信号，Iout是输出电流平均值，ΔIout是输出电流的合成差动或交变信号，n是预定的反射镜因子，那么要求尽可能严格地遵守下述关系式：

ΔIout＝nxΔIin或ΔIout/ΔIin＝n (5)

而对比值Iout/Iin则允许距因子n有较大的偏移。

下面参照图25A说明根据现有技术的电流反射镜2500。

电流反射镜电路2500有第一和第二电流反射镜晶体管2501和2502，它们的栅极端子彼此相互耦合。第一和第二电流反射镜晶体管2501和2502的一个相应源/漏极端子处在地电位111。第二电流反射镜晶体管2502的另一源/漏极端子与电流反射镜2500的输出端2503相耦合。第一电流反射镜晶体管2501的另一源/漏极端子与第二电流反射镜晶体管2502的栅极端子以及电流源2504，Ibias的一端相耦合，电流源2504，Ibias的另一端处在电源电位201。

下面参照图25B给出根据本发明第十五典型实施方案作为集成电路的电流反射镜电路2510的说明。

在电流反射镜电路2510的情况下，第一和第二电流反射镜晶体管2501和2502由根据本发明如图1B所示的线路配置所代替。特别是第一电流反射镜晶体管2501由第一替换电流反射镜晶体管2501a和第二替换电流反射镜晶体管2501b所代替。第二电流反射晶体管2502由第三替换电流反射镜晶体管2502a和第四替换电流反射镜晶体管2502b代替。

在电流反射镜电路2500的情况下，总输入电流Iin流过第一电流反射镜晶体管2501，而在电流反射镜电路2510的情况下，有部分Iin不流过代替第一电流反射镜晶体管2501的第一和第二替换电流反射镜晶体管2501a和2501b。而是，这部分电流消耗于对晶体管2501a，2501b，2502a，2502b的栅电容所进行的周期性的放电或充电。这部分电流Icg能够用下式确定：

Icg＝Vg，onxfx∑Cg (6)

式中f是时钟信号φ₁，φ₂的频率，Vg，on是在晶体管2501a，2501b，2502a，2502b栅极端子上所建立的电压，∑Cg是所有晶体管2501a，2501b，2502a，2502b的栅电容之和(或者更准确地说是，栅电容对根据本发明在晶体管计时工作期间所扫过之电压范围的积分之和)。

应当注意，在极强反向和极强累积区的栅电容近似于不变，但在耗尽区其与反向和累积区的数值相比却显现出相当强的电压依赖关系且数值降低。

此外，图25B还表示出按照本发明用来驱动第一至第四替换电流反射镜晶体管2501a，2501b，2502a，2502b的第一至第八n-MOS开关晶体管2511-2518，这些开关晶体管2511-2518以与图16A，图16B所示第一至第八n-MOS开关晶体管1601-1608相似的方式连接起来。

应当注意，图25B所示电流反射镜电路2510能够修改或扩展以便能够使用级联结构(类似于图14A中的级联结构)或者能够将所有晶体管的公共源/漏电位(例如以按照与图15A相似的方式)设定在不同于地电位的数值。

下面参照图26给出根据本发明第十六典型实施方案作为集成电路的电流反射镜电路2600的说明。

电流反射镜电路2600与图25B所示电流反射镜电路2510的差别基本上是基于下述事实：根据图26使用p-MOS晶体管用作替换电流反射镜晶体管，还用作开关晶体管，而根据图25B是使用n-MOS晶体管。在电流反射镜电路2600的情况下，设置第一和第二p-MOS替换电流反射镜晶体管2601a和2601b代替第一和第二n-MOS替换电流反射镜晶体管2501a和2501b，并且按图26设置第三和第四p-MOS替换电流反射镜晶体管2602a，2602b代替第三和第四n-MOS替换电流反射镜晶体管2502a，2502b以及设置第一至第八p-MOS开关晶体管2603-2610代替第一至第八n-MOS开关晶体管2511-2518。

在电流反射镜电路2600的情况下实现了根据本发明按图4B所述原理的噪声抑制。电流反射镜电路2600优于图25B所示实施方案的一个优点是输入电流只流过输入晶体管，也就是说从输入电流没有取得另外的贡献(例如，按上面讨论过的关于Icg的关系式，参见方程式(6))。

显然，也能够改变或扩展电流反射镜电路2600以便使用级联结构或将图26中引至VDD电位201的晶体管源/漏电位引至不同于VDD电位201的一个电位数值。

下面以两个不同的运算放大器电路为基础，参照图27和图30来表明根据本发明的基本思想和根据本发明所讨论过的支路电路在更为复杂的电路情况下是如何能够互相结合的。

图27表示出如[7]-[10]中所述根据现有技术的简单的、所谓两级(单端)运算放大器2700。

首先将说明运算放大器2700的各单独电路块。

运算放大器2700由第一电流源2710，差动输入晶体管对2720，电流反射镜2730，第二电流源2740及第三电流源2750组成。

运算放大器2700包含第一输入端2701 IN+和第二输入端2701IN-，第一输入端2701与第一n-MOS差动级晶体管2721的栅区相耦合。第二输入端2702与差动输入晶体管对2720的第二n-MOS差动级晶体管2722的栅区相耦合。n-MOS差动级晶体管2721，2722的一个相应源/漏极端子与第一电流源2710的第一n-MOS电流源晶体管2711的一个源/漏极端子相耦合。第一n-MOS电流源晶体管2711的另一源/漏极端子与地电位111相耦合。此外，将偏压2703 Vbias加到第一n-MOS电流源晶体管2711的栅极端子上。并且将偏压2703 Vbias加到第二n-MOS电流源晶体管2751的栅极端子上。第二n-MOS电流源晶体管2751的一个源/漏极端子与地电位111相耦合，第二n-MOS电流源晶体管2751的另一源/漏极端子与输出端2704还有第二电流源2740的第一p-MOS电流源晶体管2741的一个源/漏极端子相耦合。第一p-MOS电流源晶体管2741的第二源/漏极端子与电源电位201相耦合，而第一p-MOS电流源晶体管2741的栅极端子与差动输入晶体管对2720的第一n-MOS差动级晶体管2721的另一源/漏极端子相耦合。此外，第一p-MOS电流源晶体管2741的栅极端子还与电流反射镜2730的第一p-MOS电流反射镜晶体管2731的一个源/漏极端子相耦合。第一p-MOS电流反射镜晶体管2731的另一源/漏极端子处在电源电位201。第一p-MOS电流反射镜晶体管2731的栅极端子与电流反射镜2730的第二p-MOS电流反射镜晶体管2732的栅极端子相耦合并且还与第二p-MOS电流反射镜晶体管2732的一个源/漏极端子相耦合。第二p-MOS电流反射镜晶体管2732的另一源/漏极端子处在电源电位201。第二p-MOS电流反射镜晶体管2732的第一源/漏极端子与差动输入晶体管对2720的第二n-MOS差动级晶体管2722的另一源/漏极端子相耦合。

第一电流源2710是用于由差动输入晶体管对2720和电流反射镜2730所组成的单端差动级的工作的n-MOS电流源。第一电流源晶体管2711的工作点使用恒定偏压2703来实现。第二电流源2740为p-MOS电流源和部分输出级，第二电流源2740用单端差动级的输出信号驱动。第三电流源2750为n-MOS电流源和部分输出级，第三电流源2750的驱动，即工作点的设定用偏压2703 Vbias来实现。

下面参照图28给出根据现有技术的另一运算放大器2800的说明。

这一运算放大器构成了所谓全差动折叠式栅-阴电路，其在[7]-[10]中有说明。

运算放大器2800由五个电路块，即第一电流源2810，差动输入晶体管对2820，第二电流源2830，第三电流源2840和共模反馈电路2850所组成。

仍设置第一输入端2701IN+和第二输入端2702IN-。并且设置第一至第五偏压2801-2805，其上提供偏压V_bias1，V_bias2，V_bias3，V_bias4，V_bias5。此外，设置第一输出端2806OUT+和第二输出端2807OUT-。第一电流源2810有第一n-MOS电流源晶体管2811，其栅极端子上加上第五偏压V_bias5。第一n-MOS电流源晶体管2811的一个源/漏极端子处在地电位111，而第一n-MOS电流源晶体管2811的第二源/漏极端子与差动输入晶体管对2820的第一和第二n-MOS差动级晶体管2721，2722的一个相应源/漏极端子相耦合。应当注意，差动输入晶体管对2820像图27中差动输入晶体管对2720一样地进行线路配置并连接起来。第二n-MOS差动级晶体管2722的第二源/漏极端子与第二电流源2830的第一和第二p-MOS电流源晶体管2831，2832相应的第一源/漏极端子相耦合。第一p-MOS电流源晶体管2831的另一源/漏极端子处在电源电位201，而第一p-MOS电流源晶体管2831的栅极端子则处在第一偏压2801 V_bias1。此外，在第二电流源2830中还设置了第三和第四p-MOS电流源晶体管2833，2834。第三p-MOS电流源晶体管2833的第一源/漏极端子处在电源电位201，而第三p-MOS电流源晶体管2833的第二源/漏极端子则与第四p-MOS电流源晶体管2834的第一源/漏极端子相耦合。第一偏压2801V_hias1加到第一和第三p-MOS电流源晶体管2831，2833的栅极端子上。第二偏压2802 V_bias2加到第二和第四p-MOS电流源晶体管2832和2834的栅极端子。此外，第三p-MOS电流源晶体管2833的第二源/漏区和第四p-MOS电流源晶体管2834的第一源漏区与差动输入晶体管对2820的第一n-MOS差动级晶体管2721的第二源/漏区相耦合。第二p-MOS电流源晶体管2832的第二源/漏区与第二输出端2807OUT-相耦合，而第四p-MOS电流源晶体管2834的第二源/漏极端子与第一输出端2806 OUT+相耦合。第三电流源2840有第二至第五n-MOS电流源晶体管2841-2844。第二n-MOS电流源晶体管2841通过其一个源/漏极端子与第一输出端2806 OUT+相耦合，而第二n-MOS电流源晶体管2841的第二源/漏极端子与第三n-MOS电流源晶体管2842的第一源/漏极端子相耦合。第三n-MOS电流源晶体管2842的第二源/漏极端子与第五n-MOS电流源晶体管2844的第一源/漏极端子相耦合，第五n-MOS电流源晶体管2844的第二源/漏极端子与第四n-MOS电流源晶体管2843的第一源/漏极端子相耦合。第四n-MOS电流源晶体管2843的第二源/漏极端子与第二输出端2807OUT-相耦合。此外，第三偏压2803 V_bias3加到第二和第四n-MOS电流源晶体管2841，2843的栅极端子上，而第四偏压2804 V_bias4则加到第三和第五n-MOS电流源晶体管2842，2844的栅极端子。此外，第三n-MOS电流源晶体管2842的第二源/漏极端子和第五n-MOS电流源晶体管2844的第一源/漏极端子与共模反馈电路2850的第一和第二共模反馈晶体管2851，2852的相应第一源/漏极端子相耦合。共模反馈晶体管2851，2852的相应的第二源/漏极端子处在地电位111。第一共模反馈晶体管2851的栅极端子与第一输出端2806OUT+相耦合，而第二共模反馈晶体管2852的栅极端子则与第二输出端2807 OUT-相耦合。

设置第一电流源2810用于差动级2820的工作。第一电流源2810的工作点通过恒定偏压2805 V_bias5来设定。第二电流源2830为具有带中心抽头的p-MOS晶体管的级联电流源。并且，第二电流源2830为部分输出级。第三电流源2840是具有n-MOS晶体管的级联电流源并为部分输出级。仍应注意的是，共模反馈电路2850的晶体管对电路的总噪声只有微不足道的贡献，因为晶体管的噪声是作为共模信号馈入输出级的两个支路的。

下面参照图29给出根据本发明第十七典型实施方案作为集成电路的运算放大器2900的说明。

通过使用根据本发明进行线路配置的相应支电路取代与低频噪声相关联的图27中运算放大器2700的所有电路块来得到运算放大器2900。

在第一电流源2710中，这种取代是可有可无的，因为这个电路块对电路的总噪声只有很小的贡献。如果这个电路块另外还打算提供噪声补偿作用，代替第一n-MOS电流源晶体管2711可以进行如图29第三电流源2750中的互连。

在差动输入晶体管对2720中，第一n-MOS差动级晶体管2721用第一和第二n-MOS替换差动级晶体管2721a，2721b代替。并且，第二n-MOS差动级晶体管2722也以根据本发明的方式用第三和第四n-MOS替换差动级晶体管2722a，2722b代替。此外，设置n-MOS开关晶体管2901以便按照本发明将晶体管2721a，2721b，2722a，2722b连接起来并使用时钟φ₁，φ₂来驱动。

在电流反射镜2730中，第一p-MOS电流反射镜晶体管2731由第一和第二p-MOS替换电流反射镜晶体管2731a，2731b代替，第二p-MOS电流反射镜晶体管2732由第三和第四p-MOS替换电流反射镜晶体管2732a，2732b代替。此外，设置p-MOS开关晶体管2902以便根据本发明使用时钟信号φ₁，φ₂来驱动晶体管2731a，2731b，2732a，2732b。

在第二电流源2740中，第一p-MOS电流源晶体管2741由第一和第二p-MOS替换电流源晶体管2741a，2741b代替。此外，在此电路块中还设置了p-MOS开关晶体管2902。

在图29的第三电流源2750中，第二n-MOS电流源晶体管2751由第三和第四p-MOS替换电流源晶体管2751a，2751b代替。此外，在此支电路中还设置了n制OS开关晶体管2901。

显然，在电路块2720，2750中，噪声补偿晶体管的驱动是通过其栅节进行的，而在根据本发明所代替的电路块2730，2740中，噪声补偿晶体管的驱动则是通过其阱节进行。

下面参照图30给出根据本发明第十八典型实施方案作为集成电路的运算放大器3000的说明。

图30中运算放大器3000与图28中运算放大器2800的差别基本上基于下述事实：在电路块2820，2830和2840中根据本发明替换了晶体管，将其连接起来并用时钟信号φ₁，φ₂驱动。

差动输入晶体管对2820像图29中差动输入晶体管对2720那样连接起来。

在第二电流源2830中，第一p-MOS电流源晶体管2831用第一和第二p-MOS替换电流源晶体管2831a，2831b代替。并且，第三p-MOS电流源晶体管2833用第三和第四p-MOS替换电流源晶体管2833a，2833b代替。此外，设置了p-MOS开关晶体管2902以便能够根据本发明进行互连和驱动。

在第三电流源2840中，第三n-MOS电流源晶体管2842用第一和第二n-MOS替换电流源晶体管2842a，2842b代替，并且第五n-MOS电流源晶体管2844用第三和第四n-MOS替换电流源晶体管2844a，2844b代替。此外，设置了n-MOS开关晶体管2901以便能够根据本发明进行互连和驱动。

在运算放大器3000的情况下，与图28相比较，电路块2810，2850没有改变，因为这些电路块的噪声只有微不足道的贡献。在电路块2820，2830，2840中，噪声补偿晶体管的驱动通过其栅节进行，在电流源电路块2830，2840中只替换了部分晶体管，但不包括栅-阴元件(晶体管2834，2832，2841，2843)。显然，如果寻求特别低的噪声也可以替换这些栅-阴晶体管。

以下参照图31A给出根据现有技术的差动电路3100的说明，参照图31b给出根据本发明第四典型实施方案作为晶体管装置的差动电路3110的说明。

建立图31A所示差动电路3100用于第一和第二有用信号的差动处理。差动电路3100包含第一n-MOS晶体管3101和第二n-MOS晶体管3102。第一n-MOS晶体管3101会有第一源/漏极端子3103，第二源/漏极端子3104和棚极3107。并且，第二n-MOS晶体管3102含有第一源/漏极端子3105，第二源/漏极端子3106和栅极端子3108。

在栅极端子3107和3108提供进行处理、彼此相互差动的有用信号，从而在相应的源/漏极端子3103与3104以及3105与3106之间产生特性电流的流动。各场效应晶体管3101和3102包含一个衬底端子，场效应晶体管3101，3102的衬底端子相耦合以形成公共衬底端子3109。

下面参照图31B给出根据本发明第四典型实施方案作为晶体管装置的差动电路3110的说明。

在差动电路3110的情况下，为减小两个场效应晶体管3101，3102之间失配的影响，这样来驱动场效应晶体管3101，3102：使两个场效应晶体管3101，3102其中之一在第一半时钟周期处理要处理的第一有用信号，在第二半时钟周期处理要处理的第二有用信号，并且使相应的另一场效应晶体管在第一半时钟周期处理要处理的第二有用信号，在第二半时钟周期处理要处理的第一有用信号。结果是，器件的失配能够被平衡掉，并可消除基于失配的干扰影响。

在栅极端子3107上提供第一有用信号，在栅极端子3108上提供关于第一有用信号的差动有用信号。通过第一开关元件3111，第二场效应晶体管3102的栅极端子-在第二时钟信号φ2的控制下-在第一半时钟周期在终端3107与第一有用信号相耦合，同时，通过第一开关元件3111，第二场效应晶体管3102的栅极端子-在第二时钟信号φ2的控制下-与第二半时钟周期在终端3107与第一有用信号相耦合。通过第二开关元件3112，第一场效应晶体管3101的栅极端子-在第一时钟信号φ1的控制下-在第一半时钟周期在终端3108与第二有用信号相耦合并在第二半时钟周期在终端3107与第一有用信号相耦合。

通过第三开关元件3115和第四开关元件3116，有可能-在第一和第二时钟信号输入端3113和3114的时钟信号φ1，φ2的控制下-使在终端3103和3105提供的信号交替地加到场效应晶体管3101，3102的第一源/漏极端子上。通过第五开关元件3117和第六开关元件3118，有可能-在第一和第二时钟信号输入端3113和3114的时钟信号φ1，φ2的控制下-使在终端3104和3106提供的信号交替地加到场效应晶体管3101，3102的第二源/漏极端子。

下面参照图32A给出根据本发明第十九典型实施方案作为集成电路的差动级电路3200的说明。

与图5A所示差动级电路500相比较，在差动级电路3200的情况下，以下述方式进行晶体管501，502栅极端子的交替驱动：为了处理在输入端503，504的输入信号IN+，IN-并在输出端505，506提供差动输出信号OUT+，OUT-，将两个输入信号IN+，IN-交替地加到晶体管501，502的栅极端子上。结果是，两个晶体管501，502的失配得到补偿，也就是说按时间平衡，制造此限定的失配没有产生对信号处理的干扰。

为此，按与图31B相类似的方式，将相应的开关元件3111，3112上行地连接至晶体管501，502的各栅极端子上，并在时钟信号φ1，φ2相应的半相位将待处理的两个信号IN+，IN-中一个相应信号加到相应的栅极端子上。通过电流源509向晶体管501，502的第一源/漏极端子供给电流。依据晶体管501，502栅极端子上信号IN+，IN-的数值而定控制通过沟道区的相应电流，所以由此能够在负载与两个晶体管501，502第二源/漏极端子之间的节点上分接出相应处理的电压信号。所说的电压信号-在时钟信号φ1，φ2的控制下-通过第五和第六开关元件3117，3118被转送至相应的电流输出端506，505，因而开关元件3117，3118就其转换而论其与开关元件3111，3112的转换相同步。

因此，图32A表示出诸如常常用作为模拟电路中放大器或比较器的差动级电路3200。与图5A电路相比，晶体管501、502就其驱动而论作了改变以便应用开关元件3111、3112、3117、3118交替地将这两个待处理的信号加到晶体管501、502的栅极端子上。

由于负载507、508常常体现为作为二极管连接起来的晶体管，根据本发明的原理也能够应用到这些负载上。为简化起见，可以省去负载507、508上的开关还有晶体管与节点505 OUT+，506 OUT-之间晶体管501、502上的开关(即开关元件3118，3117)。

根据本发明的简化原则上适用于支路串联有晶体管的所有差动电路。

下面参照图32B给出根据本发明第二十典型实施方案作为集成电路的差动级电路3210的说明。

差动级电路3210与差动级电路3200的差别在方式上和图5B差动级电路510与图5A差动级电路500的差别相似，亦即基于如下事实：在图32B中电流源509是以晶体管511来设置，它由在终端512的偏压V_bias进行控制。

本文件中引用了下述刊物：

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[3]DE 10001124 C1

[4]S.L.J.Gierkink，E.A.M.Klumperink，E.Van Tuijl，andB.Nauta，″Reducing MOSFET 1/f noise and powerconsumption by′switched biasing′，″in Proceedings ofthe 28th European Solid-State Circuits Conference，pp.154-7，1999

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[14]E.Klumpernik et al.″Reducing MOSFET 1/f Noise andPower Consumption by Switched Biasing″In：IEEEJournal of Solid-State Circuits，2000，Vol.35，No.7，pp.994-1001

[15]Enz，CC，Temes，G″Circuit techniques for reducingthe effects of op-amp imperfections：auto zeroing，correlated double sampling and chopperstabilization″，Proceedings of the IEEE，Vo.4，No.11，September 1996

[16]Tihanyi et al.″Properties of ESFI MOS transistorsdue to the floating substrate and the finite volume″，IEEE Trans.Electron Devices，Vol.ED-22，S.1017，1975

[17]Chan et al.″Comparative Study of Fully Depleted andBody-Grounded Non Fully Depleted SOI MOSFETs for Highperformance analog and Mixed Signal Circuits″，IEEETrans.On Electron Devices，Vol.ED-42，Nr.11，S.1975，1995

[18]Tenbroek et al.″Impact of Self-Heating and ThermalCoupling on Analog Circuitsin SOI CMOS″，IEEEJournal of Solid-State Circuits，Vol.33，Nr.7，S.1037，1998

[19]Wei et al.″Minimizing Floating-Body-IntroducedThreshold Voltage Variation in Partially Depleted SOICMOS″，IEEE Electron Device Letters，Vol.17，Nr.8，1996

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[21]Jenkins，KA″Characteristics of SOI FETs Under PulsedConditions″，IEEE Transactions on Electron Devices，Vol.44，Nr.11，1997

[22]Perron，LM″Switch-Off Behaviour of Floating-Body PDSOI-MOSFETs″，IEEE Transactions on Electron Devices，Vol.45，Nr.11.1998

附图标记列表

100 n-MOS晶体管

100a 第一n-MOS替换晶体管

100b 第二n-MOS替换晶体管

101 硅衬底

102 第一源/漏极端子

103 第二源/漏极端子

104 栅极端子

104a 第一替换栅极端子

104b 第二替换栅极端子

105 衬底端子

105a 第一替换衬底端子

105b 第二替换衬底端子

110 晶体管装置

111 地电位

112a 第一开关元件

112b 第二开关元件

113a 第一时钟信号输入端

113b 第二时钟信号输入端

114 栅电路节点

200 晶体管装置

201 电源电位

210 p-MOS晶体管

210a 第一p-MOS替换晶体管

210b 第二p-MOS替换晶体管

300 集成电路

301p 掺杂硅衬底

302 第一源/漏区

303 第二源/漏区

304 p掺杂衬底区

305 栅绝缘层

306 栅区

307 体端子

308 n掺杂阱区

309 第一源/漏区

310 第二源/漏区

311 栅绝缘层

312 栅区

313 n掺杂衬底区

314 阱端子

400 晶体管装置

500 差动级

501 第一n-MOS输入晶体管

501a 第一n-MOS替换输入晶体管

501b 第二n-MOS替换输入晶体管

502 第二n-MOS输入晶体管

502a 第三n-MOS替换输入晶体管

502b 第四n-MOS替换输入晶体管

503 第一输入端

504 第二输入端

505 第一输出端

506 第二输出端

507 第一负载元件

508 第二负载元件

509 电流源

510 差动级

511 n-MOS电流源晶体管

512 偏压

600 差动级

601 第一p-MOS输入晶体管

601a 第一p-MOS替换输入晶体管

601b 第二p-MOS替换输入晶体管

602 第二p-MOS输入晶体管

602a 第三p-MOS替换输入晶体管

602b 第四p-MOS替换输入晶体管

610 差动级

700 差动级

701 第一n-MOS开关晶体管

702 第二n-MOS开关晶体管

703 第三n-MOS开关晶体管

704 第四n-MOS开关晶体管

705 第五n-MOS开关晶体管

706 第六n-MOS开关晶体管

707 第七n-MOS开关晶体管

708 第八n-MOS开关晶体管

800 差动级

801 第一p-MOS开关晶体管

802 第二p-MOS开关晶体管

803 第三p-MOS开关晶体管

804 第四p-MOS开关晶体管

805 第五p-MOS开关晶体管

806 第六p-MOS开关晶体管

807 第七p-MOS开关晶体管

808 第八p-MOS开关晶体管

900 差动级

1000 差动级

1001 调节电路

1001a 输入端

1001b 输出端

1100 差动级

1101 源跟随器电路

1102 辅助晶体管

1103 电流源

1200 电流源电路

1201 第一电流源晶体管

1201a 第一n-MOS替换电流源晶体管

1201b 第二n-MOS替换电流源晶体管

1202 第二电流源晶体管

1202a 第三n-MOS替换电流源晶体管

1202b 第四n-MOS替换电流源晶体管

1203 第n电流源晶体管

1304 第一输出端

1205 第二输出端

1206 第n输出端

1207 偏压

1210 偏压发生电路

1211 转换晶体管

1212 电流源

1220 偏压发生电路

1221 无抗电阻

1230 偏压发生电路

1231 n-MOS负载晶体管

1240 偏压发生电路

1241 p-MOS负载晶体管

1300 电流源电路

1301 电压源

1400 级联电流源电路

1401 第(n+1)栅-阴晶体管

1401a 第五n-MOS替换电流源晶体管

1401b 第六n-MOS替换电流源晶体管

1402 第(n+2)栅-阴晶体管

1402a 第七n-MOS替换电流源晶体管

1402b 第八n-MOS替换电流源晶体管

1403 第2n栅-阴晶体管

1404 其他偏压

1410 级联偏压发生电路

1411 其他转换晶体管

1412 第一辅助晶体管

1413 第二辅助晶体管

1420 级联偏压发生电路

1500 电流源电路

1510 电流源电路

1600 电流源电路

1601 第一n-MOS开关晶体管

1602 第二n-MOS开关晶体管

1603 第三n-MOS开关晶体管

1604 第四n-MOS开关晶体管

1605 第五n-MOS开关晶体管

1606 第六n-MOS开关晶体管

1607 第七n-MOS开关晶体管

1608 第八n-MOS开关晶体管

1610 电流源电路

1700 电流源电路

1701 第九n-MOS开关晶体管

1702 第十n-MOS开关晶体管

1703 第十一n-MOS开关晶体管

1704 第十二n-MOS开关晶体管

1705 第十三n-MOS开关晶体管

1706 第十四n-MOS开关晶体管

1707 第十五n-MOS开关晶体管

1708 第十六n-MOS开关晶体管

1800 电流源电路

1900 辅助电路图

1901 第一噪声电压源

1902 第二噪声电压源

1903 第n噪声电压源

1904 第(n+1)噪声电压源

1905 第(n+2)噪声电压源

1906 第2n噪声电压源

2000 电流源电路

2001a 第一p-MOS替换电流源晶体管

2001b 第二p-MOS替换电流源晶体管

2002a 第三p-MOS替换电流源晶体管

2002b 第四p-MOS替换电流源晶体管

2003 第一p-MOS开关晶体管

2004 第二p-MOS开关晶体管

2005 第三p-MOS开关晶体管

2006 第四p-MOS开关晶体管

2007 第五p-MOS开关晶体管

2008 第六p-MOS开关晶体管

2009 第七p-MOS开关晶体管

2010 第八p-MOS开关晶体管

2011 其他电压源

2100 电流源电路

2101 第一n-MOS开关晶体管

2102 第二n-MOS开关晶体管

2103 第三n-MOS开关晶体管

2104 第四n-MOS开关晶体管

2200 电流源电路

2201 第一n-MOS开关晶体管

2202 第二n-MOS开关晶体管

2203 第三n-MOS开关晶体管

2204 第四n-MOS开关晶体管

2205 第五n-MOS开关晶体管

2206 第六n-MOS开关晶体管

2207 第七n-MOS开关晶体管

2208 第八n-MOS开关晶体管

2300 电流源电路

2301 第一n-MOS开关晶体管

2302 第二n-MOS开关晶体管

2303 第三n-MOS开关晶体管

2304 第四n-MOS开关晶体管

2400 电流源电路

2401 第一p-MOS开关晶体管

2402 第二p-MOS开关晶体管

2403 第三p-MOS开关晶体管

2404 第四p-MOS开关晶体管

2500 电流反射镜电路

2501 第一电流反射镜晶体管

2501a 第一替换电流反射镜晶体管

2501b 第二替换电流反射镜晶体管

2502 第二电流反射镜晶体管

2502a 第三替换电流反射镜晶体管

2502b 第四替换电流反射镜晶体管

2503 输出端

2504 电流源

2510 电流反射镜电路

2511 第一n-MOS开关晶体管

2512 第二n-MOS开关晶体管

2513 第三n-MOS开关晶体管

2514 第四n-MOS开关晶体管

2515 第五n-MOS开关晶体管

2516 第六n-MOS开关晶体管

2517 第七n-MOS开关晶体管

2518 第八n-MOS开关晶体管

2600 电流反射镜电路

2601a 第一替换电流反射镜晶体管

2601b 第二替换电流反射镜晶体管

2602a 第三替换电流反射镜晶体管

2602b 第四替换电流反射镜晶体管

2603 第一p-MOS开关晶体管

2604 第二p-MOS开关晶体管

2605 第三p-MOS开关晶体管

2606 第四p-MOS开关晶体管

2607 第五p-MOS开关晶体管

2608 第六p-MOS开关晶体管

2609 第七p-MOS开关晶体管

2610 第八p-MOS开关晶体管

2700 运算放大器

2701 第一输入端

2702 第二输入端

2703 偏压

2704 输出端

2710 第一电流源

2711 第一n-MOS电流源晶体管

2720 差动输入晶体管对

2721 第一n-MOS差动级晶体管

2721a 第一n-MOS替换差动级晶体管

2721b 第二n-MOS替换差动级晶体管

2722 第二n-MOS差动级晶体管

2722a 第三n-MOS替换差动级晶体管

2722b 第四n-MOS替换差动级晶体管

2730 电流反射镜

2731 第一p-MOS电流反射镜晶体管

2731a 第一p-MOS替换电流反射镜晶体管

2731b 第二p-MOS替换电流反射镜晶体管

2732 第二p-MOS电流反射镜晶体管

2732a 第三p-MOS替换电流反射镜晶体管

2732b 第四p-MOS替换电流反射镜晶体管

2740 第二电流源

2741 第一p-MOS电流源晶体管

2741a 第一p-MOS替换电流源晶体管

2741b 第二p-MOS替换电流源晶体管

2750 第三电流源

2751 第二p-MOS电流源晶体管

2751a 第三p-MOS替换电流源晶体管

2751b 第四p-MOS替换电流源晶体管

2800 运算放大器

2801 第一偏压

2802 第二偏压

2803 第三偏压

2804 第四偏压

2805 第五偏压

2806 第一输出端

2807 第二输出端

2810 第一电流源

2811 第一n-MOS电流源晶体管

2820 差动输入晶体管对

2830 第二电流源

2831 第一p-MOS电流源晶体管

2831a 第一p-MOS替换电流源晶体管

2831b 第二p-MOS替换电流源晶体管

2832 第二p-MOS电流源晶体管

2833 第三p-MOS电流源晶体管

2833a 第三p-MOS替换电流源晶体管

2833b 第四p-MOS替换电流源晶体管

2834 第四p-MOS电流源晶体管

2840 第三电流源

2841 第二n-MOS电流源晶体管

2842 第三n-MOS电流源晶体管

2842a 第一n-MOS替换电流源晶体管

2842b 第二n-MOS替换电流源晶体管

2843 第四n-MOS电流源晶体管

2844 第五n-MOS电流源晶体管

2844a 第三n-MOS替换电流源晶体管

2844b 第四n-MOS替换电流源晶体管

2850 共模反馈电路

2851 第一共模反馈晶体管

2852 第二共模反馈晶体管

2900 运算放大器

2901 n-MOS开关晶体管

2902 p-MOS开关晶体管

3000 运算放大器

3100 差动电路

3101 第一n-MOS晶体管

3102 第二n-MOS晶体管

3103 第一源/漏极端子

3104 第二源/漏极端子

3105 第一源/漏极端子

3106 第二源/漏极端子

3107 栅极端子

3108 栅极端子

3109 衬底端子

3110 差动电路

3111 第一开关元件

3112 第二开关元件

3113 第一时钟信号输入端

3114 第二时钟信号输入端

3115 第三开关元件

3116 第四开关元件

3117 第五开关元件

3118 第六开关元件

3200 差动级电路

3210 差动级电路

Claims

1.晶体管装置，

●包括第一和第二场效应晶体管，每个场效应晶体管有第一和第二源/漏极端子以及施加第一或第二信号的控制端子，这两个场效应晶体管导电类型相同；

●该晶体管装置以如下方式建立：能够交替地

○将第一信号加到第一场效应晶体管的控制端子并同时将第二信号加到第二场效应晶体管的控制端子；

○将第二信号加到第一场效应晶体管的控制端子并同时将第一信号加到第二场效应晶体管的控制端子，

其中第一和第二信号以交变频率的倒数交替地加到第一和第二场效应晶体管的控制端子，此交变频率的倒数小于场效应晶体管沟道区与栅绝缘层之间边界区中缺陷占据状态的平均寿命。

2.按权利要求1所要求的晶体管装置，

●其中第一和第二场效应晶体管的第一源/漏极端子相互耦合；

●其中第一和第二场效应晶体管的第二源/漏极端子相互耦合。

3.按权利要求1或2所要求的晶体管装置，

其中控制端子为栅极端子或衬底端子。

4.按权利要求1所要求的晶体管装置，

●其中

○对第一和第二场效应晶体管的控制端子为栅极端子的情况，第一和第二场效应晶体管用衬底端子作为附加控制端子；

○对第一和第二场效应晶体管的控制端子为衬底端子的情况，第一和第二场效应晶体管用栅极端子作为附加控制端子；

●第一和第二场效应晶体管的附加控制端子互相耦合。

5.按权利要求1所要求的晶体管装置，

其中第一和第二信号其中的一个信号是有用信号，而相应的另一信号为参考电位，或者第一信号和第二信号分别是参考电位，或第一信号和第二信号分别是有用信号。

6.按权利要求1所要求的晶体管装置，

其中第一和第二场效应晶体管在结构上完全相同。

7.按权利要求1所要求的晶体管装置，

其中第一和第二信号以交变频率交替地加到第一和第二场效应晶体管的控制端子，此交变频率至少与场效应晶体管噪声特性的截止频率一样大。

8.按权利要求1所要求的晶体管装置，

其中第一和第二信号以大于指定电路有用频带频率的交变频率交替地加到第一和第二场效应晶体管的控制端子上。

9.按权利要求3所要求的晶体管装置，

其中把衬底端子中的至少一个建成为两个场效应晶体管之一的在阱内所形成的阱端子。

10.按权利要求1所要求的晶体管装置，

该装置以下述方式建立：两个场效应晶体管中相应的一个场效应晶体管能够工作在反向工作点，而两个场效应晶体管中相应的另一场效应晶体管能够工作在累积或耗尽工作点。

11.按权利要求1所要求的晶体管装置，

其中

●第一场效应晶体管的控制端子与第一开关元件相耦合，通过具有交变频率的第一时钟信号能够对第一开关元件进行开关；

●第二场效应晶体管的控制端子与第二开关元件相耦合，通过具有同一交变频率、与第一时钟信号互补的第二时钟信号能够对第二开关元件进行开关；

●通过相应的开关元件能够使第一或第二信号以交变频率交替地加到相应场效应晶体管的相应控制端子上。

12.按权利要求11所要求的晶体管装置，

其中第一和第二开关元件为第一和第二开关晶体管装置，其相应栅极端子上能够加上相应的时钟信号，相应开关晶体管的相应源/漏极端子与相应场效应晶体管的控制端子相耦合。

13.按权利要求1所要求的晶体管装置，

该晶体管装置建成为差动晶体管装置，其中第一信号和第二信号彼此相互为差动有用信号。

14.按权利要求13所要求的晶体管装置，

其包括低通滤波器，低通滤波器以下述方式连接起来：使得因交替施加第一信号和第二信号所引起的干扰信号能够通过此低通滤波器得到抑制。

15.按权利要求13所要求的晶体管装置，

其中

●第一场效应晶体管的第一源/漏极端子与第三开关元件相耦合，第三开关元件能够通过交变频率的第一时钟信号进行开关；

●第二场效应晶体管的第一源/漏极端子与第四开关元件相耦合，第四开关元件能够通过具有该交变频率、与第一时钟信号互补的第二时钟信号进行开关。

16.按权利要求13所要求的晶体管装置，

其包括电流源，电流源与第一场效应晶体管的第一源/漏极端子以及第二场效应晶体管的第一源/漏极端子相耦合。

17.按权利要求13其中之一所要求的晶体管装置，

其中

●第一场效应晶体管的第二源/漏极端子与第五开关元件相耦合，第五开关元件能够通过具有该交变频率的第一时钟信号进行开关；

●第二场效应晶体管的第二源/漏极端子与第六开关元件相耦合，第六开关元件能够通过具有该交变频率、与第一时钟信号互补的第二时钟信号进行开关。

18.按权利要求13其中之一所要求的晶体管装置，

其在绝缘体上硅衬底上和/或内形成。

19.按权利要求13其中之一所要求的晶体管装置，

其使用模拟电路技术来实现。

20.按权利要求18所要求的晶体管装置，

其包括至少一个附加场效应晶体管，

●每个该至少一个附加场效应晶体管有第一和第二源/漏极端子以及控制端子，第一或第二信号能够加到控制端子上；

●晶体管装置以下述方式建立：在第一工作状态下，将第一信号加到第一场效应晶体管或第二场效应晶体管或准确地说该至少一个附加场效应晶体管之一的控制端子，并同时将第二信号加到所有其他场效应晶体管的控制端子，在后继工作状态中，分别依次将第一信号加到其余场效应晶体管之一的控制端子，并同时将第二信号加到所有其他场效应晶体管的控制端子。

21.按权利要求1其中之一所要求的晶体管装置，

其包括时钟发生器单元，时钟发生器单元与场效应晶体管以下述方式耦合：它利用相互移位的时钟信号将信号交替地提供给场效应晶体管。

22.按权利要求21所要求的晶体管装置，

其中时钟发生器单元以下述方式建立：它规定时钟信号用来减小在绝缘体上硅衬底上和/或内所形成的场效应晶体管的发热和/或用来减小在绝缘体上硅衬底上和/或内所形成的场效应晶体管的浮体效应。

23.集成电路，

其包括如权利要求1所述的晶体管装置的至少一个晶体管装置。

24.按权利要求23所要求的集成电路，

其建成为

●差动级电路；

●电流源电路；

●电流反射镜电路；或

●运算放大器电路。

25.场效应晶体管的工作方法，

●其中第一和第二场效应晶体管相互连接起来，两个场效应晶体管中每个都有第一和第二源/漏极端子以及施加第一或第二信号的控制端子，这两个场效应晶体管为同一导电类型；

●晶体管装置以下述方式建立：能够交替地

○将第一信号加到第一场效应晶体管的控制端子，并同时将第二信号加到第二场效应晶体管的控制端子；

○将第二信号加到第一场效应晶体管的控制端子，并同时将第一信号加到第二场效应晶体管的控制端子，

26.按权利要求25所要求的方法，

其中使用栅极端子或衬底端子作为控制端子。

27.按权利要求26所要求的方法，

其中，通过交替施加第一和第二信号，将场效应晶体管沟道区与栅绝缘层之间边界区内的准费米能量周期性地改变一个数值，此数值大于波耳兹曼常数与绝对温度的乘积。

28.按权利要求26或27所要求的方法，

其中，通过交替施加第一和第二信号，将场效应晶体管沟道区与栅绝缘层之间边界区内的准费米能量周期性地改变在100meV-1eV。