CN1005674B - “晶体管-晶体管逻辑到互补型金属-氧化物-半导体”的输入缓冲器 - Google Patents

Abstract

一种ＴＴＬ到ＣＭＯＳ输入缓冲器，当ＴＩＬ输入信号是相当低的逻辑１时，该缓冲器能阻止静态电流流过。突变检测器对ＴＴＬ逻辑输入信号起作用，连通在正电源ＶＤＤ和ＣＭＯＳ第一变换器（３０）的输入端之间的电压提升电路，检测输入信号从“０”到“１”的突变，并把ＴＴＬ逻辑１信号提升到能阻止ＣＭＯＳ变换器中的Ｐ沟道晶件管（３２）导通的电平。然后，电压提升电路与此管的输入端断开，使此输入端不被正电流充电。

Description

〃晶体管-晶体管逻辑到互补型金属-氧化物-半导体〃的输入缓冲器

本发明涉及一种用于防止电流流过的“TTL（晶体管-晶体管逻辑）到CMOS”（互补型金属-氧化物-半导体）的输入缓冲器。

对于很多应用来说，人们希望提供一种电路，该电路能实现晶体管-晶体管逻辑（TTL）的电平和互补型金属氧化物半导体（CMOS）的逻辑电平间的接口。具体地说，TTL逻辑电平标称值是+2.4V为逻辑“1”，0.4V为逻辑“0”，而相应的CMOS电平标称值是+5.0V和0.0V。这种普通的接口电路-在技术上也称之为“输入缓冲电路”-包括一个p沟道MOS（金属-氧化物-半导体）晶体管和一个n沟道MOS晶体管，它们串联在正电源VDD（通常为5V）和地之间。这两个器件的栅极连在一起，对TTL的输入信号起作用。这两个晶体管的漏极也连在一起，提供CMOS输出信号。在理想情况下，这对晶体管中的一个总是“截止”的，防止任何电流从VDD经过这对晶体管流到地。但是，实际上并非是如此，具体地说，TTL输入电平2.4V为逻辑“1”，而当逻辑“0”的输入电平稍大于0.4V，例如为0.8V时，就会出问题。此时两个晶体管可能都“导通”，电流将经过这对晶体管流到地。

第4，471，242号美国专利中提出了一种解决方法。按照这种方法，由于引入一个与TTL输入信号逻辑“1”的最低电平相匹配的基准电压，因此抵消了流过器件的电流。此基准电压作为p沟道晶体管电源电压加压在VDD处，于是当其栅极电压处于TTL输入信号逻辑“1”的最低电平时，阻止了p沟道晶体管转为“导通”。但是，这种方法有一个问题，那就是由于减小了p沟道晶体管电源电压，而使缓冲器电路的工作范围受到了限制。由于降低了使晶体管工作的所需电压，从而该器件的工作速度就会减慢。这在很多应用情况中都是不能容许的。

另一种解决方法是可以改变p沟道和n沟道晶体管的实际尺寸，来阻止静态电流的流通。然而，这种解决方法是不切实际的，因为这需要附加屏蔽层，这又要增加处理的时间。另外，用这种方法精确地控制器件尺寸以使器件给出一致的所需门限电压是很困难的。

因此，在先有技术中遗留下的问题是：需要一种无静态电流流过的、不需附加处理过程的、能在整个0-5V的CMOS电源电平工作的“TTL到CMOS”的输入缓冲器。

这里提出一种“TTL到CMOS”的输入缓冲器，它采用了一个突变检测器和一对附加的MOS器件以便在TTL输入信号的逻辑“1”比较低电平时，阻止静态电流流过。

图1示出一种先有技术、简单的CMOS变换器，它可以用来将TTL逻辑电平的输入信号转变为CMOS逻辑电平的输出信号;

图2是图1所示器件的电压传输函数以及静态电流图;

图3示出一种按照本发明，无静态电流流过的典型的“TTL到CMOS”的输入缓冲器。

图1示出了一种先有技术的CMOS输入缓冲器10。输入缓冲器10包括一个p沟道MOS晶体管12和一个n沟道MOS晶体管14，它们串接在正电源（用VDD表示）和负电源（通常是地）之间。晶体管12和14的栅极连接在一起，接收输入信号V_in，即TTL逻辑输入信号。同样，晶体管12和14的漏极也连接在一起，给出CMOS逻辑输出信号，此处用V_out表示。如图1所示，TTL逻辑“0”到逻辑“1”的突变涉及到电压从0.4V左右到2.4V左右的突变。在工作中，当输入信号是逻辑“0”时，p沟道晶体管12“导通”，而n沟道晶体管14“截止”。因此，结点0处的电压接近为正电源电压VDD，这里VDD是典型电压5V。当TTL输入信号是逻辑“1”时，晶体管12不“导通”，晶体管14“导通”，结点0的电压将降至接近0V（或地电位）。图2的实线示出了图1所示电路的传输函数曲线（V_out与V_in的函数关系）。当V_in等于0V时，V_out处于其最高电平VDD（5V）。当V_in接近1.6V时，两晶体管12和14都“导通”，V_out从VDD变为地电位。参照图2可以看出，这种转变并非是瞬间的，存在一个预定的电压区间，在此区间内V_in给两晶体管提供足够的栅极电压，以便超过它们各自的门限电压。在这样的区间内，静态电流i_d（虚线曲线）从VDD经过晶体管12和14流到地。如上所述，在很多应用中必需减小甚至最好消除这个电流。为此，必须确保组成CMOS变换器的两个晶体管不会在同一时间内导通。

图3是根据本发明消除流经p沟道和n沟道晶体管静态电流而组成的一种“TTL到CMOS”的输入缓冲器。此输入缓冲器包括CMOS第一变换器30，CMOS第二变换器38，突变检测器44和电压提升电路50。TTL逻辑输入信号V_in经过n沟道晶体管22，加到CMOS第一变换器30，晶体管22的源极接收输入信号V_in。晶体管22的栅极受基准电压V_ref控制（这一点下文还要说明），晶体管22的漏极与CMOS第一变换器30的输入端相连，连接于结点A如图3所示。CMOS第一变换器30如图3所示包括一个p沟道晶体管32和一个n沟道晶体管34，它们串接在正电源VDD和地之间。晶体管32和34的删极接在一起，并与晶体管22的漏极在结点A处相连。晶体管32和34的漏极也接在一起，在结点B处给出第一变换器30的输出信号，此处用V_out1表示。当输入信号V_in为逻辑“0”时，输出信号V_out1实际上是VDD，当输入信号V_in为逻辑“1”时，输出信号V_out1实际上为地电位。

CMOS第一变换器30的输出信号又作为CMOS第二变换器38的输入信号。CMOS第二变换器在结构上与CMOS第一变换器30相似，它包括一个p沟道晶体管40和一个n沟道晶体管42，它们串接在VDD和地之间。CMOS第二变换器38的输出信号（用V_out2表示）与CMOS第一变换器30的输出信号反相。这两个变换器30和38的组合就是众所周知的“TTL到CMOS”的缓冲器。它的工作情况如下。

当输入信号V_in是逻辑“1”时，晶体管22必须“截止”。为此要选取基准电压V_ref，确保在TTL输入信号是其逻辑“1”的最低电平值（约2V）时，晶体管22仍处于“截止”状态。这样，第一变换器30在结点A的输入信号约为1.8V（包括一些噪声幅度）。采用晶体管22的一个优点是：因为器件22能使结点A达到满VDD值，所以变换器晶体管32和34的输入信号与所接收的TTL输入电平无关。这个逻辑“1”值使n沟道晶体管34“导通”，并使p沟道晶体管32“截止”，把结点B的电压V_out1拉到地。然后，这个V_out1的逻辑“0”值加到第二变换器38的输入端，使p沟道晶体管40“导通”，使n沟道晶体管42“截止”，使输出信号V_out2的值转变为VDD，或逻辑“1”总之，当TTL输入信号V_in是逻辑“1”时，V_out1和V_out2的实际值分别为地电位（0V）和VDD（5V）的CMOS的电压值。同样，当输入信号V_in是逻辑“0”时，第一变换器30的晶体管32“导通”，晶体管34将“截止”，使结点B的电压从地电位上升至VDD，即CMOS逻辑“1”电平。接着，这个逻辑“1”输入到第二变换器38，使晶体管40“截止”，晶体管42“导通”，把第二变换器38的输出信号从VDD降至地电位，即CMOS逻辑“0”电平。

如上结合图1所述，当TTL输入信号V_in为逻辑“1”最低值2V时，出现了一个问题，即在这种情况下，两个晶体管32和34都“导通”，有电流从VDD流向地。在某些情况下，这个电流可能达到3A，这在很多地方是不允许的。为避免这种情况发生，必需把在结点A出现的2V输入电压的TTL逻辑“1”信号提高到足以确保p沟道晶体管32完全“截止”的电平上。本发明在输入缓冲器中由于包括了突变检测器44和电压提升电路50，从而使此问题得到了解决。

突变检测器44包括一个p沟道晶体管46和一个n沟道晶体管48。晶体管46的源极接到VDD，其漏极接到晶体管48的漏极上，其栅极接收来自第二变换器38的输出信号V_out2。晶体管48的源极接地，其栅极接收TTL输入信号V_in。突变检测器44的输出信号用V_trans表示，它呈现在结点D上，即晶体管46和48的互连漏极接线端上。如图3所示，电压提升电路50包括一对p沟道晶体管52和54，它们串接在VDD和结点A（即第一变换器30的输入端）之间。具体地说，晶体管52的源极接到VDD，晶体管52的漏极连接到晶体管54的源极，晶体管54的漏极连接到结点A。晶体管52的栅极受到来自第二变换器38的输出信号V_out2的控制，而晶体管54的栅极受到来自突变检测器44输出信号V_trans的控制。延迟部件56被包括在提升电路内，这个部件的用途将在下文说明。

如上所述，当TTL输入信号发生从逻辑“0”到逻辑“1”突变时，普通的“TTL到CMOS”的输入缓冲器会有静态电流i_d，这里的逻辑“1”信号幅度不足以使CMOS变换器的p沟道晶体管转为“截止”。根据本发明的工作原理，当V_in从逻辑“0”变为逻辑“1”时，突变检测器44的晶体管48“导通”，使检测器44的输出电压V_trans变为地电位。V_trans的CMOS逻辑“0”接着又作为p沟道晶体管54的栅极输入信号使晶体管54“导通”。这时因为TTL输入信号由逻辑“0”到逻辑“1”的突变还未经延迟部件56传送，因此出现在p沟道晶体管52栅极上的信号还是地电位。从而，一旦晶体管54导通，结点A就从TTL逻辑“1”（约2V）上升到满VDD的CMOS逻辑“1”电平。这样，由于结点A的电位完全高过p沟道晶体管32的门限值，所以晶体管32仍“截止”，没有电流流过第一变换器30。从上所述可以看出，延迟部件56（它可能简单地只是一对CMOS晶体管变换器）的作用就是确保直到在晶体管54“导通”一段时间，使结点A的电压达到能使晶体管32“截止”的电平时，晶体管52才截止（由于输入信号V_in的突变而产生的V_out2从“0”到“1”的突变所“截止”）。现已确定约为10～15毫微秒（ns）的时延就能满足上述要求。

一旦V_out2的逻辑“1”电平值，经过延迟部件56传至晶体管52的栅极，晶体管52“截止”，从而把结点A与VDD断开。晶体管52“截止”，使之当输入信号V_in完成它下一个从逻辑“1”到逻辑“0”的突变时，结点A并没有保持在VDD上，在这种情况下，将从TTL输入源吸取电流，这是不希望的。同样，它还将大大减慢“1”到“0”的突变时间，这就降低了输入缓冲器20的工作速度。

当输入信号V_in在一段相当长时间内保持在逻辑“1”电平值时，可能会遇到问题。在这种情况下，结点A的电压会降低到能使p沟道晶体管32“导通”、静态电流流经反相器30的电平值。为解决这一问题，在如图3所示的输入缓冲器20的第一反相器30中，可以包括一个p沟道泄流晶体管60。泄流晶体管60的源极接至VDD，它的漏极接至结点A。晶体管60的栅极接至结点B。这样，在输出信号V_out1为逻辑“0”时，晶体管60“导通”。通过设计可把晶体管60做得非常小，因而对电压提升电路50的工作不会产生影响。但是，在晶体管52“截止”一段给定时间之后，晶体管60提供了一条泄漏电流的通路，从而静态电流不会从VDD经过晶体管32和34到地。由于其尺寸非常小，流过泄流晶体管60的电流可以忽略不计。

Claims (13)

1、一种“TTL到CMCS”的输入缓冲器，用来接收一种具有相联的TTL电压电平的第一（“0”）和第二（“1”）逻辑状态之一的输入信号，提供相联的CMOS电压电平的相应输出逻辑信号，它包括：

CMOS第一变换器（30），它对上述TTL输入逻辑信号起作用，产生相反逻辑状态的第一CMOS逻辑信号作为输出信号;

CMOS第二变换器（38），它对上述CMOS第一变换器产生的第一CMOS逻辑信号起作用，提供一个与上述TTL输入逻辑信号的逻辑状态相同的第二CMOS逻辑信号作为输出信号;

其特征在于：

突变检测器（44），它对上述TTL输入逻辑信号和第二CMOS逻辑信号两者起作用，产生一个突变输出控制信号作为输出信号;和

电压提升装置（50），它对上述第二CMOS逻辑信号和上述突变输出控制信号起作用，当上述TTL输入逻辑信号从第一逻辑状态变成第二逻辑状态时，在上述第一CMOS变换器的输入端提供一个增压信号。

2、如权利要求1中所明确的“TTL到CMOS”输入缓冲器，其中突变检测器包括：

第一导通型的第一晶体管（46），它有连接到第一电源的第一电流极，其第二电流极用来提供突变输出控制信号，其栅极用来接收第二CMOS逻辑信号作为输入信号;和

第二导通型的第二晶体管（48），它有连接到第二电源的第一电流极，其第二电流极接到上述第一晶体管的第二电流极，其栅极用来接收TTL输入逻辑信号作为输入信号。

3、如权利要求1或2所明确的一种“TTL到CMOS”输入缓冲器，其中电压提升装置包括：

延迟装置（56），它对突变输出控制信号起作用，产生一个延迟了的突变控制信号作为输出信号;

第一导通型的第一晶体管（52），它有连接到第一电源的第一电流极，其第二电流极和栅极对延迟了的突变控制信号起作用;和

具有第一导通型的第二晶体管（54），它有连接到上述第一晶体管第二电流极的第一电流极，和连接到CMOS第一变换器输入端的第二电流极和对由CMOS第二变换器产生的作为输出信号的第二CMOS逻辑信号起作用的栅极。

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