CN100568388C - 非易失存储器和其驱动方法 - Google Patents
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- 230000015654 memory Effects 0.000 title claims abstract description 346
- 238000000034 method Methods 0.000 title claims description 49
- LPQOADBMXVRBNX-UHFFFAOYSA-N ac1ldcw0 Chemical compound Cl.C1CN(C)CCN1C1=C(F)C=C2C(=O)C(C(O)=O)=CN3CCSC1=C32 LPQOADBMXVRBNX-UHFFFAOYSA-N 0.000 claims abstract description 42
- 238000002347 injection Methods 0.000 claims abstract description 24
- 239000007924 injection Substances 0.000 claims abstract description 24
- 238000006386 neutralization reaction Methods 0.000 claims abstract description 9
- 238000009792 diffusion process Methods 0.000 claims description 39
- 239000000203 mixture Substances 0.000 claims description 3
- 238000000638 solvent extraction Methods 0.000 claims 2
- 230000000694 effects Effects 0.000 description 19
- 230000008859 change Effects 0.000 description 9
- 238000007667 floating Methods 0.000 description 7
- 239000012212 insulator Substances 0.000 description 7
- 239000000758 substrate Substances 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 230000005684 electric field Effects 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000005641 tunneling Effects 0.000 description 5
- 238000012795 verification Methods 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 3
- 230000002950 deficient Effects 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 230000007246 mechanism Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- 206010011906 Death Diseases 0.000 description 2
- 238000003491 array Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 239000000356 contaminant Substances 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 230000006386 memory function Effects 0.000 description 2
- 238000005036 potential barrier Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 229920006395 saturated elastomer Polymers 0.000 description 2
- 101001084254 Homo sapiens Peptidyl-tRNA hydrolase 2, mitochondrial Proteins 0.000 description 1
- 235000012364 Peperomia pellucida Nutrition 0.000 description 1
- 240000007711 Peperomia pellucida Species 0.000 description 1
- 102100030867 Peptidyl-tRNA hydrolase 2, mitochondrial Human genes 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000005685 electric field effect Effects 0.000 description 1
- 230000007717 exclusion Effects 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 239000003550 marker Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000008520 organization Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 238000009966 trimming Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
- G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
Abstract
为了增加两位存储非易失存储器单元的编程状态对擦除状态的单元电流比和减小功耗，MONOS型存储器单元的编程状态是将电子注入接近漏极或源极结边缘的ONO膜的两个局部区域的状态，擦除状态是将注入接近漏极或源极结边缘的ONO膜的两个局部区域的电子中和或将空穴注入的状态，以及将读出偏置为线性区。因为注入到源极侧的电荷抑止了形成导电沟道所需的电子载流子的引入且注入到漏极侧的电荷限制了接近漏极侧形成导电沟道，所以可以抑止编程状态中的单元电流。因此，可以减小读电流，可以提高单元电流比，而且，可以增加读操作的容限。
Description
技术领域
本发明涉及一种非易失存储器的驱动方法和通过该方法使用的非易失存储器。更具体而言，本发明涉及一种用于两位MONOS型存储器单元的一位存储的读和写系统以及使用该读和写系统的非易失存储器。
背景技术
近来，作为采用了使用比如多晶硅的导电材料作为用于存储位信息的材料的浮置栅极系统的一种非易失存储器，比如闪存或EEPROM，一种使用ONO膜作为绝缘体的MONOS型存储器已经被广泛地使用以获得更好的集成度和可靠性，ONO膜是包括氧化硅(SiO)膜和夹置在其之间的氮化硅(SiN)膜的复合膜。
如此的MONOS型存储器具有配备有扩散位线和字线的虚拟接地(virtual ground)型阵列以获得高集成度，如图14A所示。图14B显示了沿图14A的线A-B所取的存储器单元的截面图。如图14B所示，一种晶体管单元(通常，Nch晶体管)包括分别作为漏极D和源极S的在LOCOS氧化膜33下的扩散位线34、以及作为栅电极的字线32，具有作为栅极绝缘层的在位线34和字线32之间夹置的ONO膜。
编程操作使用了通过漏极和源极之间的沟道电流的热电子注入。在编程时，在扩散位线34的结边缘36的附近，即在漏极侧的结附近，注入的热电子被ONO膜的氮化硅膜俘获。
现在，将参考图15A和15B描述以上构造的存储器单元的读操作。
图15A显示了存储器单元的擦除状态中的导电沟道的情况。通过将偏压施加到饱和区域，读出了单元电流。因为不存在注入的热电子，所以等效的电流流动用于漏极D和源极S之间的相互交换。在漏电极侧的导电沟道被漏极D的电场夹断(punch off)。
图15B显示了存储器单元的编程状态(电荷设置于BIT1中的情形)的导电沟道的情况。该存储单元被偏置于饱和区域，且注入到漏极D中的热电子通过漏极和源极之间的互换被读出用于编程。
与擦除状态(没有注入的电荷)相比，注入到源极S中的热电子抑止了源极S的阈值的增加，即导电沟道的形成，且降低了单元电流。
注入到漏极D中的热电子对于单元电流具有很小的效应。这是因为饱和的区必须如读偏压条件般深，在漏极D的注入的电子的附近的导电沟道因为被夹断而不存在，且电子当在导电沟道和漏极D的边缘之间穿通时流动。
利用这样的特性，至少一位被存储在每个漏极D和源极S中，即，总共2位可以被存储于一个存储器单元中。
通过取零或负电压作为栅极电压，将正电势施加到源极结和漏极结之一，且利用由在耗尽区域的带到带(band-to-band)隧穿效应引起的热载流子，从而进行擦除操作，所述带到带隧穿效应是由于扩散位线的重掺杂(1E18左右)所导致的。
将由带到带隧穿效应产生的热载流子通过施加在位线结和衬底之间的横向电场而充分加速，且作为热空穴注入到ONO膜的注入电子附近，由此中和注入的电子。
如果同时将电场施加到漏极D和源极S，因为对于产生热空穴重要的水平电场被减弱，由此降低了擦除操作的效率，通常优选地对于每个扩散位线进行擦除操作。
就可靠性而言，MONOS型存储器通过局部俘获电子而实现了高保持特性。在采用不具有局部俘获机制的浮置栅极系统的存储器单元中，注入的电子均匀地分布到导电的浮置栅极表面上。为了维持电子的保持性能，需要维持整个浮置栅极的绝缘性能，且在局部缺陷的泄漏导致了保持特性的致命恶化。
另一方面，在MONOS型存储器中，因为ONO膜自身是好的绝缘体，即使如果ONO膜的一部分具有任何缺陷，也不存在致命的缺陷，只要该部分不是电荷存储部分，由此允许了对于缺陷有非常高的容许量。
上述常规的两位MONOS型存储器公开于(装置)JP-W-2001-512290、(装置)美国专利No.5,768,192、(装置)美国专利No.6,011,725等中。另外，通过相邻两位MONOS型存储器单元共用扩散位线且使得两位MONOS型存储器单元彼此不接触而具有(5E2左右)，两位MONOS型存储器单元可以具有面积高度减小的虚拟接地阵列结构，如上所述。
虚拟接地阵列具有非常简单的结构，其中字线32垂直于嵌入在LOCOS氧化膜33下方的扩散位线34，ONO膜21作为栅极绝缘膜，如图14A所示。虚拟接地阵列如此的基本结构公开于(虚拟接地阵列)美国专利No.5,204,835和(虚拟接地阵列)美国专利No.5,151,375中，且由MONOS型存储器单元的两位读为特征的结构公开于(MONOS型虚拟接地阵列)美国专利No.5,963,465中。
作为从虚拟接地阵列读出存储数据的方法的一个实例，存在一种源极侧读出方法。在源极侧读出方法中，以一系列指令来进行读操作：将扩散位线放电到地；使得扩散位线阻抗高；选择存取的扩散位线；将读偏压(2V左右)施加到漏极侧位线；将源极线连接到读出放大器(sense amplifier)；选择字线等。该数据读出方法的细节公开于(源极侧读出方法)美国专利No.6,134,165中。
现在，将在以下描述将通过本发明要解决的上述的两位MONOS型存储器单元的问题。两位MONOS型存储器单元难于获得高阈值电压Vth，因为仅通过将电荷局部地注入到局部的源电极侧来实现编程状态，且两位MONOS型存储器单元需要用于两位分离的比较高的漏极偏压。
相应地，因为编程状态对于擦除状态的单元电流比在结束寿命时小，例如，为1∶2，且在单元电流和参考单元电流之间或在单元电压和参考电压之间不能取大的差别(容限)，所以难于进行具有高可靠性的高速读操作。
这里使用的具有高可靠性的读操作意味着单元电流和参考单元电流之间或单元电压和参考单位电压之间的差别足够大，即使单元电流由于存储器单元可能的恶化而变化，且读出放大器可以正确地读出存储在存储器单元中的逻辑位值。另外，对于两位分离读操作，存在一种在接近存储器单元的漏极的区域夹断导电沟道的需求，存储器单元的漏极电压为至少大于饱和电压。存储器单元的漏极电压通常大于浮置栅极型存储器单元的漏极电压。另外，可能由于读的软编程效应而发生存储数据的干扰(由于在读操作中在低电场下的非电子注入，数据被软弱地写入擦除的单元的一种效应)。
另外，两位MONOS型存储器单元具有大于浮置栅极型存储器单元的功耗。更具体而言，两位MONOS型存储器单元具有的问题在于其由于擦除状态的单元的高漏极偏压和编程状态的高漏电流和高漏极偏压而具有大的功耗。
接下来，将在以下说明由本发明所解决的上述虚拟接地阵列的问题。对于虚拟接地阵列，通过首先在选择存储器单元之前将整条位线(漏极和源极)放电到地电势，然后将放电的整条位线设置为高阻抗状态，从而进行单元电流的读操作。期望的单元的单元电流由以下操作读出：将栅极偏压施加到字线；在读时将漏极电压(1～2V)施加到漏极；以及将源极电势侧位线连接到读出放大器。
在源极侧的扩散位线与相邻的单元共用。因此，根据编程状态，即在源极侧的字线方向的相邻单元的阻抗，单元电流泄漏到相邻的单元。当相邻单元在擦除状态时，单元电流泄漏到相邻的单元，且读出放大器判定输入到其的单元电流小于实际的单元电流。
这样的现象引起了在单元编程操作中验证操作(在施加编程脉冲之后测量单元电流和阈值，且验证是否需要进一步的脉冲)的错误判定(判定完成了需要进一步编程脉冲的对于单元的数据写入)。
单元电流泄漏到相邻单元中的量受到连接到源极侧的字线的单位组的编程状态的影响。由于这个原因，根据存储器的物理写特性、存储器阵列结构和写入的数据的偏差，编程的单元的电流分布受到单元电流的影响而变宽。
相应地，因为存储器单元的电荷状态分布较宽，所以必须考虑条件的容限以保证可靠性和所需的容限，并且作为用于读的偏置条件所需的容限变大，这导致存储器单元的特性的不充分利用。
为了避免此现象，通常必须增加写的时间，比如预先读取将被编程的单元的相邻位的信息，当源极侧的相邻位在擦除状态时施加进一步的脉冲，和调整编程验证的判定电平，由此需要存储器单元的性能的某种程度的牺牲。根据相邻单元的编程状态而变化将被读的单元电流的效应是对于虚拟接地阵列的读容限和可靠性所要解决的问题。
发明内容
本发明已经进行来克服以上的问题，且本发明的目的是提供一种非易失存储器的驱动方法，该非易失存储器在低功耗下具有高的单元电流动态范围。
另外，本发明的另一目的是提供一种在低功耗下具有高的单元电流动态范围的非易失存储器。
为了实现上述的目的，本发明提供了用于解决两位MONOS型存储器单元的问题的方法。
为了扩展动态范围，必须进一步减小编程状态的单元电流。将读时的漏极电压降低到至少一电势，在该电势，局部注入接近漏极边缘的ONO膜的电荷开始对于单元电流具有影响。这意味着直接在局部注入的电荷下形成了导电沟道，即存储器单元的偏置条件为线性条件。
在本发明的非易失存储器的驱动方法中，MONOS型存储器单元的编程状态是将电子注入接近漏极或源极结边缘的ONO膜的两个局部区域的状态，擦除状态是将注入接近漏极或源极结边缘的ONO膜的两个局部区域的电子中和或将空穴注入的状态，且将读偏压偏置为线性区并读出(即，Vgs＞Vth(s)和Vgs＞Vds+Vth(d)(其中，Vth(s)是在源极侧的阈值，且Vth(d)是在漏极侧的阈值))。存储器单元作为具有低功耗和大的单元电流动态范围的一位存储器单元。
根据本发明的非易失存储器，通过固定一位存储器单元区域和两位存储器单元区域，设定读条件和改变地址空间在地址输入的同时成为可能，由此使得一位存储器单元区域的高速操作成为可能。
根据本发明的非易失存储器，其中，将应用了读和写方法的其中存储两位的两位存储器单元区域和其中存储一位的一位存储区域设定为任何的尺寸和任何的位置，且根据所需的容量、可靠性、速度和功率，可以在最佳条件使用单一的存储器阵列，由此满足了更多应用的需求。
根据本发明的非易失存储器，根据一位存储器单元区域和两位存储器单元区域的读区域，除单元的偏置条件之外，通过来改变读出放大器的定时和参考电流，可以最优化在一位存储器单元区中的读出放大器的条件。
根据本发明的非易失存储器，通过使用用于判定一位存储区域和两位存储区域的读区域的标记区，用户无需知道存储器阵列是一位存储器单元区域或两位存储器单元区域，或知道存储器单元的信息之外的信息。
根据本发明的非易失存储器，将用于判定一位存储区域和两位存储区域的读区域的标记区预先读入外部寄存器，由此提供了接近固定区的高速操作。
根据本发明的非易失存储器，其中，在字线的单位中设置一位存储器单元区域、两位存储器单元区域和标记区，由此有助于确定存储区中的位的数量。另外，因为可以固定字线中的字线偏压，所以高速转换字线。
根据本发明的非易失存储器，一位存储器单元区域是高速读区域，所述一位存储器单元区域具有比所述两位存储器单元区域的读出放大器操作完成定时更早的定时。
根据本发明的非易失存储器，通过将一位存储单元设定为在功率启动紧接着之后被读取的区域，即使在功率启动时不稳定的读电压下，也可以更可靠地读数据，且可以有效地读参考电源的微调信息。
为了实现上述的目的，本发明还提供了用于解决虚拟接地型存储器阵列的问题的方法。
根据本发明的非易失存储器，在虚拟接地型存储器阵列中，编程状态是将电子注入源极侧的状态，擦除状态是将漏极和源极注入电子中和或将空穴注入的状态，且将虚拟接地型存储器阵列的扩散位线固定在漏极或源极。因此用于擦除的热空穴注入调整源极侧的相邻单元以启动擦除操作。
根据本发明的非易失存储器的驱动方法，MONOS型存储器单元的编程状态是将电子注入漏极和源极侧的状态，擦除状态是将电子注入漏极侧，且将注入源极侧的电子中和或将空穴注入的状态，且将单元电流读偏置为饱和区并读出(即，Vgs＞Vth(s)和Vgs＞Vds+Vth(d)(其中，Vth(s)是在源极侧的阈值，且Vth(d)是在漏极侧的阈值))。存储器单元作为漏极和源极被互换的一位存储器单元。
根据本发明的非易失存储器，在虚拟接地型存储器阵列中，编程状态是将电子注入漏极和源极的状态，擦除状态是将电子注入漏极侧，且将注入源极侧的电子中和或将空穴注入的状态，且将虚拟接地型存储器阵列的扩散位线固定在漏极或源极。因此，当在漏极侧的扩散位线在编程时具有源极电势，可以夹断单元电流，由此防止由于读取时的源极电势的浮置引起的单元电流的损失。
根据本发明的非易失存储器，在虚拟接地型存储器阵列中，编程状态是将电子注入漏极和源极的状态，擦除状态是将电子注入漏极侧，且将注入源极侧的电子中和或将空穴注入的状态，且将虚拟接地型存储器阵列的扩散位线固定在漏极或源极。因此，在漏极侧的电子注入仅从漏极的对准相邻单元以启动编程操作。
本发明的非易失存储器显示了以下的效果。
对于双编程单元系统，编程状态对擦除状态的单元电流比，即存储单元电流的动态范围，可以较大。
另外，可以取得读操作中参考电流或电势的大的容限，对于由于单元电流的变化或随时间的单元电流的改变引起的错误读的容许量是高的且可以实现较高可靠性的读出。
另外，提供增加存储器单元的动态范围，可以进一步减小读的完成时间，由此实现高速操作。另外，在编程状态中的单元电流可以被减小，由此对于读操作消耗低的电流。
另外，因为编程数据被保持在两个局部区，所以电子的数量是电子的常规数量的两倍，由此对于保持给予了更高的可靠性。另外，因为编程和擦除状态可以在漏极和源极互换的情况下工作，所以对于阵列解码器设计的自由度是高的。
对于双编程单元和两位单元的混合体，通过使用标记区，根据所需的容量、可靠性、速度以及功率，可以在最佳的条件下使用单一的存储器阵列。即，单一的存储器阵列可以满足对于更多的应用的需求。
即使在功率启动时不稳定的读电压下也可以更可靠地读数据，且因此可以有效地读参考电源的微调信息。常规的微调信息主要通过使用多个位来处理。减少多个位成为可能。
通过固定一位存储单元区和两位存储单元区，在地址输入的同时设置读条件和改变地址空间成为可能，由此使得能够进行高速操作。
通过预先将标记区读入外部寄存器，接近区域固定的高速操作是可能的。
对于擦除方法，在一位单元的情形，可以同时擦除每一条字线和一条位线的两位，由此减少了擦除时间。另外，如果每一条扩散位线的擦除电流被大大限制了，则可以减小扩散位线的长度(将同时擦除的单元的数量)。然而，应当注意常规的擦除操作可以是优选地。
对于单一擦除方法，在虚拟接地存储器阵列中，当从源极侧读存储器单元电流时，可以将对于源极侧相邻单元侧的读单元排斥在外，由此提高用于擦除的验证操作的精确度和实现陡的存储器单元电流分布(Vth分布)。另外，可以获得大的读容限。
在擦除操作中，由于仅从源极侧的空穴注入，可以同时擦除每一条字线和一条位线的两位，由此减少了擦除时间。
在没有改变读定时和偏置条件下，可以仅通过固定在漏极侧或编程转换，可以在一位操作和两位操作之间实现转换。
通过进行对于在漏极侧的固定位的每一条字线和一条位线的至少两位的并行写入，可以实现高速编程。在漏极侧的固定的位无需被擦除，且因此可以获得过写状态。对于在漏极侧的固定位的写入不需要内部电源的精确度，由此通过简单的外部电源以实现写入。通过外部电源的写入减少了对于由电流容量同时写入的位的数量的限制，由此提高了漏极侧的固定的位的写入处理能力。由软写入引起的写干扰对于写入操作具有小的效果，因为写操作是漏极侧的固定的位的写入。
附图说明
图1A和1B是根据本发明的实施例的根据非易失存储器的驱动方法的MONOS型存储器单元的截面图；
图2A和2B是用于说明根据本发明的实施例的根据非易失存储器的驱动方法的MONOS型存储器单元的读操作的截面图；
图3是根据本发明的实施例的设置为高速的具有一位存储区和两位存储器的非易失存储器的方框图；
图4是用于说明根据本发明的实施例的非易失存储器的操作的读出放大器系统的等效电路；
图5是用于说明根据本发明的实施例的非易失存储器的操作的示出Vcell和Vref随时间改变的说明图；
图6是根据本发明的实施例的可以设定为矩形面积的具有一位存储区和两位存储区的非易失存储器的方框图；
图7是根据本发明的实施例的可以设定在字线的单位中的具有一位存储区和两位存储区的非易失存储器的方框图；
图8是根据本发明的实施例的可以设定在字线的单位中的具有一位存储区和两位存储区以及具有RAM的设定信息存储功能的非易失存储器的方框图；
图9A和9B是根据本发明的实施例的分别示出在具有一位存储区的虚拟接地型存储器阵列中的存储器单元以及存储器单元的排列的编程状态的布局图，和其的等效电路；
图10A和10B是根据本发明的实施例的在非易失存储器的驱动方法中，示意性地显示注入的电荷的MONOS存储器单元的截面图；
图11A和11B是根据本发明的实施例的分别示出在具有一位存储区的虚拟接地型存储器阵列中的存储器单元以及存储器单元的排列的编程状态的布局图，和其的等效电路；
图12是根据本发明的实施例的用于说明在具有一位存储区的虚拟接地型存储器阵列中擦除操作的等效电路；
图13根据本发明的实施例的用于说明在具有一位存储区的虚拟接地型存储器阵列中将电子注入漏极的操作的等效电路；
图14A和14B分别是常规的MONOS型存储器单元的平面图和截面图；以及
图15A和15B是用于说明常规MONOS型存储器单元的操作的截面图。
具体实施方式
第一实施例
之后，将参考附图描述本发明的示范性实施例。图1A和1B是根据本发明实施例的在非易失存储器的驱动方法中示意性地显示注入的电荷的MONOS型存储器单元的截面图。
图1A是显示根据本发明的实施例的非易失存储器单元的编程状态的截面图。如图所示，两个LOCOS膜13在P型硅衬底15上形成为场氧化物膜。N+杂质扩散位线14在LOCOS膜13下形成。漏极和源极结边缘16之间的区域成为其中将形成晶体管的导电沟道18的区域。由多晶硅或多晶硅化物制成且具有作为绝缘体的ONO膜11的字线12接触沟道区。具有作为绝缘体的ONO膜11的字线12充当典型的晶体管。在编程状态，将电荷局部地注入接近扩散位线的两个漏极和源极结边缘16的ONO膜11中。注入的电荷为由扩散位线14之间流动的沟道电流产生的热电子。由热电子产生的注入的电荷的分布是非常陡的，具有10nm的宽度，以防止注入的电子17被扩展到沟道区。
图1B是擦除状态中的存储器单元的截面图。如图所示，在两个点的注入的电子17由注入的热空穴中和并擦除。产生热空穴的过程如下。扩散位线(N+)被耗尽以通过带到带隧穿效应而产生空穴载流子。空穴载流子在产生即刻之后的能量过低以至于不能跳过硅衬底和作为NON膜的底部氧化膜的SiO2的势垒，其对注入到ONO膜的空穴没有贡献。
产生的空穴由横向场加速而成为热空穴，所述横向场由于硅衬底15和扩散位线的反向偏压而产生。热空穴跳过Si和SiO2势垒以被注入到ONO膜11中且因此中和注入的电荷17。
当ONO膜中的热空穴的俘获的数量的峰位置等于在ONO膜中的热电子的俘获的数量的峰位置时，可以获得最高的写入和擦除效率。然而，因为这些峰位置取决于扩散位线的杂质分布且具有不同的物理产生机制，所以两个峰位置彼此相同的条件是极有限的，且一般而言，不大可能获得这样的条件。然而，因为在氮化物膜中空穴具有比电子大的迁移率，所以两个峰位置之间的微小差别无关紧要。
现在，将参考图2A和2B描述存储器单元的读操作。图2B是示意性地显示在擦除状态下读操作中的导电沟道的存储器单元的截面图。将存储器单元偏置以处于线性区，即，具有Vgs＞Vth(s)和Vgs＞Vth(d)+Vds的关系(其中，Vth(s)是就源极23而言的阈值，而Vth(d)是就漏极22而言的阈值)，然后将其读出。
导电沟道25连续地在从源极23到漏极22的范围上形成。虽然漏极侧的厚度由于漏极电势变得更薄(在本发明中，术语“厚度”用于视觉上表达导电沟道的外形，但是载流子浓度低这样的表达比术语“厚度”更准确，因为沟道自身非常薄，在几个nm的量级)，但是并不发生夹断效应(沟道变薄并断开的效应)。
图2A是示意性地显示了编程状态下的读操作中的导电沟道的存储单元的截面图。虽然存储单元在线性区，注入的电子24下面的导电沟道21由于注入的电子24的电场的影响而几乎没有形成。源极23的注入的电子24抑止了从源极23引入电子，其对于形成导电沟道21是所需的，且在漏极24的注入电子抑止了对于漏极22的导电沟道21的形成。因为编程状态中的电流甚至可以有效地利用在漏极的的注入电荷，可以将编程时的读电流抑止得与饱和区相比更小，在饱和区中常规的读操作中该漏极的注入电荷无法利用的。即，编程状态下的单元电流是常规的问题，其可以被进一步减小，由此允许作为编程状态对擦除状态的单元电流比的动态范围扩展。
在使用本发明的MONOS型存储器单元的非易失存储器的驱动方法中，因为漏极处的注入的电荷使得漏极电流可控，或因为不需要两位分离，不要求读时漏极电压来夹断导电沟道。因此，与常规的两位读方法相比，可以实现低漏极电压和功耗减小的读操作。漏极电压可以被降低到一电势，在该电势局部注入接近至少漏极边缘的ONO膜的电荷开始具有对于单元电流的影响。
第二实施例
接下来，将参考相关的附图描述混合上述一位存储和常规的两位存储的存储器装置的读方法的实施例。
图4是用于说明根据本发明的实施例的非易失存储器的操作的读出放大器系统的等效电路。
存储器单元61的存储器单元电流Icell和参考电流源62的电流Iref由各自的位线负载电容器63积分，由读出放大器60作为位线电压Vcell和Vref来分别比较，且从读出放大器60的输出65读出。完成电流Icell和Iref的积分且锁存读出放大器60的输出65的时间被设定为读出锁存定时64。
图5是示出在将一位存储区中的单元与两位存储区中的单元比较时Vcell和Vref随时间改变的示意图。通过调整字线电压Vw1，将擦除状态中的单元电流调整以具有对于一位和两位存储区均相同的值。一般地，参考电压是容限电压的增加，其相对于参考电压垂直对称，包括读出放大器的增益、功率供给系统的噪音、晶体管的偏差、电源电压、温度的变化、到单元电流随时间的改变(在编程和擦除状态)(在非易失存储器的情形，由于注入的电荷的损失或增益引起的电流特性的改变)。一般地，由于编程状态和擦除状态之间的单元电流的改变的差异，单元电流随时间的变化是非对称的。然而，在最高速的电路操作可以通过赋予对称的容限而实现。一般地，将容限设定以使得初始值对称，而不是在初始状态中赋予非对称容限且使得非对称的容限在结束寿命中对称。
将一位存储区的参考74设置在一位存储区的擦除状态71和编程状态72的中间。通过将参考74设定在中间的电压，即使分散了读出锁存定时64，对于决定存储器单元是否处于擦除状态或编程状态的读出放大器的输入容限总是平衡的，由此允许容限的最大利用。当容限是非平衡时，容限具有较小容限的系统的容限值。
在两位存储区的容限的情形，当通过调整Vw1，将擦除状态中的电流调整到一位存储区的擦除状态71时，因为两位存储区的编程状态73甚至大于一位存储器的编程状态72，所以将参考75设置为大的电流值。
采用该配置，一位存储区可以总设定有读出放大器的大的输入容限。这允许了高可靠性的读操作，因为在同一读出锁存定时64的一位存储区中的读对于单元电流的变化、噪声、或存储器单元的恶化是有耐受力的。
另外，当读出放大器的输入容限是同一值时，一位存储区可以较早地固定读出锁存定时，由此允许高速操作。
另外，一位存储区可以将参考单元电流设定得小。这有助于低的功耗和编程状态中的单元电流的减小。另外，这对于每个读出放大器在读多位和设置参考单元时非常重要。
根据本实施例的读操作的上述的配置具有参考单元电流的减小和读出放大器选择性的早定时设置的特性。
第三实施例
接下来，将参考相关的图说明混合上述一位存储区和常规的两位存储区的存储器装置的实施例。图3是根据本发明实施例的具有对于高速固定的一位存储区和两位存储区的非易失存储器的方框图。
非易失存储器51包括作为根据上述的驱动方法存取的一位存储区的一位存储区存储器阵列52和作为根据上述的驱动方法存取的两位存储区的两位存储区存储器阵列53，两者从彼此分离且漏极到共用的X解码器55。
X解码器55对于相应的存储区具有分开的字线电源57和58。对于列系统，Y选通59和501和读出放大器504和505具有位线电源502和503以及参考电流源506和507，位线电源502和503用于对于每个存储区分别产生单独的位线偏压(漏极偏压)。
通过输入到地址输入511的地址来选择两位存储区的输出缓冲器或一位存储区的输出缓冲器509。
采用该配置，采用能够处理两个输出电平的共用X解码器，可以获得低功耗和小面积的解码器。另外，通过在固定的位置(存储体地址)中放置硬固定(hard-fixed)的尺寸(固定的存储体的容量)的一位和两位读区域，可以独立地操作一位和两位所需的偏压电源等。因此，根本无需转换一位和两位读所需的电源等的设置，且当将一位和两位存储区混合时可以实现最高速的配置。通过稍微牺牲读出放大器的读容限，可以将参考电流源506和507设定为共有，且因此，可以获得具有低功耗和小面积的非易失存储器。
第四实施例
图6是根据本发明的实施例的可以设定为矩形面积的具有一位存储区和两位存储区的非易失存储器的方框图。
在该非易失存储器中，两位存储区存储器阵列80被设置为一位存储区存储器阵列81内的矩形区。
由X地址805和Y地址802确定对存储器单元的存取。
将X地址805输入到X解码器807，且通过字线驱动器810驱动所选择和确定的字线。通过控制字线电压808来产生字线驱动电压，作为字线电压转换电路809的输出。
Y地址802选择Y选通806和将位线84连接到读出放大器811。将位线偏压从位线电压转换电路86输入到位线电压输入85。将来自参考电流转换电路88的参考电流被施加到读出放大器811的参考电流输入87。另外，读出放大器811采用读出定时800输入，读出定时800通过读出定时转换电路89确定了单元电流的积分时间。
其后，将描述选择作为矩形区的两位存储区存储器的机制。两个均为两位存储区的字线的地址区域(范围)和位线的地址区域(范围)分别预先存储在X地址比较器804和Y地址比较器803的内置寄存器。
内置寄存器可以为非易失或易失的。在非易失内置寄存器的情形，在将数据写入非易失存储器的同时将数据写入它们。在易失内置寄存器的情形，将数据从外部硬件下载到易失内置寄存器中，或将数据存储在非易失存储器的指定的区域，然后当输入功率时下载到易失内置存储器中。
一旦确定了字线的地址区(范围)和位线的地址区(范围)，则可以确定一个矩形两位存储区作为其中指定的范围彼此交叉的区域。
将X地址805和Y地址802分别输入到X地址比较器804和Y地址比较器803，且X地址比较器804的输出与Y地址比较器803的输出进行“与”操作，且将所得的结果输出为两位单元区决定信号801。
当X地址和Y地址同时命中特定的范围上时，即指向两位存储区时，两位单元区决定信号801具有“真”值。
两位单元区决定信号801动态地控制字线转换电路809、位线电压转换电路86、参考电流转换电路88和读出定时转换电路89的输出。
另外，两位单元区决定信号801被用作标记，其指示对于两位读所需的通过位线方向反转的读是有效的。
当两位单元决定信号801从“假”值改变为“真”值时，字线转换电路809的输出从一位Vw1(1b)的电压转换到两位Vw1(2b)的电压，位线转换电路86的输出从一位Vbit(1b)的电压转换到两位Vbit(2b)的电压，参考电流转换电路88的输出从一位电流Iref(1b)转换到两位电流Iref(2b)，读出定时800被延迟，且一位单元的线性区偏压和低电压漏极偏压被优化为饱和区偏压和两位单元的高电压漏极偏压。
采用该配置，可以将一位和两位读区域仅改变为矩形区或检验区，且采用根据所需的容量、可靠性、速度和功率的最佳条件设置，可以使用单一存储器阵列。即，单一存储器阵列可以满足更多应用的需求。
第五实施例
图7是根据本发明的实施例的非易失存储器的方框图，该非易失存储器可以具有设定在字线的单位中的一位存储区和两位存储区。
在该实施例中，去除了对于上述的非易失存储器的实施例的X和Y地址比较器，且取代地，在字线的单位中形成了标记区91，且在字线的单位中基于标记区的信息来设置一位存储区和两位存储区。
从非易失存储器的数据区92读出的数据以两个阶段进行。首先，将标记区91的标记信息读取为一位存储区的读条件。将读数据存储在锁存97中，且根据两位单元区决定信号96改变了阵列的电压条件和读出放大器的参数。
然后，通过再次存取同一字线，基于区域标记从数据输出95读作为条件的期望的区。
采用这种配置，通过在字线的单位中形成标记区，字线与位存储信息具有一对一的对应，且因此可以容易地决定存储区。另外，所需的配置简单。另外，对于同一字线的存取，偏压是常数，不一定进行字线偏压的转换，且一旦读出标记区，随后的存取以高达区固定的速度进行。具有较长字线的存储区阵列更有优势。
第六实施例
图8是根据本发明的实施例的非易失存储器的框图，该非易失存储器具有可以设定在字线的单位中的一位存储区和两位存储区以及具有RAM的设定信息存储功能。该实施例涉及的非易失存储器，当在以上的实施例的上述非易失存储区中的字线地址被经常改变时，能够增加存取速度。
从非易失存储器的数据区101读出的数据以两个阶段进行。在非易失存储区启动之后，至少记录了电源的设置所需的微调(trimming)信息。即，位线和字线的电压直到内置电源的参考电压的调整所需的数据被读之后才是正确的。内置电源首先在记录微调数据之后输出正确的值。然后，首先将标记区100的标记信息作为一位存储区的读条件读出，且然后，紧接着功率启动之后将该读标记信息写入RAM 107中，RAM具有记录模式，即有效的DI。在正常的状态，RAM具有来自DO的读模式。来自标记区100的读数据从DI总线记录，用X地址103作为RAM 107的地址输入。
当完成记录时，RAM 107进入了读模式，且采用来自DO的X地址103作为索引读出了RAM 107中存储的信息。根据两位单元区决定信号92，DO立即(动态地)改变了阵列的电压条件和读出放大器的参数。
在该实施例中，因为RAM的地址被自动地一对一对应地与标记区的地址映射，所以不需搜寻这样的对应的硬件配置。
采用该配置，即使改变了字线地址(X地址)来在功率输入之后将标记区的信息传输到高速RAM(例如，读存取速度在非易失存储器区中是几百纳秒到几个毫秒且在RAM中是几个毫秒)，因为不需从非易失存储器区读标记区，所以可以实现高速读操作。另外，不需以两个阶段进行读操作，且可以同时开始非易失存储器区的读和RAM的读。(对于RAM的存取仅需直到存储器阵列开始实际上存取字线和位线之后再完成。)
另外，因为标记区形成于字线的单位中，对于同一字线的存取，偏压是常数，不一定进行字线偏压的转换，且一旦读出了标记区，随后的存取可以以高达区固定的速度进行。具有较长字线的存储器阵列更有优点。
另外，通过使用一位存储区作为其中紧接着功率启动之后首先读功率微调信息等的区域，即使当电源电压仍处于不稳定状态时，数据也可以比典型的存储器单元中的数据更可靠地读出。常规地，通过使用多个位来由多数或ECC等决定输出，实现了这样种类的存储器。然而，通过使用根据本实施例配置的单元，不一定减少多数决定位的数量和多数决定的过程，于是允许减小存储器的面积和改善功率输入时的启动的可靠性。
第七实施例
本实施例涉及在虚拟接地型存储器阵列中的一位存储器单元的编程和擦除状态和存储器单元的排列。
图9A是根据本发明的实施例的示出在具有一位存储区的虚拟接地型存储器阵列中的存储器单元以及存储器单元的排列的编程状态的布局图。如图所示，每条字线1103包括四个完整的晶体管(每个具有对准的漏极1106和源极1107)和两个部分显示的晶体管(仅具有漏极1106)。
相邻的存储器单元如此设置使得对于每个扩散位线1100，由读时的电势界定的源极和漏极(漏极1107和源极1106)对准。
存储器单元的编程状态1108是电子仅注入源极侧的扩散位线1100的状态，擦除状态1109是注入漏极和源极的电子被中和将空穴注入的状态。在附图中，在扩散位线中，参考标号1105指示了注入的电子不存在，且参考标号1104指示注入的电子存在。
图9B是阐明相应于图9A的晶体管的图像的等效电路。注入的电荷由晶体管中的圆圈指示。
单元电流的读偏压条件可以是饱和与非饱和线性条件的任一。如果在饱和条件下进行长时间的读操作，那么通过沟道热电子将电子注入漏极中(这被称为软写和软编程效应)。该软编程效应随着漏极电压增加而变显著。这是与存储器单元的数据可靠性相关的特性，且在两位存储单元的情形是重要的参数。然而，在一位存储单元的情形，在漏极侧注入的电子对于单元电流影响小，因为导电沟道最初是夹断的。虽然就单元电流而言饱和条件是有利的，但是就功耗而言，非饱和条件是优选的(当与第一实施例比较时，虽然通过减小单元电流和单元电流动态范围的扩展，没有低功耗的效果，但是通过减小漏极电压可以获得低功耗的效果)。
采用该配置，在相邻的源极线侧的扩散位线侧，对准和排列将被擦除的注入的电子。热空穴注入对准源极侧相邻的单元以启动擦除操作。另外，在该实施例中，因为以从源极侧擦除的一个阶段就可以进行常规的漏极侧和源极侧的两阶段操作，由此允许高速擦除操作。擦除所需的漏极电流(由于带到带隧穿效应引起的电流)在扩散位线和硅衬底之间流动的泄漏电流是两阶段擦除中所需电流的两倍。通常，在从内置升压电源的电流供给是不具成本效率的情形，可以将电流从外部电源供给。
第八实施例
图10A和10B是根据本发明的实施例的MONOS存储器单元的截面图，示意性地示出了在非易失存储器的驱动方法中的注入的电荷。
图10A是编程状态的截面图。如图所示，两个LOCOS膜1213在P型硅衬底1215上形成为场氧化物膜。N+杂质扩散位线1214形成于LOCOS膜1213下方。
在漏极和源极结边缘1216之间的区域成为其中将形成晶体管的导电沟道1218的区域。由多晶硅和多晶硅化物制成且具有ONO膜1211作为绝缘体的字线1212接触沟道区。
具有ONO膜作为绝缘体的字线1212作为典型的晶体管。
在编程状态，将用于位信息存储的电荷1217和用于防止单元电流泄漏的电荷1220分别在源极侧和漏极侧局部地注入ONO膜1211，接近扩散位线的漏极和源极结边缘1216。
注入的电荷是通过扩散位线1214之间流动的沟道电流引起的热电子。
图10B是擦除状态的存储器单元的截面图。如图所示，在源极侧的注入的电子被中和且由注入的热空穴擦除。在漏极侧的注入的电子1220保持不变。
其后，将描述读操作。无论是编程和擦除状态，为了最小化漏极侧的注入的电子的效应，需要将单元偏置于饱和区(也称为非线性区)用于读，如前所述(当然，虽然该单元即使在线性条件下也充当存储器单元，这相对于线性条件是不利的，因为在编程时读电流被显著恶化)。
因此，在单元被偏置以具有Vgs＞Vth(s)和Vgs＞Vth(d)+Vds的关系之后(其中，Vth(s)是就源极1219而言的阈值，而Vth(d)是就漏极1214而言的阈值)，读出了单元。
采用该配置，在漏极侧的注入的电荷1220充当串联插入漏极和源极之间的漏极-源极前向二极管以抑止可能当存储器单元的漏极和源极互换时产生的单元电流。实际上，该配置可以实现一种结构，其甚至小于具有PN结二极管的结构(几乎没有面积增加)。
编程状态中的电流具有与常规的两位存储存储器单元约相同量级的值。
其后，将参考相关附图描述利用虚拟接地型存储器阵列的本发明的实施例，所述虚拟接地型存储器阵列包括一位MONOS型存储器单元，对其应用了参考图10A和10B的上述非易失存储器的驱动方法，且其在读时防止单元电流被泄漏入相邻的单元。图11A是根据本发明实施例的示出在具有一位存储区的虚拟接地型存储器阵列中的存储器单元以及存储器单元的排列的编程状态的布局图。如图所示，每条字线1303和1313包括四个完整的晶体管(每个具有对准的漏极和源极)和两个部分显示的晶体管(仅具有漏极)。
相邻的存储器单元如此设置，从而对于每条扩散位线，由读时的电势界定的源极和漏极对准。
固定的注入电子1312排列在每个存储器单元的扩散位线1300的漏极1306、1308和1310中，无论是编程和擦除状态。在存储器单元的编程状态中，根据上述的热电子和热空穴注入工艺进行了源极侧电子注入位置1305中的电子的注入和擦除的控制。在附图中，所有单元的电子注入位置1305没有注入电子且被设置为擦除状态。
图11B是相应于图11A的等效电路。注入的电荷由晶体管中的圆圈指示。在附图中，考虑了在参考标号1311的读取位的情形(存在注入电子)。在虚拟接地型存储器阵列中的单元电流的读操作是将单元上方的嵌入的位线1306到1310在选择存储器单元之前放电到地电势，如上所述，且然后将嵌入的位线1306到1310置为高阻抗状态。
为了决定位线1311的注入的电子是否存在，将漏极偏压Vbit施加到漏极1306，且然后，将读出放大器连接到源极1307。当选择字线1314(未选择另一字线1303)时，单元电流1314流动以提高源极1307的电势。随着源极1307的电势的提高，源极107的电势变得高于相邻位线的漏极1308的电势，由此成为漏极1306的电势。然而，单元电流1315由于注入的电子1312而不流动，单元电流1314被消耗用于提高源极1307的电势。
如果在漏极侧没有注入的电子1312，则单元电流1315和1317可以流动，且将一些单元电流1314以单元电流1315、1316、1317的顺序泄漏到相邻的单元中。(泄漏电流被消耗用于充电相邻单元的扩散位线)。因此，读出放大器探测了小于实际单元电流的单元电流。
这样的现象引起了在单元编程操作中验证操作(在施加编程脉冲之后测量单元电流和阈值，且验证是否需要进一步的脉冲)的错误的判定(判定了完成了需要进一步的编程脉冲的对于单元的数据写入)。另外，该现象导致了在单元写和擦除操作中的验证操作的错误的判定，由此使得单元的电流分布变宽和平坦。
采用该配置，可以防止作为虚拟接地阵列的问题的单元电流泄漏到相邻的位单元，可以使得存储器单元的分布陡，且可以使得存储器阵列上的单元的电荷状态不变。因此，对于存储器单元可以保证可靠性且可以充分地展示存储器单元的特性。
图12是根据本发明的实施例的用于说明在具有一位存储区的虚拟接地型存储器阵列中擦除操作的等效电路。
采用该配置，将被擦除的注入电子对准并排列于相邻的源极线侧的扩散位线1402侧。通过将例如8V的电压施加到源极侧，释放漏极侧，且将字线设置为地电势，热空穴注入对准相邻的单元，来由此启动擦除操作。另外，因为在漏极侧和源极侧的常规的两阶段擦除操作可以以从源极侧的一阶段来进行，于是允许了高速擦除操作。
接下来，将参考图13描述漏极侧的位的高速编程方法。图13根据本发明的实施例的用于说明在具有一位存储区的虚拟接地型存储器阵列中将电子注入漏极的操作的等效电路。
因为在漏极侧的注入的电子总是固定的电荷，平行写入是可能的。在附图中，通过设置在扩散位线的漏极1501侧的编程偏压Vpd(例如，5V)，在源极1502侧的地电势(0V)、在字线的编程偏压Vw1(例如，10V)，写电流1503从漏极朝向相邻的源极而变得并行，且将电子并行地注入漏极中。并行的程度取决于漏极电流的供给量。虽然典型的写操作需要选择注入电子的选择性的写，本发明的写操作是用于固定的数据的写操作，由此简化了电路且允许更高速度的写。
另外，当将阵列的整个表面分为几个区域，且对于分开的区域进行漏极侧的位的写操作时，根据漏极电源的供给容量，甚至通过控制被偏置的漏极和字线的数量，可以实现相同的效果。
本发明的非易失存储器被广泛地用于小型的通讯装置，因为可以以小的电流实现高的可靠性。例如，对于双编程单元系统，本发明的非易失存储器可以被广泛地用于比如移动电话的小型的通讯装置，因为编程状态对擦除状态的单元电流比，即存储器单元电流的动态范围，可以被扩展，对于读可以取得读操作中参考电流和电势的大的容限，且因此，对于由于单元电流的变化和单元电流碎时间的改变引起的误差的容许量较高，且可以实现更高可靠性的读。
Claims (10)
1、一种非易失存储器的驱动方法，所述非易失存储器包括多个MONOS型存储器单元，每个存储器单元能够通过将电荷注入到接近漏极或源极结边缘的ONO膜的局部区域而存储两位信息；
其中MONOS型存储器单元的编程状态是将电子注入到接近漏极或源极结边缘的ONO膜的两个局部区域的状态；
擦除状态是将注入接近漏极或源极结边缘的ONO膜的两个局部区域的电子中和或将空穴注入的状态；以及
将读偏压设置为用于将MONOS型存储器单元保持在线性区的值。
2、一种应用权利要求1所述的驱动方法的非易失存储器，包括：
存储器阵列，包括多个MONOS型存储器单元，每个存储器单元能够通过将电荷注入到接近漏极或源极结边缘的ONO膜的局部区域而存储两位信息；
其中，所述存储器阵列包括其中存储两位的两位存储器单元区域，和其中存储一位的一位存储区域，所述两位存储器单元区域和一位存储器单元区域的每个被设定为固定的尺寸和固定的位置；以及
将所述驱动方法应用到所述一位存储器单元区域。
3、一种应用权利要求1所述的驱动方法的非易失存储器，包括：
存储器阵列，包括多个MONOS型存储器单元，每个存储器单元能够通过将电荷注入到接近漏极或源极结边缘的ONO膜的局部区域而存储两位信息；
其中，所述存储器阵列包括其中存储两位的两位存储器单元区域，和其中存储一位的一位存储区域，所述两位存储器单元区域和一位存储器单元区域的每个被设定为任何的尺寸和任何的位置；以及
将所述驱动方法应用到所述一位存储器单元区域。
4、一种应用权利要求1所述的驱动方法的非易失存储器，包括：
存储器阵列，包括多个MONOS型存储器单元，每个存储器单元能够通过将电荷注入到接近漏极或源极结边缘的ONO膜的局部区域而存储两位信息；
其中，在所述存储器阵列中混合其中存储两位的两位存储器单元区域和其中存储一位的一位存储区域；
将所述驱动方法应用到所述一位存储器单元区域；以及
通过区分所述两位存储器单元区域和所述一位存储器单元区域，其中读出放大器的定时和参考电流的值不同的存取条件下，进行对所述存储器阵列的读取。
5、一种应用权利要求1所述的驱动方法的非易失存储器，包括：
存储器阵列，包括多个MONOS型存储器单元，每个存储器单元能够通过将电荷注入到接近漏极或源极结边缘的ONO膜的局部区域而存储两位信息；
其中，在所述存储器阵列中可变地设置其中存储两位的两位存储器单元区域和其中存储一位的一位存储区域；
将所述驱动方法应用到所述一位存储器单元区域；以及
所述存储器阵列包括标记区，所述标记区用于存储区分在所述存储器单元区域的单元中的两位存储区域和一位存储区域的位。
6、一种应用权利要求1所述的驱动方法的非易失存储器，包括：
存储器阵列，包括多个MONOS型存储器单元，每个存储器单元能够通过将电荷注入到接近漏极或源极结边缘的ONO膜的局部区域而存储两位信息；
其中，在所述存储器阵列中可变地设置其中存储两位的两位存储器单元区域和其中存储一位的一位存储区域；
将所述驱动方法应用到所述一位存储器单元区域；
所述存储器阵列包括标记区，所述标记区用于存储位，该位将在存储器单元区域的单元中的两位存储区域和一位存储区域区分开；
将标记区预先读入所述存储器阵列的外部寄存器中，作为相应于标记信息的地址；以及
基于所述外部寄存器的信息来区分所述两位存储器单元区域和所述一位存储器单元区域，在不同的存取条件下进行对所述存储器阵列的读取。
7、一种应用权利要求1所述的驱动方法的非易失存储器，包括：
存储器阵列，包括多个MONOS型存储器单元，每个存储器单元能够通过将电荷注入到接近漏极或源极结边缘的ONO膜的局部区域而存储两位信息；
其中，在字线的单位中，在所述存储器阵列中设置其中存储两位的两位存储器单元区域和其中存储一位的一位存储区域；
将所述驱动方法应用到所述一位存储器单元区域；以及
所述存储器阵列包括在位线方向的标记区，所述标记区用于存储区分在所述存储器单元区域的单元中的两位存储区域和一位存储区域的位。
8、一种应用权利要求1所述的驱动方法的非易失存储器，包括：
存储器阵列，包括多个MONOS型存储器单元，每个存储器单元能够通过将电荷注入到接近漏极或源极结边缘的ONO膜的局部区域而存储两位信息；
其中所述存储器阵列包括其中存储两位的两位存储器单元区域和其中存储一位的一位存储区域；
将所述驱动方法应用到所述一位存储器单元区域；以及
所述一位存储器单元区域是高速读区域，所述一位存储器单元区域具有比所述两位存储器单元区域的读定时更早的读定时。
9、一种应用权利要求1所述的驱动方法的非易失存储器，包括：
存储器阵列，包括多个MONOS型存储器单元，每个存储器单元能够通过将电荷注入到接近漏极或源极结边缘的ONO膜的局部区域而存储两位信息；
其中所述存储器阵列包括其中存储两位的两位存储器单元区域和其中存储一位的一位存储区域；
将所述驱动方法应用到所述一位存储器单元区域；以及
所述一位存储器单元区域首先在功率输入之后读出。
10、一种应用权利要求1所述的驱动方法的非易失存储器，包括：
虚拟接地型存储器阵列，包括多个MONOS型存储器单元，每个存储器单元能够通过将电荷注入到接近漏极或源极结边缘的ONO膜的局部区域而存储两位信息，与相邻的单元共用作为扩散位线的漏极和源极结；
其中MONOS型存储器单元的编程状态是将电子仅注入接近源极结边缘的ONO膜的一个局部区域的状态；
擦除状态是将注入接近漏极或源极结边缘的ONO膜的两个局部区域的电子中和或将空穴注入的状态；
将虚拟接地型存储器阵列的扩散位线固定在所述漏极或源极；以及
所述虚拟接地型存储器阵列的擦除是通过仅从所述扩散位线的源极侧的热空穴注入的擦除。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP067966/05 | 2005-03-10 | ||
| JP2005067966A JP2006252670A (ja) | 2005-03-10 | 2005-03-10 | 不揮発性メモリの駆動方法およびこれに用いられる不揮発性メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1832037A CN1832037A (zh) | 2006-09-13 |
| CN100568388C true CN100568388C (zh) | 2009-12-09 |
Family
ID=36970690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB200610059507XA Expired - Fee Related CN100568388C (zh) | 2005-03-10 | 2006-03-10 | 非易失存储器和其驱动方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7277324B2 (zh) |
| JP (1) | JP2006252670A (zh) |
| CN (1) | CN100568388C (zh) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7813198B2 (en) * | 2007-08-01 | 2010-10-12 | Texas Instruments Incorporated | System and method for reading memory |
| US7916551B2 (en) * | 2007-11-06 | 2011-03-29 | Macronix International Co., Ltd. | Method of programming cell in memory and memory apparatus utilizing the method |
| JP5511489B2 (ja) * | 2010-04-27 | 2014-06-04 | ラピスセミコンダクタ株式会社 | 半導体不揮発性記憶装置 |
| KR20140144989A (ko) * | 2013-06-12 | 2014-12-22 | 에스케이하이닉스 주식회사 | 메모리 시스템, 반도체 메모리 장치 및 그것들의 동작 방법 |
| CN103730160B (zh) * | 2014-01-07 | 2016-08-24 | 上海华虹宏力半导体制造有限公司 | 一种存储器及其读取方法、读取电路 |
| TWI682404B (zh) * | 2018-10-12 | 2020-01-11 | 新唐科技股份有限公司 | 時序校正系統及其方法 |
| CN111863084A (zh) * | 2019-04-29 | 2020-10-30 | 北京兆易创新科技股份有限公司 | 一种控制NOR flash存储器性能的方法和装置 |
| US20220254799A1 (en) * | 2021-02-05 | 2022-08-11 | Macronix International Co., Ltd. | Semiconductor device and operation method thereof |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5151375A (en) * | 1990-06-13 | 1992-09-29 | Waferscale Integration, Inc. | EPROM virtual ground array |
| US5204835A (en) * | 1990-06-13 | 1993-04-20 | Waferscale Integration Inc. | Eprom virtual ground array |
| DE19505293A1 (de) * | 1995-02-16 | 1996-08-22 | Siemens Ag | Mehrwertige Festwertspeicherzelle mit verbessertem Störabstand |
| US5768192A (en) * | 1996-07-23 | 1998-06-16 | Saifun Semiconductors, Ltd. | Non-volatile semiconductor memory cell utilizing asymmetrical charge trapping |
| US5900661A (en) * | 1996-09-18 | 1999-05-04 | Nippon Steel Corporation | EEPROM with bit lines below word lines |
| US5969383A (en) * | 1997-06-16 | 1999-10-19 | Motorola, Inc. | Split-gate memory device and method for accessing the same |
| JPH1131102A (ja) * | 1997-07-14 | 1999-02-02 | Toshiba Corp | データ記憶システム及び同システムに適用するアクセス制御方法 |
| US6768165B1 (en) * | 1997-08-01 | 2004-07-27 | Saifun Semiconductors Ltd. | Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping |
| US5963465A (en) * | 1997-12-12 | 1999-10-05 | Saifun Semiconductors, Ltd. | Symmetric segmented memory array architecture |
| US6028801A (en) * | 1998-06-29 | 2000-02-22 | Conexant Systems, Inc. | High speed sensing of dual port static RAM cell |
| JP4299428B2 (ja) * | 2000-01-19 | 2009-07-22 | 三星電子株式会社 | 可変容量半導体記憶装置 |
| US6215702B1 (en) * | 2000-02-16 | 2001-04-10 | Advanced Micro Devices, Inc. | Method of maintaining constant erasing speeds for non-volatile memory cells |
| JP2001306393A (ja) * | 2000-04-20 | 2001-11-02 | Mitsubishi Electric Corp | 記憶装置 |
| JP4923321B2 (ja) * | 2000-09-12 | 2012-04-25 | ソニー株式会社 | 不揮発性半導体記憶装置の動作方法 |
| US6906959B2 (en) * | 2002-11-27 | 2005-06-14 | Advanced Micro Devices, Inc. | Method and system for erasing a nitride memory device |
| JP2004247436A (ja) * | 2003-02-12 | 2004-09-02 | Sharp Corp | 半導体記憶装置、表示装置及び携帯電子機器 |
-
2005
- 2005-03-10 JP JP2005067966A patent/JP2006252670A/ja not_active Ceased
-
2006
- 2006-03-10 US US11/371,908 patent/US7277324B2/en active Active
- 2006-03-10 CN CNB200610059507XA patent/CN100568388C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US7277324B2 (en) | 2007-10-02 |
| CN1832037A (zh) | 2006-09-13 |
| JP2006252670A (ja) | 2006-09-21 |
| US20060203560A1 (en) | 2006-09-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20091209 Termination date: 20120310 |