CN100570751C - 存储器阵列以及用于测试存储器阵列的方法 - Google Patents

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Abstract

本发明公开了一种用于多端口存储器的以功能时钟速度连续扫描阵列内置自测试(ABIST)的系统。在ABIST测试期间，来自第一端口的功能寻址锁存器用作用于第二端口的寻址锁存器的阴影锁存器。该配置减少芯片上的仅仅测试硬件的数量，并且减少对编写复杂测试软件的需要。可以在阴影锁存器和寻址锁存器之间插入更高级功能，以便自动地提供诸如反相的功能。

Description

存储器阵列以及用于测试存储器阵列的方法
技术领域
本发明一般涉及ASIC设计和工艺性领域，特别涉及用于存储器的内置自测试机制。
背景技术
很多集成电路使用内置自测试(BIST)机制来帮助缺陷识别。术语“BIST”可以是指这样的测试技术，其中使用电路(芯片、板或系统)的一部分来测试电路本身。BIST电路可以在形成要求测试的集成电路和其他电路组件时直接形成在同一芯片上。可以在晶片级制造测试期间使用这样的BIST方案来筛选出缺陷。可选地，可以在每次接通电源之后使用BIST方案以进行电路的自检。术语“ABIST”可以表示“阵列BIST”、或BIST系统，其被设计成测试嵌入的存储器装置。测试多端口存储器(例如，处理器内部寄存器存储器阵列)可以呈现复杂情况，例如，如何充分地测试端口交互而不需要大量的额外仅仅测试硬件。可以使用诸如架构检验程序(AVP)的微架构特定程序来测试多端口存储器。AVP可以是任何这样的软件或固件程序，其旨在在芯片中执行，以检验该芯片的设计功能。在多端口存储器的情况下，AVP可以被设计成充分检验特定的嵌入存储器。然而，如果存储器后来被嵌入到不同的芯片中，或者具有稍有不同的实现，则必须改变AVP程序。另外，通常在设计过程的后期典型地在开发了硬件之后开发AVP，并且它是用于测试存储器阵列元件特性的复杂处理。因为创建和维护这样的AVP程序可能是劳动密集的且难于负担的，所以难以在设计过程的后期实现此而又不导致进度拖后或质量下降。
实现ABIST系统可能需要使用宝贵的芯片区域以并入ABIST硬件。因此，为了优化ABIST方案，可能期望减少由ABIST系统需要的“仅仅测试”硬件的数量。仅仅测试硬件可以被认为是对于正常功能性不必要、但对于ABIST测试所需的任何硬件。这样的仅仅测试硬件占据芯片上的宝贵空间，并且应当被最小化。优化ABIST系统还可以要求以模拟功能条件并且行使存储器电路的动态特性的速度进行测试。另外，存储器的连续读、连续读/写或连续写的扫描ABIST测试典型地要求被配置为一组用于寻址的阴影锁存器的附加逻辑电路。
总之，需要这样一种发明，其允许以功能速度的多端口存储器阵列的扫描存储器ABIST测试，同时最小化对于ABIST测试所需的仅仅测试硬件的数量，并且降低进度拖后的可能性。
发明内容
本发明通过提供用于扫描存储器测试的机制来解决上面的问题，该机制在ABIST测试期间使用来自一个端口的功能数据锁存器作为另一端口的阴影锁存器，以实现多端口存储器的功能速度测试。
本发明的实施例是一种包括第一和第二端口的存储器阵列。存储器阵列包括第一功能锁存器簇(bank)。在存储器阵列的正常(非测试)操作期间，第一功能锁存器簇保持第一存储器阵列地址。存储器阵列包括第二功能锁存器簇。在存储器阵列的正常操作期间，第二功能锁存器簇保持第二存储器阵列地址。在测试操作期间，交错(interleave)来自第一功能锁存器簇的第一多个锁存器与来自第二功能锁存器簇的第二多个锁存器，以将来自第一功能锁存器簇的第一多个锁存器作为用于来自第二功能锁存器簇的第二多个锁存器的多个阴影锁存器。本发明的实施例包括：控制器；以及附加的仅供测试的阴影锁存器，其耦接到控制器和第二功能锁存器簇的第一锁存器。
本发明还公开一种用于测试存储器阵列的方法，该方法包括以下步骤：结合非测试操作，将第一存储器地址保持在第一功能锁存器簇中；结合非测试操作，将第二存储器地址保持在第二功能锁存器簇中；结合测试操作，将来自第一功能锁存器簇的第一多个锁存器与来自第二功能锁存器簇的第二多个锁存器交错，其中第一多个锁存器作为第二多个锁存器的阴影锁存器；以及将仅供测试的阴影锁存器耦接到控制器，并耦接到该第二多个锁存器中的一个。
本发明还公开一种多端口浮点寄存器，包括：第一端口，在工作时耦接到第一锁存器簇；第二端口，在工作时耦接到第二锁存器簇；控制器，在工作时通过第三锁存器簇耦接到第一锁存器簇；第四锁存器簇，在工作时耦接到第三锁存器簇和第二端口；第一地址线，耦接到第一锁存器簇；第二地址线，耦接到第二锁存器簇；以及阴影锁存器，在工作时耦接到控制器和第二锁存器簇，其中结合测试操作，来自第一锁存器簇的第一多个锁存器用作用于第二锁存器簇中的第二多个锁存器的阴影锁存器，其中以功能时钟速度执行测试操作。
附图说明
为了更完全地理解本发明及其优点，参考下面结合附图的描述，其中：
图1A示出了根据本发明实施例的并入了扫描存储器测试的中央处理单元(CPU)的一部分；
图1B示出了在工作时耦接到多端口存储器阵列的ABIST控制器；
图2A示出了用于使用仅仅测试锁存器的阴影锁存器簇来测试单端口RAM的硬件环境；
图2B示出了用于使用仅仅测试锁存器的阴影锁存器簇来测试多端口RAM的硬件环境；
图3A示出了用于使用来自端口B的功能锁存器作为用于端口A的阴影锁存器来测试多端口RAM的硬件环境；以及
图3B示出了用于使用来自端口B的功能锁存器作为用于端口A的阴影锁存器来测试多端口RAM的硬件环境，其具有用于修改在阴影锁存器和功能锁存器之间的信号的附加电路。
具体实施方式
在下面的描述中，阐述了大量具体细节，例如，具体数据位长度、地址长度、数据线宽度、以及阵列大小等，以提供对本发明的彻底理解。然而，对于本领域的技术人员显然的是，可以实施本发明而无需这样的具体细节。另外，为了不让不必要的细节使本发明模糊，以框图形式示出了公知的电路。省略了与定时考虑、检测逻辑、具体ABIST软件代码等有关的一些细节，因为这样的细节对于获得对本发明的完全理解不是必要的，并且在相关领域的普通技术人员的技能范围内。现在参考附图，其中所示的元件不一定按比例示出，并且相同或类似的元件可以贯穿若干视图用相同的标号指定。
图1A示出了CPU 101的主要组件，其可以是包含多个CPU的数据处理系统的一部分。CPU 101的所示组件被封装在单个半导体芯片上。CPU 101可以通过并发执行多个指令和多个线程来实施多个指令发布和硬件多线程化。为了支持多指令执行和硬件多线程化，诸如浮点寄存器216的处理器内部存储器阵列可以具有多个端口，其具有用于每个线程的每个指令发布管道的多个读端口和一个写端口。因此，在本发明的实施例中，浮点寄存器216是经受ABIST扫描测试的多端口存储器阵列。
关于图1A中的其它组件，CPU 101包括指令单元部件200、执行单元部件210和212、以及存储控制部件220。指令单元200从L1 I-高速缓存106获得指令，对指令进行解码以确定要执行的操作，并且解析分支条件以控制程序流。执行单元210对寄存器中的数据执行算术和逻辑操作，并且装载或存储数据。存储控制单元220存取L1数据高速缓存221中的数据，或者与其中可以取出或存储指令或数据的、在CPU外部的存储器接口。
指令单元200包括分支单元202、缓冲器203、204、205、以及解码/调度单元206。将来自L1 I-高速缓存106的指令从L1 I-高速缓存指令总线232装载到三个缓冲器之一中。顺序缓冲器203可以以当前执行顺序存储16条指令。分支缓冲器205可以存储来自分支目的地的8条指令。在采取分支的情况下，则在分支计算之前，将这些推测性地装载到缓冲器205中。线程切换缓冲器204存储用于非活动线程的8条指令。如果需要从当前活动到非活动线程的线程切换，则这些指令将立即可用。解码/调度单元206从缓冲器中的一个接收当前要被执行的指令，并且对该指令进行解码，以确定要被执行的操作(一个或多个)或分支条件。分支单元202通过计算分支条件来控制程序流，并且通过在L1 I-高速缓存地址总线231上发送期望指令的有效地址来从L1 I-高速缓存106重新填充缓冲器。
执行单元210包括S管道213、M管道214、R管道215、以及通用寄存器217的簇。寄存器217分成两组，其中每个线程一组。R管道215是流水线算术单元，用于执行简单整数的整数算术和逻辑功能的子集。M管道214是流水线算术单元，用于执行算术和逻辑功能的更复杂更大的集合。S管道213是用于执行装载和存储操作的流水线单元。浮点单元212以及相关联的浮点寄存器216用于某些复杂浮点操作，其典型地需要多个循环。类似于通用寄存器217，浮点寄存器216分成两组，每个线程一组。
存储控制单元220包括存储器管理单元222、L2高速缓存目录223、L2高速缓存接口224、L1数据高速缓存(D-高速缓存)221、以及存储器总线接口225。L1 D-高速缓存221是用于数据(与指令相对)的芯片内高速缓存。L2高速缓存目录223是CPU 101的L2高速缓存(未示出)的内容的目录。L2高速缓存接口224处理直接往返于L2高速缓存(未示出)的数据传输。存储器总线接口225处理跨越存储器总线(未示出)的数据传输，该数据传输可以是到主存储器(未示出)、或与其它CPU(未示出)相关联的L2高速缓存单元(未示出)。存储器管理单元222负责路由对不同单元的数据存取。例如，当S管道213处理要求将数据装载到寄存器的装载命令时，存储器管理单元可以从L1 D-高速缓存221、L2高速缓存(未示出)、或主存储器(未示出)取出该数据。存储器管理单元222确定在何处获得数据和指令。如同L2高速缓存目录223一样，L1 D-高速缓存221是直接可存取的，从而使存储器管理单元222能够确定该数据是否在L1 D-高速缓存221或L2高速缓存中(未示出)中。如果该数据既不在芯片内L1 D-高速缓存中也不在L2高速缓存(未示出)中，则使用存储器接口225从存储器总线(未示出)取出它。类似地，如果指令不在L1 I-高速缓存106中，则通过路径233从L2高速缓存(未示出)或主存储器取出它。
虽然图1A示出了在CPU内实现的本发明的实施例，但是本发明不限于这样的实施例。本发明还可以在具有嵌入在同一半导体芯片上的逻辑电路和存储器的其它装置中实施，例如数据处理系统中的I/O(输入/输出)适配器。另外，本发明的实施例可以与其它多端口阵列如通用寄存器217相结合来实现(图1A)。
图1B示出了根据本发明实施例的ABIST控制器170与浮点寄存器216的互连。如图所示，ABIST控制器170被配置成测试来自图1A的浮点寄存器216。ABIST控制器170从外部源(未示出)接收导通信号172。作为响应，ABIST控制器170导通，并且通过测试数据线168将测试数据发送到浮点寄存器216。控制器170可以从能够生成常用测试模式的外部模式生成器或者170内的内部模式生成器(未示出)，在线176上接收测试数据。测试数据可以是若干常用测试模式中的任一个，包括纯‘1’、纯‘0’、棋盘、行条纹、或列条纹。ABIST控制器170通过线166从浮点寄存器216接收响应数据。出自线路166的测试数据可以由ABIST控制器170中的数据比较器(未示出)处理，以将在线166上接收的数据与期望数据值进行比较。控制器170可以使用来自ABIST控制器170中的比较器的信息，以确定浮点寄存器216是通过ABIST测试还是失败。可以通过测试结果线174，将测试结果从ABIST控制器170发送到外部源(未示出)
在测试诸如浮点寄存器216的存储器时，如同在典型的ABIST方案中一样，如果ABIST控制器170执行数据的串行扫描而不是并行扫描数据，则可能是有利的。使用扫描ABIST测试来串行扫描数据可能是有利的原因是扫描ABIST测试一般要求较少资源如连线、逻辑空间等。因此，如果串行而非并行地进行ABIST测试，则可以较容易地将新阵列添加到系统，因为添加新阵列将要求更少的附加连线和其它资源。
现在参考图2A，示出了电路250。电路250包含单端口RAM252。通过RAM地址257共享并且馈送读和写地址。图2A示出了使用地址/数据锁存器簇256和阴影锁存器簇254来执行RAM 252的存储器测试。RAM 252可以对应于浮点寄存器216的单端口型式(图1A)，或任何其它单端口RAM。在操作中，锁存器簇256稳定并且保持功能地址足够的时间，以满足向RAM 252的输入提供的地址的定时要求。可以通过线168将测试数据和地址从ABIST控制器170发送到锁存器簇256中的功能保持锁存器。通过线166将输出数据发送回到ABIST控制器。
如图2A所示，RAM 252是单端口RAM，可以使用由ABIST控制器170控制的扫描ABIST对其进行测试。对于功能模式，将RAM地址257和258中的RAM数据馈送到锁存器簇256，以便写入到RAM252中。可选地，将RAM地址257馈送到锁存器簇256，以便读取RAM 252。对于功能读取，由输出锁存器簇253捕获RAM输出。对于扫描ABIST，需要阴影锁存器簇254。阴影锁存器簇254由仅仅测试阴影锁存器组成。阴影锁存器簇254允许测试环境在更有压力的条件下测试装置，例如，在连续的功能时钟应用(未示出)以功能时钟速度运行时，对两个不同地址执行读操作以及随后的另一读操作。如图2A所示，电路250要求用于每个功能保持锁存器的一个附加阴影锁存器。阴影锁存器簇254中的阴影锁存器表示附加的仅仅测试开销，因为在操作期间，它们不用于功能目的。
图2B示出了用于使用锁存器簇264中的仅仅测试硬件锁存器作为锁存器簇261和262中的功能锁存器的阴影锁存器来执行ABIST测试的硬件环境。RAM 265表示包含端口A和端口B的多端口RAM。为了简单和清楚起见，如图所示，从RAM 265省略了诸如数据端口的组件，因为这样的端口典型地为本领域的普通技术人员所理解。
为了测试端口A，ABIST控制器170通过线168发送测试地址数据，用于阴影锁存器簇264、保持锁存器簇261、保持锁存器簇262、端口A和端口B。在功能模式中，RAM地址A 266和RAM地址B 267由锁存器簇261和262锁存，并且输出锁存器268和输出锁存器簇269捕获RAM 265输出。在测试中，通过扫描数据路径166将RAM 265的输出发送到ABIST控制器170，以便测试和检验。锁存器簇264表示意欲通过本发明的原理减少的开销类型。
图3A示出了根据本发明实施例的用于执行多端口存储器314的ABIST测试的代表性电路312。存储器314可以对应于来自图1A的浮点寄存器216。如图所示，存储器314包括两个端口；然而，仅仅示出存储器314中的两个端口不意味着限制本发明的范围，并且可以将本发明的原理扩展到寄存器、RAM、或具有三个或更多端口的其它存储器。事实上，浮点(FP)寄存器可以被实现成具有六个读/三个写端口或更多，以容纳多发布和多线程。在操作中，功能锁存器簇320保持用于端口A的RAM地址A 340。类似地，在操作中，功能锁存器簇322保持用于端口B的RAM地址B 350。因此，功能锁存器簇322和320保持地址，以满足存储器314的定时要求。然而，在ABIST测试期间，交错功能锁存器簇322中的锁存器，以作为用于锁存器簇320的阴影锁存器。使用锁存器簇322中的功能保持锁存器作为阴影锁存器，用来限制对于ABIST测试所需的仅仅测试硬件的数量。
在端口A的ABIST测试期间(图3A)，ABIST控制器370将测试数据发送到功能锁存器簇320。锁存器324作为用于锁存器326的阴影锁存器。同样，锁存器328作为用于锁存器330的阴影锁存器。如图3A所示，锁存器324是测试端口A所需的唯一仅仅测试锁存器。因此，与图2B所示的的ABIST方案相比较时，使用图3A所示的ABIST方案减少所需的仅仅测试硬件的数量。在端口A的测试期间使用端口B的功能锁存器簇322减少对具有专用阴影锁存器如阴影锁存器簇264中的专用阴影锁存器(图2B)的需要。电路312利用阴影锁存器324，而无需具有整个阴影锁存器簇，例如，阴影锁存器簇254或264(图2A和2B)。在测试期间，阴影锁存器324可以在连续时钟循环上发生的读/写操作期间，将前任值提供给功能保持锁存器326。这样的使用紧接读和/或写循环的测试可能逼迫存储器装置，并且暴露否则将不会被检出的缺陷。因此，阴影锁存器324提供在连续时钟周期上测试RAM 314的能力，其在检测可能存在于RAM 314中的某些缺陷时是有利的。除了阴影锁存器324之外，本发明的实施例可以利用其它锁存器(未示出)。例如，在不同类型的存储器端口之间如在地址和数据端口之间或在数据和控制之间的扫描路径中的锁存器。
图3A示出了用于在测试期间交错来自一个端口的功能锁存器簇，以提供用于另一端口的阴影锁存器的方案。在本发明的实施例中，图3A所示的原理可以扩展到具有多于两个端口的RAM。对于奇数个端口，类似的ABIST方案可以根据需要交错三个端口。这种方案支持以功能速度运行的公共可扫描ABIST引擎(例如，ABIST控制器370)。以功能速度运行可以有助于观察以较低速度运行可能检测不到的转变(transition)缺陷。另外，通过不要求用于ABIST测试的专用阴影锁存器，本发明的实施例要求更少的用于实现ABIST测试的逻辑电路、开销和工作。这导致使用更少的芯片区域和功率的设计。因此，这些设计可以比其它可扫描ABIST解决方案运行得更快且更冷却。
图3B示出了实现本发明原理的硬件环境。图3A和图3B中具有相同标号的元件对应，并且不重复具有相同标号的项目的描述。与图3A相比较，图3B添加了电路簇402中所示的电路元件。在ABIST测试期间，电路簇402用于改变阴影锁存器簇322和功能锁存器簇320之间的信号。在本发明的实施例中，电路簇402由诸如反相功能的ABIST可控制功能组成；然而，电路簇402的组件也可以是更高功能逻辑电路如线性反馈移位寄存器(LFSR)，其可以自动地允许较高级别操作如增加或减少到锁存器簇320的数序列。
虽然详细描述了本发明及其优点，但是应当理解，可以对其进行各种改变、替换和变更，而不背离由所附权利要求限定的本发明的精神和范围。

Claims (18)

1.一种存储器阵列，包括：
第一端口；
第二端口；
第一功能锁存器簇，其中在存储器阵列的非测试操作期间，第一功能锁存器簇保持第一存储器阵列地址；
第二功能锁存器簇，其中在存储器阵列的非测试操作期间，第二功能锁存器簇保持第二存储器阵列地址，其中在测试操作期间，交错来自第一功能锁存器簇的第一多个锁存器与来自第二功能锁存器簇的第二多个锁存器，以将来自第一功能锁存器簇的第一多个锁存器作为用于来自第二功能锁存器簇的第二多个锁存器的阴影锁存器；
控制器；以及
仅供测试的阴影锁存器，耦接到控制器，并耦接到来自第二功能锁存器簇的该第二多个锁存器中的一个。
2.如权利要求1所述的存储器阵列，该存储器阵列还包括：
控制器的第一输入，其中该第一输入在工作时耦接到第四锁存器簇的第一输出，其中第三锁存器簇在工作时耦接到第一功能锁存器簇。
3.如权利要求2所述的存储器阵列，该存储器阵列还包括：
第三锁存器簇的第二输出，其中所述第二输出在工作时耦接到第四锁存器簇的第二输入。
4.如权利要求1所述的存储器阵列，其中测试操作以基本上等于非测试操作的第二时钟速度的第一时钟速度发生。
5.如权利要求3所述的存储器阵列，该存储器阵列还包括：
电路簇，在工作时耦接到第一功能锁存器簇和第二功能锁存器簇，用于在测试操作期间改变多个信号。
6.如权利要求5所述的存储器阵列，其中电路簇包括多个反相器。
7.如权利要求5所述的存储器阵列，其中电路簇包括多个线性反馈移位寄存器。
8.如权利要求1所述的存储器阵列，其中存储器阵列是浮点寄存器。
9.如权利要求1所述的存储器阵列，其中存储器阵列是随机存取存储器RAM。
10.一种用于测试存储器阵列的方法，该方法包括以下步骤：
结合非测试操作，将第一存储器地址保持在第一功能锁存器簇中；
结合非测试操作，将第二存储器地址保持在第二功能锁存器簇中；
结合测试操作，将来自第一功能锁存器簇的第一多个锁存器与来自第二功能锁存器簇的第二多个锁存器交错，其中第一多个锁存器作为第二多个锁存器的阴影锁存器；以及
将仅供测试的阴影锁存器耦接到控制器，并耦接到该第二多个锁存器中的一个。
11.如权利要求10所述的方法，该方法还包括以下步骤：
将第三锁存器簇耦接到第一功能锁存器簇；以及
将控制器的第一输入耦接到第四锁存器簇的输出。
12.如权利要求11所述的方法，该方法还包括：
将第三锁存器簇的第二输出耦接到第四锁存器簇的第二输入。
13.如权利要求10所述的方法，其中测试操作以基本上等于非测试操作的第二时钟速度的第一时钟速度发生。
14.如权利要求12所述的方法，该方法还包括以下步骤：
将电路簇耦接到第一功能锁存器簇和第二功能锁存器簇，以便在测试操作期间改变多个信号。
15.如权利要求14所述的方法，其中电路簇包括多个反相器。
16.如权利要求14所述的方法，其中电路簇包括多个线性反馈移位寄存器。
17.如权利要求10所述的方法，其中存储器阵列是浮点寄存器。
18.一种多端口浮点寄存器，包括：
第一端口，在工作时耦接到第一锁存器簇；
第二端口，在工作时耦接到第二锁存器簇；
控制器，在工作时通过第三锁存器簇耦接到第一锁存器簇；
第四锁存器簇，在工作时耦接到第三锁存器簇和第二端口；
第一地址线，耦接到第一锁存器簇；
第二地址线，耦接到第二锁存器簇；以及
阴影锁存器，在工作时耦接到控制器和第二锁存器簇，其中结合测试操作，来自第一锁存器簇的第一多个锁存器用作用于第二锁存器簇中的第二多个锁存器的阴影锁存器，其中以功能时钟速度执行测试操作。
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