CN100570852C - 形成无蚀刻停止层的双镶嵌结构的方法 - Google Patents
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Abstract
一种形成双镶嵌的方法，包括：依序形成第一、第二与第三材料层在基板上，所述第一、第二与第三材料层分别具有第一、第二与第三厚度；蚀刻一个开口至所述第一材料层中，所述蚀刻步骤移除所述第三材料层的部分或全部厚度，且所述开口的深度与所述第三材料层被移除的厚度之比等于在所述蚀刻步骤中所述第一材料层与所述第三材料层的蚀刻选择比。上述形成双镶嵌方法中的蚀刻操作可自动停止以产生具有预定深度的开口。
Description
技术领域
本发明关于半导体技术，且特别关于形成内联机的双镶嵌开口。
背景技术
随着电子产品的发展，半导体科技已广泛应用于生产内存、中央处理器(CPUs)、液晶显示(LCDs)、发光二极管(LEDs)、激光二极管以及其它组件或芯片组中。为了达到高集成度与高速度的需求，业界不断缩小半导体集成电路的尺寸，并使用多种材料与技术来满足这些需求，同时克服制造时所出现的困难。例如，通过双镶嵌技术与铜来减低在集成电路中内联机结构的电阻与阻容延迟，而先进的铜内联机技术还进一步使用低介电常数材料。
图1A-1D示出了现有技术中形成双镶嵌开口的工艺剖面图。
在图1A中形成多层结构。多层结构包括氮化硅层110、氧化层120、氮化层130、氧化层140、氮氧化硅层150与光致抗蚀剂层160，依序形成在基板100上。
图1B显示通过微影工艺图案化光致抗蚀剂层160，以形成沟槽光致抗蚀剂开口(trench photoresist opening)170。氮氧化硅层为阻障层，以防止光致抗蚀剂层160与氧化层140接触，其中氧化层140为低介电常数材料层。
图1C显示通过具有沟槽光致抗蚀剂图案化(显示于图1B)的蚀刻步骤图案化氧化层140与氮氧化硅层150，以形成沟槽开口170。在该蚀刻步骤中，氮化层130为蚀刻停止层，以防止损害或蚀刻位于其下方的氧化层120。
在图1D中形成介层孔180在氮化层130、氧化层120与氮化硅层110中。沟槽开口170a与介层孔180组合成为双镶嵌开口。
在图1A-1D所示方法中，高介电常数材料层(包括氮氧化硅层150、氮化层130与氮化硅层110)不但增加了内联机结构的电容，也提高内联机结构的制造成本。因此亟需避免使用具有高介电常数的材料层。
美国专利US6,831,366公开了一种低介电常数金属导体内联机结构。上述结构包括至少一个多层介电材料，其可在单一旋涂机台中依序形成，并以单一步骤固化。通过使用埋藏蚀刻停止层来控制导体电阻，其中埋藏蚀刻停止层具有第二原子组成，且位于多孔隙低介电质的导线与介层孔之间，而多孔隙低介电质具有第一原子组成。内联机结构还包括一个掩膜，用于协助形成双镶嵌的内联机结构。通过选择第一与第二组成以获得至少10至1或更高的蚀刻选择性，且第一与第二组成选自多孔隙低介电有机或无机材料的特定原子组成。
而公开号为US2005/0245074的美国专利提出了一种单或双镶嵌内联机结构。通过在原处蚀刻层间介电层(interlayer dielectric，ILD)与蚀刻停止层，而两步骤之间不进行灰化。之后再利用光致抗蚀剂形成介层孔，将图案化光致抗蚀剂在原处灰化。
目前仍需对双镶嵌结构的形成方法进行改进。特别是提出不需外加具有高介电常数的介电质而仍可蚀刻沟槽至预定蚀刻终点的方法。
发明内容
有鉴于此，本发明目的在于提供双镶嵌结构的形成方法，其无需外加具有高介电常数的介电质而仍可蚀刻沟槽至预定蚀刻终点。
为了达到上述目的，本发明提供了一种于材料层形成开口的方法，包括：依序形成第一、第二与第三材料层在基板上，所述第一、第二与第三材料层分别具有第一、第二与第三厚度，以预先确定蚀刻时间的蚀刻步骤形成预定深度的一个开口延伸至所述第一材料层中，且所述蚀刻步骤移除所述第三材料的厚度，其中所述第三材料层的移除厚度与所述开口的深度与所述第三材料层被移除的厚度的比值实质上分别等于所述蚀刻时间分别乘以所述第三材料层和所述第一材料层的蚀刻速率。
本发明还提供了另一种于材料层形成开口的方法，包括提供基板，所述基板具有上材料层位于其上，依序形成第一、第二与第三材料层在所述上材料层之上，所述第一、第二与第三材料层分别具有第一、第二与第三厚度。以蚀刻步骤蚀刻形成一个向下延伸的开口在所述第一材料层中，且所述向下延伸的开口不延伸至所述第一材料层之下，且所述蚀刻步骤完全移除所述第三材料层。
通过上述介绍可知，上述两种方法中的蚀刻操作可自动停止以产生具有预定深度的开口。
为了让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下。
附图说明
图1A-1D为现有技术中形成双镶嵌开口的工艺剖面图；
图2A-2G为本发明实施例中形成双镶嵌开口的工艺剖面图；
图3示出了在波长为385nm至390nm的光谱范围中多种光致抗蚀剂材料的信号强度。
并且，附图中主要标记说明如下：
100～基板；
110～氮化硅层；
120～氧化层；
130～氮化层；
140～氧化层；
150～氮氧化硅层；
160～光致抗蚀剂层；
170、170a～沟槽开口；
180～介层孔；
200～基板；
210-250～材料层；
250a～剩余的材料层250；
260、270～开口；
D、d～深度；
t、t’～厚度。
具体实施方式
图2A-2D显示本发明实施例中形成双镶嵌开口的工艺剖面图。
请参照图2A，依序形成第一至第五材料层210-230在基板200上。基板可为硅基板、III-V化合物基板、玻璃基板、印刷电路版(printed circuitboard，PCB)、或任何其它与前述相似者。此外，基板200可包括多种组件或电路在其上，用于提供所需的电子操作。
材料层210-230可为氧化物、氮化物、氮氧化物、低介电常数材料、光致抗蚀剂、或其它材料，而其中邻接的材料层彼此相异。材料层210-230可通过化学气相沉积(chemical vapor deposition，CVD)、物理气相沉积(physical vapor deposition，CVD)、原子层沉积(atomic layer deposition，ALD)、远距电浆化学气相沉积(remote plasma enhanced chemical vapordeposition)、液态源雾化沉积(liquid source misted chemical deposition，LSMCD)、涂布、旋转涂布、或其它适合形成薄膜层在基板200上的工艺来形成。
在一些实施例中，材料层210包括介电层，例如氧化物、氮化物、氮氧化物、低介电常数材料、或其它介电材料。材料层210-250的厚度根据所应用的技术而改变。例如当通过90-nm或65-nm技术的CVD形成材料层210时，其厚度可从约
至
在一个实施例中，材料层210包括氮化硅层，且其厚度为约
在一些实施例中，材料层220包括介电层，例如氧化物、氮化物、氮氧化物、低介电常数材料、或其它介电材料。在90-nm或65-nm技术的例子中，通过CVD或旋转涂布可形成材料层220，其厚度可从约
至
在一个实施例中，材料层220包括低介电常数材料，例如无机氧化物薄膜。在一个实施例中，可使用氢化倍半硅氧烷(hydrogensilsesquioxane)、甲基倍半硅氧烷(methyl silsesquioxane)、黑钻石、掺氟的硅玻璃(fluorinated silica glass)、磷硅玻璃(phosphosilicate glass)或其它材质。在其它实施例中，材料层220可为有机氧化物薄膜，例如聚四氟乙烯(poly-tetrafluoroethylene)、苯环丁烯(benzocyclobutene)与其类似物。可视需要添加掺杂原子(例如氟、氢、或磷)至氧化材料或其它材料中以减少极性化，从而提供较低的介电常数。在一些实施例中，可选的(optional)材料层230包括介电层，例如氧化物、氮化物、氮氧化物、低介电常数材料、或其它介电材料。在90-nm或65-nm技术的实施例中，通过CVD可形成材料层230，其厚度可从约
至
在一个实施例中，材料层230包括氮氧化硅层与材料层230的厚度约为
在一些实施例中，材料层240包括光致抗蚀剂层或其它光敏感材料。在90-nm或65-nm技术的实施例中，通过旋转涂布方法形成材料层240，其厚度可从约
至材料层240可为153nm、193nm、248nm、I line或深紫外线(DUV)光致抗蚀剂或其它常见光致抗蚀剂，例如TS、SEPR、TOK、TDUR、ARX、HMD等。在一个实施例中，材料层240的厚度可约为
，但于其它实施例中可使用其它厚度。
材料层250与材料层240为不同材质。在一些实施例中，材料层250包括另一光致抗蚀剂层。在许多实施例中，材料层240与250可皆由正型光致抗蚀剂形成。在90-nm或65-nm技术的实施例中，通过旋转涂布方法形成材料层250，其厚度可为约
至
在许多实施例中，材料层250可为光致抗蚀剂层，例如153nm、193nm、248nm、I line或深紫外线(DUV)光致抗蚀剂或其它常见光致抗蚀剂(例如TS、SEPR、TOK、TDUR、ARX、HMD等)与材料层250的厚度可约为
材料层250可以是上反射膜(top anti-reflective coating，TARC)或其它反射膜(anti-reflective coating，ARC)。
如上所述，材料层210-250的厚度随着应用的技术而改变。例如，若要缩小组件的尺寸，可减少材料层210-250的厚度。本领域技术人员可轻易选择不同的材料与厚度来形成所需的双镶嵌。材料层240与250具有至少一个材料特征使其两者不同。
请参照图2B，将开口260(即沟槽)形成在材料层240与250之中。可通过蚀刻、微影(曝光与显影)来形成开口260或其它适合用来移除部分材料层240与250以露出下方材料层230的工艺。在一些实施例中，材料层240与250为光致抗蚀剂层，而可通过让材料层240与250经过曝光与显影的步骤来形成开口260。在一些实施例中，材料层230为阻障层。在其它实施例中，并无材料层230，且材料层240形成在材料层220之上，而双镶嵌开口可形成在材料层220之中。而根据上述实施例，开口260露出材料层220的一部分。
请参照图2C，移除材料层230的一部分以露出材料层220的上表面。移除材料层230的工艺可以是，蚀刻、微影、或其它工艺。在一些实施例中，材料层包括氮氧化硅层，且可通过含卤素的蚀刻气体将其移除，气体包括四氟化碳、三氟甲烷、二氟甲烷、或三氟化氮。
请参照图2D，移除材料层220的一部分至深度D，且在蚀刻步骤中同时移除材料层250的一部分厚度t，留下剩余的材料层250a。深度D与移除的厚度t的比值相当于材料层220与材料层250的蚀刻选择比。在一些实施例中，材料层220与材料层250的蚀刻选择比约为0.5-1.5。可使用适合材料(材料层220)的常见蚀刻方法来蚀刻。例如，可使用氧气来蚀刻光致抗蚀剂、氩气与四氟化碳气体可用来蚀刻氧化物等。选择适当的蚀刻条件以提供所需的蚀刻选择比与产生相关厚度。在一些实施例中，深度D约为材料层厚度的40-60％，将其视为预定深度。就90-nm或65-nm的技术而言，深度D可为约
如上所述，深度D的尺寸与材料层220的厚度随着应用的技术而改变。例如，若材料层220的厚度缩小，在材料层220中的深度D也会被缩小。在一个较佳的实施例中，深度D小于材料层220的厚度。
在一些实施例中，实质上完全移除材料层250以露出材料层240的上表面245。在一个较佳实施例中，选择适当厚度的材料层250，使材料250被完全移除时，所产生开口260的深度D不超过材料层220的厚度。当材料层250被完全移除时，可使用自动终点检测系统(endpointingsystem)以终止蚀刻。通过终点检测系统，可以检测对应于材料层250的至少一种材料特征的信号。在一个实施例中，材料特征可包括CN、CO、CF、或其它信号。上述特征可通过添加能显示于光谱的掺杂物来形成。
在一些实施例中，当检测到对应于材料特征的信号产生改变、下降、或其它改变而表示全部的材料层250已被移除时，同时蚀刻材料层220与250的蚀刻步骤将自动停止或通过导入另一蚀刻步骤而降低两者的蚀刻速率。
当材料层250被完全移除时，根据材料层240与250之间特征不同，使用终点检测技术来自动停止蚀刻。在一些实施例中，如上所述，可添加掺杂物以提供不同的特征至材料中。而在其它实施例中，可使用一系列不同的光致抗蚀剂材料。
图3显示于波长约385nm至390nm的光谱范围中多种光致抗蚀剂材料的信号强度。信号40的强度显示蚀刻步骤成功地移除由区域1、2、3与4所代表的不同光致抗蚀剂材料。可以看出转折点50、60与70位于过渡区域(transition zone)11、12与13上或其附近，其中过渡区域11、12与13位于区域1、2、3与4所代表的不同光致抗蚀剂材料之间。在图2A-2G中，材料层240与250可采用不同材料的光致抗蚀剂即可，只要当光致抗蚀剂材料被完全移除(即当达到位于两种不同光致抗蚀剂材料的交界处)时，在一特定的波长范围具有可检测的信号即可。在其它实施例中，材料层240与250可为其它不同的材料，只要其具有不同薄膜的特征信号可供检测即可。
根据上述的技术，可依照厚度t与蚀刻选择性以预先决定深度D。
在其它实施例中，亦只可移除材料层250的主要部分但并非全部厚度。
在其它实施例中，可通过一个测定时间的蚀刻步骤(即通过蚀刻时间控制移除的厚度)来形成在图2D中的图案化。例如，材料层250的移除厚度t与深度D实质上分别等于蚀刻时间T分别乘以材料层250与220的蚀刻速率，且可因此预先决定蚀刻时间T以提供预定深度D。之后如图2E所示，可应用相同或修饰后的参数来移除材料层250剩余的厚度t’与额外的深度d，其对应于材料层250剩余的厚度t’。若使用另一蚀刻参数，则材料层220与250之间的选择性以及因此产生的深度d与厚度t’的相对量，可与先前使用的参数不同。如上所述，本领域技术人员可轻易选择所需的蚀刻方法，其包括终点检测或时间模式检测来形成沟槽开口260。
在图2F中，移除材料层240。移除材料层240的步骤可包括干蚀刻、湿蚀刻、化学机械研磨(chemical mechanical polish，CMP)、光致抗蚀剂移除、或其它能够移除材料层240的步骤。在一些实施例中，材料层240为光致抗蚀剂层，且其可通过干蚀刻或湿蚀刻步骤来移除，其中干蚀刻即为使用氧气当作反应气体的灰化步骤，而湿蚀刻则使用硫酸或过氧化氢当作反应溶液。材料层240的选择性蚀刻步骤不进一步蚀刻材料层220。
在图2G中，另一个开口270(即一个介层孔)形成在剩余的材料层220之中，且在图示的实施例中，延伸且穿过材料层210。可依序的进行微影、蚀刻与光致抗蚀剂移除步骤来产生形成开口270(未显示)，如此便形成一个双镶嵌开口。
可接着形成阻障层与铜层(未显示)在镶嵌结构中以形成层间连结。虽然图2A-2G显示先形成沟槽再形成介层孔(trench-first)，但也可使用上述方法先形成介层孔再形成沟槽(via-first)。例如，可先形成开口270，再形成开口260。形成开口270之后先将一个插塞(未显示)部分或全部填满于开口270中，以避免开口270遭遇图2A-2F所示的步骤。之后对具有开口270的多层结构进行图2A-2F的步骤，以形成沟槽，其底部位于材料层220中。根据前述说明，本领域技术人员应能了解如何修饰工艺步骤以得到所需的双镶嵌结构。
在其它非双镶嵌的实施例中，可使用上述方法形成介层孔或接触孔(contact hole)。可让位于材料层220中的深度D实质上等于材料层220的厚度，以使开口260到达材料层210或其它材料层的上表面，例如多晶硅、金属或阻障层(未显示)。在这些实施例中，开口260可为介层孔或接触孔，且可省略接下来形成开口270的步骤。
在一些实施例中，可省略材料层210、230与240中至少之一。例如，若材料层220不介入基板200表面上组件与电路(未显示)的操作、不易受从基板200上组件与电路(未显示)而来的掺杂物扩散(out-diffusion)的影响或不降低双镶嵌的整合功效，则可省略材料层210。在一些实施例中，若材料层230与通过材料层240所提供的终点检测层具有相同功能时，则可省略材料层240。根据前述，本领域技术人员可轻易选择材料层以形成所需的介层孔或接触孔或者是双镶嵌结构。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许更动与润饰，因此本发明保护范围当以所附权利要求书的界定为准。
Claims (11)
1.一种于材料层形成开口的方法，其特征在于，包括：
在无需蚀刻阻挡层的条件下，依序形成第一、第二与第三材料层在基板上，所述第一、第二与第三材料层分别具有第一、第二与第三厚度；以及
以预先确定蚀刻时间的蚀刻步骤形成预定深度的一个开口延伸至所述第一材料层中，且所述蚀刻步骤移除所述第三材料层的一厚度，其中所述第三材料层的移除厚度与所述开口的深度分别等于所述蚀刻时间分别乘以所述第三材料层和所述第一材料层的蚀刻速率。
2.如权利要求1所述的于材料层形成开口的方法，其特征在于，在所述蚀刻步骤之前还包括图案化所述第二与第三材料层的步骤，用于露出所述第一材料层。
3.如权利要求2所述的于材料层形成开口的方法，其特征在于，还包括形成第四材料层在所述第一与第二材料层之间，并通过所述图案化步骤露出所述第四材料层，且所述图案化步骤还包括蚀刻所述第四材料层以露出所述第一材料层。
4.如权利要求2所述的于材料层形成开口的方法，其特征在于，所述第二材料层包括光致抗蚀剂，且所述第三材料层还包括上反射膜。
5.如权利要求2所述的于材料层形成开口的方法，其特征在于，所述第二材料层包括一光致抗蚀剂层，且所述第三材料层包括另一光致抗蚀剂层。
6.如权利要求1所述的于材料层形成开口的方法，其特征在于，所述第一材料层包括一介电质。
7.如权利要求6所述的于材料层形成开口的方法，其特征在于，所述介电质包括无机氧化物、有机氧化物、低介电常数材料、氮氧化物或氮化物。
8.如权利要求1所述的于材料层形成开口的方法，其特征在于，所述第三材料被完全移除。
9.如权利要求8所述的于材料层形成开口的方法，其特征在于，所述开口的深度不大于所述第一厚度。
10.如权利要求1所述的于材料层形成开口的方法，其特征在于，所述第一材料层与所述第三材料层的蚀刻选择比为0.5-1.5。
11.如权利要求1所述的于材料层形成开口的方法，其特征在于，还包括从所述开口底部形成另一个开口在第一材料层中向下延伸以形成双镶嵌开口。
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| "Method to Control Depth of Etching". J. E. Cronin and C. Kaanta.IBM Technical Disclosure Bulletin,Vol.35 No.3. 1992 * |
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