CN100580933C - 存储器结构及其操作方法 - Google Patents

存储器结构及其操作方法 Download PDF

Info

Publication number
CN100580933C
CN100580933C CN200610143832A CN200610143832A CN100580933C CN 100580933 C CN100580933 C CN 100580933C CN 200610143832 A CN200610143832 A CN 200610143832A CN 200610143832 A CN200610143832 A CN 200610143832A CN 100580933 C CN100580933 C CN 100580933C
Authority
CN
China
Prior art keywords
electrode district
electrode
voltage potential
district
response
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN200610143832A
Other languages
English (en)
Other versions
CN1976040A (zh
Inventor
D·V·霍拉克
S·J·霍姆斯
C·W·科布格尔三世
古川俊治
M·C·哈吉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Core Usa Second LLC
GlobalFoundries Inc
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN1976040A publication Critical patent/CN1976040A/zh
Application granted granted Critical
Publication of CN100580933C publication Critical patent/CN100580933C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/02—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using elements whose operation depends upon chemical change
    • G11C13/025—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using elements whose operation depends upon chemical change using fullerenes, e.g. C60, or nanotubes, e.g. carbon or silicon nanotubes
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having a potential-jump barrier or a surface barrier
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K85/00—Organic materials used in the body or electrodes of devices covered by this subclass
    • H10K85/20—Carbon compounds, e.g. carbon nanotubes or fullerenes
    • H10K85/221—Carbon nanotubes

Abstract

结构以及操作该结构的方法。所述结构包括(a)衬底；(b)在所述衬底上的第一电极区和第二电极区；以及(c)在所述第一和第二电极区之间设置的第三电极区。响应于在所述第一和第三电极区之间施加的第一写电压电势，所述第三电极区改变其自身形状，以便响应于随后在所述第一和第三电极区之间施加的预定读电压电势，读出电流在所述第一和第三电极区之间流动。另外，响应于在所述第二和第三电极区之间施加的第二写电压电势，所述第三电极区改变其自身形状，以便响应于在所述第一和第三电极区之间施加的所述预定读电压电势，所述读出电流不在所述第一和第三电极区之间流动。

Description

存储器结构及其操作方法
技术领域
本申请涉及存储器器件，具体地，涉及使用碳纳米管(CNT)技术的存储器器件。
背景技术
在包括半导体晶体管的存储器单元中，栅极漏电流逐渐成为严重问题，从而要求制造和操作存储器单元的新技术。因此，需要不具有现有技术的栅极漏电流问题的存储器单元结构(以及用于操作该结构的方法)。
发明内容
本发明提供一种结构，包括(a)衬底；(b)在所述衬底上的第一电极区和第二电极区；以及(c)在所述第一和第二电极区之间设置的第三电极区，其中，存在第一写电压电势(voltage potential)，以便响应于在所述第一和第三电极区之间施加的所述第一写电压电势，所述第三电极区改变其自身形状，以便响应于随后在所述第一和第三电极区之间施加的预定读电压电势，读出电流在所述第一和第三电极区之间流动，其中，存在第二写电压电势，以便响应于在所述第二和第三电极区之间施加的所述第二写电压电势，所述第三电极区改变其自身形状，以便响应于在所述第一和第三电极区之间施加的所述预定读电压电势，所述读出电流不在所述第一和第三电极区之间流动，以及其中存在力，以便响应于施加到所述第三电极区的所述力，所述第三电极区改变其自身形状，并且随后即使所述力不再存在，所述第三电极区也仍保持其改变了的形状。
本发明还提供一种结构，包括(a)衬底；(b)在所述衬底上的第一电极区和第二电极区；(c)在所述第一和第二电极区之间设置的第三电极区；以及(d)在所述第一和第三电极区之间设置的隧穿介质层，其中，存在第一写电压电势，以便响应于在所述第一和第三电极区之间施加的所述第一写电压电势，所述第三电极区改变其自身形状，以便响应于随后在所述第一和第三电极区之间施加的预定读电压电势，读出电流在所述第一和第三电极区之间流动，其中，存在第二写电压电势，以便响应于在所述第二和第三电极区之间施加的所述第二写电压电势，所述第三电极区改变其自身形状，以便响应于在所述第一和第三电极区之间施加的所述预定读电压电势，所述读出电流不在所述第一和第三电极区之间流动，其中存在力，以便响应于施加到所述第三电极区的所述力，所述第三电极区改变其自身形状，并且随后即使所述力不再存在，所述第三电极区也仍保持其改变了的形状，其中所述第三电极区包括碳纳米管网孔(mesh)，以及其中响应于在所述第一和第三电极区之间施加的所述第一写电压电势，所述隧穿介质层防止所述第三电极与所述第一电极区直接物理接触。
本发明还提供一种结构操作方法，包括以下步骤：提供一种结构，所述结构包括(a)衬底，(b)在所述衬底上的第一电极区和第二电极区；(c)在所述第一和第二电极区之间设置的第三电极区，以及(d)在所述第一和第三电极区之间设置的隧穿介质层，其中存在力，以便响应于施加到所述第三电极区的所述力，所述第三电极区改变其自身形状，并且随后即使所述力不再存在，所述第三电极区也仍保持其改变了的形状；以及在所述第一和第三电极区之间施加第一写电压电势，以使所述第三电极区的部分朝向所述隧穿介质层移动并与所述隧穿介质层直接物理接触，以便响应于随后在所述第一和第三电极区之间施加的预定读电压电势，读出电流在所述第一和第三电极区之间隧穿通过所述隧穿介质层。
本发明提供不具有现有技术中的栅极漏电流问题的存储器单元结构(以及操作该结构的方法)。
附图说明
图1-16示出了根据本发明实施例的用于形成存储器单元的制造工艺。
图17示出了根据本发明的实施例的图15的存储器单元的另一实施例。
具体实施方式
图1-16示出了根据本发明实施例的用于形成存储器单元100的制造工艺。在本申请中，在图N(N＝1，2，...，17)中，上部分示出自顶部向下的视图，而下部分示出上部分沿线N-N的截面图。
参考图1，在一个实施例中，制造工艺以使用SOI(绝缘体上硅)衬底105开始，该SOI衬底105包括(i)硅层110，(ii)在硅层110上的氧化物埋层120，以及(iii)在氧化物埋层120上的硅层130。为简化，在后面的图中不再示出硅层110。在可选实施例中，制造工艺以使用体硅晶片(未示出)代替SOI衬底105而开始。
接下来，参考图2，在一个实施例中，完整地留下硅层130(图1)的硅区130’，而用介质(例如，二氧化硅)区210代替硅层130的周围区域(图1)。示例地，通过使用常规光刻和蚀刻工艺，第一次蚀刻除了硅区130’的硅层130(图1)，在氧化物埋层120处停止，形成图2的存储器单元100。接下来，在一个实施例中，均厚沉积(blanket-deposited)二氧化硅，随后进行平面化步骤(例如，化学机械抛光-CMP)直到硅区130’再次暴露到周围环境。图2示出了所形成的存储器单元100。
接下来，参考图3，在一个实施例中，示例地，通过氮化硅的化学气相沉积(CVD)，在图2的整个存储器单元100的顶部上形成氮化物层310。
接下来，参考图4，在一个实施例中，在氮化物层310和硅区130’中产生空腔410，以便通过空腔410将氧化物埋层120的顶面122暴露到周围环境。示例地，使用常规光刻和蚀刻工艺产生空腔410。在一个实施例中，自顶部向下看，空腔410为T形。
接下来，参考图5，在一个实施例中，在空腔410的侧壁上形成氮化物隔离物(spacer)510。示例地，通过(i)在图4的整个存储器单元100的顶部上沉积氮化物材料(例如氮化硅)，然后(ii)回蚀刻在空腔410的侧壁上产生氮化物隔离物510的沉积氮化物材料，形成氮化物隔离物510。在一个实施例中，进行回蚀刻直到氧化物埋层120的顶面122暴露到周围环境而氮化物层520保留在硅区130’的顶部上。
接下来，参考图6，在一个实施例中，用导电材料(例如，掺杂的多晶硅)填充空腔410，以便形成底部电极区610。示例地，通过在图5的整个存储器单元100的顶部上沉积掺杂的多晶硅，随后进行平面化步骤(例如，CMP)直到氮化物层520暴露到周围环境，形成多晶硅底部电极区610。
接下来，参考图7，在一个实施例中，使多晶硅底部电极区610凹陷，以便多晶硅底部电极区610的顶面612在低于氮化物层520的顶面522的高度(level)。示例地，通过对区域510和520的氮化物材料为选择性的短RIE(具有大各向同性蚀刻分量的反应离子蚀刻)步骤，使多晶硅底部电极区610凹陷。
接下来，参考图8，在一个实施例中，在多晶硅底部电极区610的顶部上且在空腔410中形成底位支座(bottom place holder)810(示例地，包括多晶或非晶锗Ge)。示例地，通过在图7的整个存储器单元100的顶部上Ge的第一次CVD，然后抛光(例如使用CMP)沉积的Ge直到氮化物层520的顶面522暴露到周围环境，形成Ge底位支座810。
接下来，参考图9，在一个实施例中，在图8的整个存储器单元100的顶部上形成碳纳米管(CNT)网孔910。在一个实施例中，该CNT网孔包括沿随机方向物理地附着在一起的多个碳纳米管920。该CNT网孔910具有如下特性：(i)导电性和(ii)在受力情况下改变其自身形状，但即使去除该力后仍保持改变了的形状。一般地，该CNT网孔910可包括具有上面列出的两种特性(i)和(ii)的任何材料。对于上面列出的特性(i)可选地，CNT网孔910的材料可为导电和半导电材料的混合物，优选大部分为导电材料(例如，大于重量的80％)。示例地，通过在图8的整个存储器单元100的顶部上在铸造溶剂(casting solvent)中旋涂CNT，形成CNT网孔910。然后，铸造溶剂蒸发，形成如图9所示的CNT网孔910。
接下来，参考图10，在一个实施例中，在Ge底位支座810和氮化物层520的顶部上形成包括GeO2区1010和Ge区1020的顶位支座(top placeholder)1010、1020，以便CNT网孔910的一部分掩埋在GeO2区1010中。示例地，通过例如CVD在图9的整个存储器单元100的顶部上通过首先形成GeO2层(未示出)，形成顶位支座1010、1020。接下来，在沉积的GeO2层的顶部上形成Ge层(未示出)。接下来，进行光刻和蚀刻步骤以蚀刻Ge层并停止在GeO2层，形成Ge区1020。接下来，用水去除未被Ge区1020覆盖的部分GeO2，形成GeO2区1010。接下来，用溶剂去除在光刻步骤中使用的光致抗蚀剂层(未示出)。形成的存储器单元100如图10所示。
接下来，参考图11，在一个实施例中，在Ge区1020和氮化物层520上形成包括介质区1110和顶部电极区1120的顶部电极叠层1110、1120(参见上面的图)。示例地，介质区1110包括二氧化硅，并且顶部电极区1120包括掺杂的多晶硅。在一个实施例中，在图10的整个存储器单元100的顶部上通过首先形成SiO2层(未示出)来形成顶部电极叠层1110、1120。接下来，在SiO2层的顶部上形成多晶硅层(未示出)。接下来，进行光刻和蚀刻步骤，以蚀刻多晶硅层然后蚀刻SiO2层，依序形成多晶硅顶部电极区1120和氧化区1110。
接下来，在一个实施例中，示例地，使用对多晶硅顶部电极区1120以及Ge区1020和810的材料为选择性的氧等离子体，蚀刻去除暴露到环境的部分CNT网孔910。然后剩余的CNT网孔910(图10)为CNT网孔910’。形成的存储器单元100如图11所示。
接下来，在一个实施例中，去除多晶硅顶部电极区1120的一部分1120a，以便随后在此可形成填充的接触孔(图11中未示出，但在图15-17示出)，以使填充的接触孔直接物理接触下伏的CNT网孔910’而不直接物理接触多晶硅顶部电极区1120。示例地，通过光刻和蚀刻工艺去除多晶硅顶部电极区1120的部分1120a。应注意，去除多晶硅部分1120a也可去除Ge区1020的一些部分，从而GeO2区1010暴露到周围环境(图12的上面的图)。形成的存储器单元100如图12所示。
接下来，参考图13，在一个实施例中，在氮化物层520中产生开口1310，以便硅区130’的顶面132暴露到周围环境。示例地，使用光刻和蚀刻工艺产生开口1310。
接下来，在一个实施例中，去除顶位支座1010、1020和底位支座810，形成图14的存储器单元100。在一个实施例中，顶位支座1010、1020和底位支座810包括Ge和GeO2。结果，在使用H2O2和H2O的混合物(过氧化氢和水)的一个湿法蚀刻步骤中可去除顶位支座1010、1020和底位支座810，形成图14的存储器单元100。
参考图14，此时，通过氧化区1110将CNT网孔910’向下钉扎(pin)到氮化物层520。但是，通过例如氧化区1110，CNT网孔910’与多晶硅顶部电极区1120电绝缘。通过去除的Ge底位支座810(图13)的空的空间，CNT网孔910’也与多晶硅底部电极区610电绝缘。应注意，在本申请中的“空的空间”表示不包含固体或液体材料的空间(即，可包括气体或什么也没有的空的空间)。
接下来，参考图15，在一个实施例中，在图14的整个存储器单元100的顶部上形成介质层1510(示例地，包括二氧化硅)，以便保留在氧化区1110正下方的空的空间1530(即，不通过沉积的氧化材料填充)。在一个实施例中，通过在图14的整个存储器单元100的顶部上定向沉积二氧化硅，形成介质层1510。
接下来，在一个实施例中，在介质层1510中产生接触孔1520a、1520b、1520c和1520d，以便硅区130’、多晶硅底部电极区610、CNT网孔910’、以及多晶硅顶部电极区1120分别通过接触孔1520a、1520b、1520c和1520d暴露到周围环境。示例地，使用常规光刻和蚀刻工艺产生接触孔1520a、1520b、1520c和1520d。
接下来，在一个实施例中，用金属(例如，钨W)填充接触孔1520a、1520b、1520c和1520d，以形成填充的接触孔1520a、1520b、1520c和1520d(为简化，使用相同的参考标号)。
图16示出了没有介质层1510(图15)和氧化区1110(图15)的图15的存储器单元100。如图所示，填充的接触孔1520a、1520b、1520c和1520d分别与硅区130’、多晶硅底部电极区610、CNT网孔910’、以及多晶硅顶部电极区1120直接物理接触，并由此与它们电耦合。结果，硅区130’、多晶硅底部电极区610、CNT网孔910’、以及多晶硅顶部电极区1120的每一个可以分立地电存取。
在一个实施例中，存储器单元100的操作如下。为将1写入存储器单元100，在填充的接触孔1520b和1520c之间施加第一写电压电势。结果，CNT网孔910’的一部分被朝向多晶硅底部电极区610向下拉动，并与多晶硅底部电极区610直接物理接触。即使从填充的接触孔1520b和1520c去除第一写电压电势，CNT网孔910’仍保持其形状(即，保持与多晶硅底部电极区610直接物理接触)。结果，在随后的读循环期间，响应于在填充的接触孔1520b和1520c之间施加的第一预定读电压电势，可通过读出电路(未示出)读出的第一读出电流在填充的接触孔1520b和1520c之间流动。更具体地，第一读出电流流过CNT网孔910’和多晶硅底部电极区610之间的物理接触，表明存储器单元100包含1。
类似地，为将0写入存储器单元100，在填充的接触孔1520c和1520d之间施加第二写电压电势。结果，CNT网孔910’被拉动远离多晶硅底部电极区610。应注意，氧化区1110(图15)防止CNT网孔910’与多晶硅顶部电极区1120直接物理接触。即使从填充的接触孔1520c和1520d去除第二写电压电势，CNT网孔910’仍保持其形状(即，保持与直接物理接触多晶硅底部电极区610不直接物理接触)。结果，在随后的读循环期间，响应于在填充的接触孔1520b和1520c之间施加的第一预定读电压电势，上述第一读出电流不在填充的接触孔1520b和1520c之间流动，表明存储器单元100包含0。
图17示出了根据本发明实施例的作为图15的存储器单元100的变换实施例的存储器单元200。更具体地，存储器单元200与图15的存储器单元100基本相同，除了存储器单元200包括在多晶硅底部电极区610的顶部上而且在CNT网孔910’的正下方的隧穿介质层1710(在一个实施例中，包括二氧化硅)。在一个实施例中，存储器单元200的形成与上述图15的存储器单元100的形成类似，除了在隧穿介质层1710上形成Ge底位支座810(图8)之前，在图7的多晶硅底部电极区610的顶部上形成隧穿介质层1710。
在一个实施例中，存储器单元200的操作如下。为将1写入存储器单元200。在填充的接触孔1520b和1520c之间施加第三写电压电势。结果，CNT网孔910’的一部分被朝向隧穿介质层1710向下拉动，并与隧穿介质层1710直接物理接触。即使从填充的接触孔1520b和1520c去除第三写电压电势，CNT网孔910’仍保持其形状(即，保持与隧穿介质层1710直接物理接触)。结果，在随后的读循环期间，响应于在填充的接触孔1520b和1520c之间施加的第二预定读电压电势，可通过读出电路(未示出)读出的第二读出电流在填充的接触孔1520b和1520c之间流动。更具体地，第二读出电流在CNT网孔910’和多晶硅底部电极区610之间隧穿通过隧穿介质层1710，表明存储器单元100包含1。
类似地，为将0写入存储器单元200，在填充的接触孔1520c和1520d之间施加第四写电压电势。结果，CNT网孔910’被拉动远离隧穿介质层1710。即使从填充的接触孔1520c和1520d去除第四写电压电势，CNT网孔910’仍保持其形状(即，保持于隧穿介质层1710不直接物理接触)。结果，在随后的读循环期间，响应于在填充的接触孔1520b和1520c之间施加的第二预定读电压电势，上述第二读出电流不在填充的接触孔1520b和1520c之间流动，表明存储器单元100包含0。
总之，顶部电极区1120和底部电极区610的使用允许存储器单元100和200(分别为图15和17)可多次再编程。
应注意，参考图17，可使用填充的接触孔1520a将硅区130’电连接到用于单元选择的二极管(未示出)或用于支持电路的FET(场效应晶体管)的源/漏区(未示出)。
虽然为说明目的在此描述了本发明的具体实施例，对于本领域技术人员而言多种修改和变化都是显而易见的。因此，所附的权利要求旨在包括落在本发明的真实精神和范围内的所有这些修改和变化。

Claims (19)

1.一种半导体结构，包括：
(a)衬底；
(b)在所述衬底上的第一电极区和第二电极区；以及
(c)在所述第一和第二电极区之间设置的第三电极区，
其中，在施加于所述第一和第三电极区之间的第一写电压电势下，所述第三电极区改变其自身形状以与所述第一电极区直接物理接触，以便响应于随后在所述第一和第三电极区之间施加的预定读电压电势，读出电流在所述第一和第三电极区之间流动，
其中，在施加于所述第二和第三电极区之间的第二写电压电势下，所述第三电极区改变其自身形状以远离所述第一电极区，以便响应于在所述第一和第三电极区之间施加的所述预定读电压电势，所述读出电流不在所述第一和第三电极区之间流动，以及
其中存在力，以便响应于施加到所述第三电极区的所述力，所述第三电极区改变其自身形状，并且随后即使所述力不再存在，所述第三电极区也仍保持其改变了的形状。
2.根据权利要求1的结构，其中，响应于在所述第一和第三电极区之间施加的所述第一写电压电势，所述第三电极区改变其自身形状，以便所述第三电极区的部分朝向所述第一电极区移动。
3.根据权利要求1的结构，其中，响应于在所述第二和第三电极区之间施加的所述第二写电压电势，所述第三电极区改变其自身形状，以便所述第三电极区的部分远离所述第一电极区移动。
4.根据权利要求1的结构，其中所述第三电极区包括碳纳米管网孔。
5.根据权利要求4的结构，其中所述碳纳米管包括沿随机方向物理地附着在一起的多个碳纳米管。
6.根据权利要求1的结构，还包括夹在所述第一和第三电极区之间并与所述第一和第三电极区直接物理接触的空间区域，其中所述空间区域不包括固体或液体材料。
7.根据权利要求1的结构，其中不存在(i)包括固体或液体材料和(ii)夹在所述第一和第三电极区之间并与所述第一和第三电极区直接物理接触的空间区域。
8.根据权利要求1的结构，其中所述第一和第二电极区包括掺杂的多晶硅。
9.根据权利要求1的结构，还包括在所述第二和第三电极区之间设置的介质区，其中，响应于在所述第二和第三电极区之间施加的所述第二写电压电势，所述介质区防止所述第三电极与所述第二电极区直接物理接触。
10.一种半导体结构，包括：
(a)衬底；
(b)在所述衬底上的第一电极区和第二电极区；
(c)在所述第一和第二电极区之间设置的第三电极区，以及
(d)在所述第一和第三电极区之间设置的隧穿介质层，
其中，在施加于所述第一和第三电极区之间的第一写电压电势下，所述第三电极区改变其自身形状以与所述隧穿介质层直接物理接触，以便响应于随后在所述第一和第三电极区之间施加的预定读电压电势，读出电流在所述第一和第三电极区之间隧穿通过所述隧穿介质层，
其中，在施加于所述第二和第三电极区之间的第二写电压电势下，所述第三电极区改变其自身形状以远离所述隧穿介质层，以便响应于在所述第一和第三电极区之间施加的所述预定读电压电势，所述读出电流不在所述第一和第三电极区之间流动，
其中存在力，以便响应于施加到所述第三电极区的所述力，所述第三电极区改变其自身形状，并且随后即使所述力不再存在，所述第三电极区也仍保持其改变了的形状，
其中所述第三电极区包括碳纳米管网孔，以及
其中响应于在所述第一和第三电极区之间施加的所述第一写电压电势，所述隧穿介质层防止所述第三电极与所述第一电极区直接物理接触。
11.根据权利要求10的结构，其中，响应于在所述第一和第三电极区之间施加的所述第一写电压电势，所述第三电极区改变其自身形状，以便所述第三电极区的部分朝向所述第一电极区移动。
12.根据权利要求10的结构，其中，响应于在所述第二和第三电极区之间施加的所述第二写电压电势，所述第三电极区改变其自身形状，以便所述第三电极区的部分远离所述第一电极区移动。
13.根据权利要求10的结构，其中所述碳纳米管包括沿随机方向物理地附着在一起的多个碳纳米管。
14.根据权利要求10的结构，还包括在所述第二和第三电极区之间设置的介质区，其中，响应于在所述第二和第三电极区之间施加的所述第二写电压电势，所述介质区防止所述第三电极与所述第二电极区直接物理接触。
15.一种半导体结构的操作方法，包括以下步骤：
提供一种结构，所述结构包括(a)衬底，(b)在所述衬底上的第一电极区和第二电极区，(c)在所述第一和第二电极区之间设置的第三电极区，以及(d)在所述第一和第三电极区之间设置的隧穿介质层，其中存在力，以便响应于施加到所述第三电极区的所述力，所述第三电极区改变其自身形状，并且随后即使所述力不再存在，所述第三电极区也仍保持其改变了的形状；以及
在所述第一和第三电极区之间施加第一写电压电势，以使所述第三电极区的部分朝向所述隧穿介质层移动并与所述隧穿介质层直接物理接触，以便响应于随后在所述第一和第三电极区之间施加的预定读电压电势，读出电流在所述第一和第三电极区之间隧穿通过所述隧穿介质层。
16.根据权利要求15的方法，还包括在所述第二和第三电极区之间施加第二写电压电势，以使所述第三电极区的部分移动远离所述隧穿介质层，以便所述第三电极区变为不与所述隧穿介质层直接物理接触，以及以便响应于随后在所述第一和第三电极区之间施加的所述预定读电压电势，所述读出电流将不在所述第一和第三电极区之间隧穿通过所述隧穿介质层。
17.根据权利要求15的方法，其中所述第三电极区包括碳纳米管网孔。
18.根据权利要求17的方法，其中所述碳纳米管网孔包括沿随机方向物理地附着在一起的多个碳纳米管。
19.根据权利要求15的方法，其中所述结构还包括夹在所述第二和第三电极区之间的介质区。
CN200610143832A 2005-12-01 2006-11-09 存储器结构及其操作方法 Active CN100580933C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/275,010 US7385839B2 (en) 2005-12-01 2005-12-01 Memory devices using carbon nanotube (CNT) technologies
US11/275010 2005-12-01

Publications (2)

Publication Number Publication Date
CN1976040A CN1976040A (zh) 2007-06-06
CN100580933C true CN100580933C (zh) 2010-01-13

Family

ID=38125951

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200610143832A Active CN100580933C (zh) 2005-12-01 2006-11-09 存储器结构及其操作方法

Country Status (3)

Country Link
US (2) US7385839B2 (zh)
JP (1) JP2007158332A (zh)
CN (1) CN100580933C (zh)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7583526B2 (en) * 2003-08-13 2009-09-01 Nantero, Inc. Random access memory including nanotube switching elements
US7385839B2 (en) * 2005-12-01 2008-06-10 International Business Machines Corporation Memory devices using carbon nanotube (CNT) technologies
US7652923B2 (en) * 2007-02-02 2010-01-26 Macronix International Co., Ltd. Semiconductor device and memory and method of operating thereof
JP2008258488A (ja) * 2007-04-06 2008-10-23 Oki Electric Ind Co Ltd 半導体装置の製造方法
US8878235B2 (en) 2007-12-31 2014-11-04 Sandisk 3D Llc Memory cell that employs a selectively fabricated carbon nano-tube reversible resistance-switching element and methods of forming the same
US8236623B2 (en) * 2007-12-31 2012-08-07 Sandisk 3D Llc Memory cell that employs a selectively fabricated carbon nano-tube reversible resistance-switching element and methods of forming the same
US8558220B2 (en) * 2007-12-31 2013-10-15 Sandisk 3D Llc Memory cell that employs a selectively fabricated carbon nano-tube reversible resistance-switching element formed over a bottom conductor and methods of forming the same
US8304284B2 (en) * 2008-04-11 2012-11-06 Sandisk 3D Llc Memory cell that employs a selectively fabricated carbon nano-tube reversible resistance-switching element, and methods of forming the same
US8530318B2 (en) 2008-04-11 2013-09-10 Sandisk 3D Llc Memory cell that employs a selectively fabricated carbon nano-tube reversible resistance-switching element formed over a bottom conductor and methods of forming the same
US8133793B2 (en) * 2008-05-16 2012-03-13 Sandisk 3D Llc Carbon nano-film reversible resistance-switchable elements and methods of forming the same
US8569730B2 (en) * 2008-07-08 2013-10-29 Sandisk 3D Llc Carbon-based interface layer for a memory device and methods of forming the same
US8557685B2 (en) * 2008-08-07 2013-10-15 Sandisk 3D Llc Memory cell that includes a carbon-based memory element and methods of forming the same
US8835892B2 (en) * 2008-10-30 2014-09-16 Sandisk 3D Llc Electronic devices including carbon nano-tube films having boron nitride-based liners, and methods of forming the same
US8421050B2 (en) * 2008-10-30 2013-04-16 Sandisk 3D Llc Electronic devices including carbon nano-tube films having carbon-based liners, and methods of forming the same
US20100108976A1 (en) * 2008-10-30 2010-05-06 Sandisk 3D Llc Electronic devices including carbon-based films, and methods of forming such devices
US8183121B2 (en) 2009-03-31 2012-05-22 Sandisk 3D Llc Carbon-based films, and methods of forming the same, having dielectric filler material and exhibiting reduced thermal resistance
US8481396B2 (en) * 2009-10-23 2013-07-09 Sandisk 3D Llc Memory cell that includes a carbon-based reversible resistance switching element compatible with a steering element, and methods of forming the same
US8551855B2 (en) * 2009-10-23 2013-10-08 Sandisk 3D Llc Memory cell that includes a carbon-based reversible resistance switching element compatible with a steering element, and methods of forming the same
US8551850B2 (en) * 2009-12-07 2013-10-08 Sandisk 3D Llc Methods of forming a reversible resistance-switching metal-insulator-metal structure
US8389375B2 (en) * 2010-02-11 2013-03-05 Sandisk 3D Llc Memory cell formed using a recess and methods for forming the same
US8237146B2 (en) * 2010-02-24 2012-08-07 Sandisk 3D Llc Memory cell with silicon-containing carbon switching layer and methods for forming the same
US20110210306A1 (en) * 2010-02-26 2011-09-01 Yubao Li Memory cell that includes a carbon-based memory element and methods of forming the same
US8471360B2 (en) 2010-04-14 2013-06-25 Sandisk 3D Llc Memory cell with carbon switching material having a reduced cross-sectional area and methods for forming the same
KR20180095977A (ko) * 2017-02-20 2018-08-29 에스케이하이닉스 주식회사 카본 나노 튜브들을 갖는 시냅스를 포함하는 뉴로모픽 소자

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB9309327D0 (en) * 1993-05-06 1993-06-23 Smith Charles G Bi-stable memory element
US6911682B2 (en) * 2001-12-28 2005-06-28 Nantero, Inc. Electromechanical three-trace junction devices
US6643165B2 (en) 2001-07-25 2003-11-04 Nantero, Inc. Electromechanical memory having cell selection circuitry constructed with nanotube technology
US6574130B2 (en) 2001-07-25 2003-06-03 Nantero, Inc. Hybrid circuit having nanotube electromechanical memory
JP4619000B2 (ja) * 2001-07-27 2011-01-26 マサチューセッツ インスティテュート オブ テクノロジー 電池構造、自己組織化構造、及び関連方法
US6715516B2 (en) * 2001-12-19 2004-04-06 Novo Nordisk A/S Method and apparatus for filling cartridges with a liquid
US7176505B2 (en) * 2001-12-28 2007-02-13 Nantero, Inc. Electromechanical three-trace junction devices
US6784028B2 (en) * 2001-12-28 2004-08-31 Nantero, Inc. Methods of making electromechanical three-trace junction devices
EP1341184B1 (en) * 2002-02-09 2005-09-14 Samsung Electronics Co., Ltd. Memory device utilizing carbon nanotubes and method of fabricating the memory device
JP4071601B2 (ja) * 2002-11-11 2008-04-02 富士通株式会社 半導体装置
US7113426B2 (en) * 2003-03-28 2006-09-26 Nantero, Inc. Non-volatile RAM cell and array using nanotube switch position for information state
US6944054B2 (en) * 2003-03-28 2005-09-13 Nantero, Inc. NRAM bit selectable two-device nanotube array
US7075141B2 (en) * 2003-03-28 2006-07-11 Nantero, Inc. Four terminal non-volatile transistor device
US7199498B2 (en) * 2003-06-02 2007-04-03 Ambient Systems, Inc. Electrical assemblies using molecular-scale electrically conductive and mechanically flexible beams and methods for application of same
US7280394B2 (en) * 2003-06-09 2007-10-09 Nantero, Inc. Field effect devices having a drain controlled via a nanotube switching element
WO2005084164A2 (en) * 2003-08-13 2005-09-15 Nantero, Inc. Nanotube-based switching elements and logic circuits
EP1665278A4 (en) * 2003-08-13 2007-11-07 Nantero Inc NANOROUS-BASED SWITCHING ELEMENTS WITH MULTIPLE CONTROLS AND CIRCUITS MADE THEREFROM
WO2005017967A2 (en) * 2003-08-13 2005-02-24 Nantero, Inc. Nanotube device structure and methods of fabrication
JP4162138B2 (ja) * 2003-10-27 2008-10-08 株式会社リガク 昇温脱離ガス分析装置
US7167026B2 (en) * 2004-06-18 2007-01-23 Nantero, Inc. Tri-state circuit using nanotube switching elements
US7164744B2 (en) * 2004-06-18 2007-01-16 Nantero, Inc. Nanotube-based logic driver circuits
KR100723412B1 (ko) * 2005-11-10 2007-05-30 삼성전자주식회사 나노튜브를 이용하는 비휘발성 메모리 소자
US7385839B2 (en) * 2005-12-01 2008-06-10 International Business Machines Corporation Memory devices using carbon nanotube (CNT) technologies
KR100799722B1 (ko) * 2006-12-12 2008-02-01 삼성전자주식회사 메모리 소자 및 그 제조 방법

Also Published As

Publication number Publication date
US20080117671A1 (en) 2008-05-22
US7385839B2 (en) 2008-06-10
CN1976040A (zh) 2007-06-06
US7483285B2 (en) 2009-01-27
US20070133266A1 (en) 2007-06-14
JP2007158332A (ja) 2007-06-21

Similar Documents

Publication Publication Date Title
CN100580933C (zh) 存储器结构及其操作方法
CN103392234B (zh) 硅纳米管mosfet
CN100461420C (zh) 双栅极鳍型场效应晶体管增益单元及其制造方法
KR100834829B1 (ko) 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법
US8188554B2 (en) Memory device having movable electrode and method of manufacturing the memory device
US7973343B2 (en) Multibit electro-mechanical memory device having cantilever electrodes
US7821821B2 (en) Multibit electro-mechanical device and method of manufacturing the same
CN101211959B (zh) 相变化存储器元件及其制造方法
US7897424B2 (en) Method of manufacturing an electrical-mechanical memory device
KR100936810B1 (ko) 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법
CN101675502A (zh) 包括纳米线的非易失性存储器单元及其制造方法
US7868401B2 (en) Multibit electro-mechanical memory device having at least one cantilever electrode and at least one gate line and manufacturing method thereof
KR100842730B1 (ko) 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법
US7791936B2 (en) Multibit electro-mechanical memory device and method of manufacturing the same
TWI362722B (en) Transistor surround gate structure with silicon-on-insulator isolation for memory cells, memory arrays, memory devices and systems and methods of forming same
JP4906280B2 (ja) メモリ・ゲイン・セル、メモリ回路、およびゲイン・セルのための構造を形成する方法（水平メモリ・ゲイン・セル）
CN114078781A (zh) 半导体存储器的制备方法及半导体存储器
KR102555618B1 (ko) 가변 커패시턴스를 사용하는 문턱 전압 변조 메모리 디바이스 및 그 형성 방법
CN101958248B (zh) Pn结二极管、相变随机存储器及其制作方法
CN103972383B (zh) 二极管选择元件阵列结构的相变化存储器及制造方法
KR20080082715A (ko) 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20171107

Address after: Grand Cayman, Cayman Islands

Patentee after: GLOBALFOUNDRIES INC.

Address before: American New York

Patentee before: Core USA second LLC

Effective date of registration: 20171107

Address after: American New York

Patentee after: Core USA second LLC

Address before: American New York

Patentee before: International Business Machines Corp.