CN100587838C - 具有电荷存储位置的存储器 - Google Patents

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Abstract

一种存储器，它具有邻接半导体结构(1105)面对的侧壁的栅结构，包括沟道区(1725)以及栅结构与面对的侧壁之间的多个电荷存储位置(1713、1715、1709、1711)。沟道区位于在一个实施例中用作源/漏区的二个电流端子区之间。存储单元可以被提供在存储单元阵列(1801)中，其中，一个栅结构被耦合到一个字线，而另一个栅结构被耦合到另一个字线。在一个实施例中，各个单元包括4个电荷存储位置，各存储1位数据。

Description

具有电荷存储位置的存储器
技术领域
本发明一般涉及到存储器，具体地说是涉及到具有电荷存储位置的存储器。
背景技术
一些存储器(例如非易失存储器)利用晶体管的电荷存储位置来存储数据。这种存储器的例子包括薄膜存储器和浮栅存储器。这种类型的存储器可以用平面CMOS晶体管来实现。由于接触面积要求之类的按比例缩小能力限制，提供平面晶体管的存储器中的电荷存储位置的密度可能受到限制。而且，可能难以在具有非平面晶体管的集成电路中提供具有平面晶体管的存储器。
所希望的是一种解决上述问题的存储器。
发明内容
根据本发明的一方面，提供一种存储器件，它包括：衬底；衬底上的半导体结构，此半导体结构包括第一电流区与第二电流区之间的沟道区，此半导体结构具有第一侧壁和第二侧壁，第二侧壁面对第一侧壁；邻接第一侧壁的栅结构，沟道区包括沿邻接栅结构的第一侧壁而安置的部分；以及电荷存储位置，它至少包括位于第一侧壁与栅结构之间的部分。
根据本发明的另一方面，提供一种包括上述的存储器件的存储器阵列，此存储器阵列还包括：耦合到所述栅结构的第一字线；耦合到所述第二栅结构的第二字线；其中，第一电压被施加到第一字线，第二电压被施加到第二字线，以便读取电荷存储位置；其中，第二电压被施加到第一字线，第一电压被施加到第二字线，以便读取第二电荷存储位置。
根据本发明的另一方面，提供一种存储器，它包括：多个存储单元，各个存储单元具有第一栅结构、第二栅结构、第一掺杂区、第二掺杂区、以及邻接第一栅结构和第二栅结构且位于第一掺杂区与第二掺杂区之间的沟道区，其中，各个多个存储单元包括4个存储位置；第一行多个存储单元，它们具有耦合到第一字线的第一栅结构和耦合到第二字线的第二栅结构；第二行多个存储单元，它们具有耦合到第三字线的第一栅结构和耦合到第四字线的第二栅结构；包括第一行和第二行中的第一部分的第一列多个存储单元，它们具有耦合到第一位线的第一掺杂区和耦合到第二位线的第二掺杂区；以及包括第一行和第二行中的第二部分的第二列多个存储单元，它们具有耦合到第二位线的第一掺杂区和耦合到第三位线的第二掺杂区。
根据本发明的另一方面，提供一种对上述的存储器的位于第一行和第一列的存储单元的第一电荷存储位置进行编程的方法，它包括：将第一正电压施加到第一字线，将第一负电压施加到第二字线，将第一负电压施加到第二位线，将比第一负电压负得更少的第二负电压施加到第一位线，将不高于地的电压施加到第三和第四字线，以及将第一负电压施加到第三位线。
根据本发明的另一方面，提供一种对上述的存储器的位于第一行和第一列的存储单元的第一存储位置进行擦除的方法，它包括：将第一负电压施加到第一字线，将第一正电压施加到第一位线，以及将不高于地电位的电压施加到第二和第三位线以及第二、第三、第四字线。
根据本发明的另一方面，提供一种制作半导体器件的方法，它包括：提供衬底；在衬底上提供半导体结构，此半导体结构具有第一侧壁、第二侧壁、以及顶部表面；在半导体结构中形成第一导电类型的第一区；在半导体结构中形成第一导电类型的第二区；在半导体结构中的第一区与第二区之间形成第二导电类型的沟道区；形成邻接第一侧壁的第一栅结构；以及形成至少包括位于第一侧壁与第一栅结构之间的部分的第一电荷存储位置。
附图说明
参照附图，本技术领域的熟练人员可以更好地理解本发明及其各种目的、特点、以及优点。
图1是根据本发明的晶体管制造阶段中半导体晶片一个实施方案的局部侧面剖面图。
图2是根据本发明的晶体管制造另一阶段中半导体晶片一个实施方案的局部等角图。
图3是根据本发明的晶体管制造另一阶段中半导体晶片一个实施方案的局部等角图。
图4是根据本发明的晶体管制造另一阶段中半导体晶片一个实施方案的局部侧面剖面图。
图5是根据本发明的晶体管制造另一阶段中半导体晶片一个实施方案的局部侧面剖面图。
图6是根据本发明的晶体管制造另一阶段中半导体晶片一个实施方案的局部侧面剖面图。
图7是根据本发明的晶体管制造另一阶段中半导体晶片一个实施方案的局部侧面剖面图。
图8是根据本发明的晶体管制造另一阶段中半导体晶片一个实施方案的局部侧面剖面图。
图9是根据本发明的晶体管制造另一阶段中半导体晶片一个实施方案的局部等角图。
图10是根据本发明的晶体管制造另一阶段中半导体晶片一个实施方案的局部侧面剖面图。
图11是根据本发明的晶体管制造阶段中半导体晶片另一个实施方案的局部侧面剖面图。
图12是根据本发明的晶体管制造另一阶段中半导体晶片另一个实施方案的局部侧面剖面图。
图13是根据本发明的晶体管制造另一阶段中半导体晶片另一个实施方案的局部侧面剖面图。
图14是根据本发明的晶体管制造另一阶段中半导体晶片另一个实施方案的局部侧面剖面图。
图15是根据本发明的晶体管制造另一阶段中半导体晶片另一个实施方案的局部侧面剖面图。
图16是根据本发明的晶体管制造另一阶段中半导体晶片另一个实施方案的局部等角图。
图17是根据本发明的晶体管另一个实施方案的局部切开的俯视图。
图18是根据本发明的存储器阵列一个实施方案的示意图。
图19列举了用来对根据本发明的存储器阵列的电荷存储位置进行编程、擦除、以及读取的施加到存储器阵列的位线和字线的一组电压的一个实施方案的表格。
图20列举了用来对根据本发明的存储器阵列的另一电荷存储位置进行编程、擦除、以及读取的施加到存储器阵列的位线和字线的一组电压的一个实施方案的表格。
图21列举了用来对根据本发明的存储器阵列的电荷存储位置进行编程、擦除、以及读取的施加到另一存储器阵列的位线和字线的一组电压的另一个实施方案的表格。
图22列举了用来对根据本发明的存储器阵列的另一电荷存储位置进行编程、擦除、以及读取的施加到另一存储器阵列的位线和字线的一组电压的另一个实施方案的表格。
在不同的附图中采用相同的参考号来表示完全相同的元件，除非另有说明。
具体实施方式
下面对实施本发明的模式进行详细的描述。此描述是示例性的而不是为了限制本发明。
图1示出了根据本发明的具有独立栅结构的晶体管制造阶段中半导体晶片一个实施方案的局部侧面剖面图。晶片101包括具有绝缘层103的衬底。结构104已经被形成在绝缘层103上。结构104包括形成在绝缘层103上的半导体结构部分105、形成在半导体结构部分105和层103上的介质部分111(例如二氧化硅)、以及位于部分111和部分105上的氮化物部分109。在一个实施方案中，借助于在层103上淀积半导体材料层，在半导体层上形成介质层(例如用半导体层的热氧化或用高K介质的原子层淀积方法)，然后在介质上淀积氮化物层，来形成结构104。然后对半导体层、介质层、以及氮化物层进行图形化以形成结构104。然后，在半导体结构部分105的侧壁上形成介质层106。如稍后要示出的那样，晶体管的沟道区和电流端子区被形成在结构104的半导体结构部分105中。在一个实施方案中，半导体结构部分105由键合在绝缘层103上的外延硅组成。在另一实施方案中，105部分可以由多晶硅或其它半导体材料组成。在一个实施方案中，结构104是FinFET的翅片形结构。在其它实施方案中，109部分可以由能够被用作硬腐蚀掩模的其它材料(例如其它介质)组成。
参照图2，共形多晶硅层203被淀积在晶片101上，包括结构104上。如稍后要示出的那样，多晶硅层203被用来形成FinFET晶体管的独立栅结构。在其它实施方案中，层203可以由诸如钨、钛、氮化钽硅、诸如钴或镍的硅化物之类的硅化物、锗、硅锗、其它金属、或它们的组合之类的其它栅材料组成。在所示的实施方案中，共形的氮化物层205然后被淀积在层203上。在一个实施方案中，层205被用作抗反射涂层和用来对层203进行腐蚀的硬掩模。在某些实施方案中，可以不包括层205。在某些实施方案中，可以在淀积层205之前对层203进行掺杂。在这些实施方案中，可以用单次或多次注入在各种能量、角度、和/或注入剂种类下对层205进行掺杂。例如在一个实施方案中，可以用第一掺杂剂在第一角度下对图2所示层203的左边进行掺杂，以便提供具有第一导电类型的部分，并可以在相对于图2的第二角度对图2所示层203的右边进行掺杂，以便提供具有第二导电类型的部分。
图3是晶片101在层205和203已经被图形化以形成栅结构301之后的局部等角图。在某些实施方案中，用常规的光刻技术来对层205和203进行图形化。在图形化过程中，位于结构104上但不位于栅结构301下方的部分氮化物部分109被清除。在其它实施方案中，可以在制造过程的稍后阶段中来清除这部分氮化物部分109。
结构104包括位于结构104的105部分各末端的电流端子区303和305。在得到的晶体管结构是场效应晶体管(FET)的一个实施方案中，区域303和305分别用作源区和漏区。此时可以用例如注入或等离子体掺杂方法来对区域303和305进行掺杂。
图4示出了晶片101在其上淀积平坦层403之后的局部剖面图。在某些实施方案中，层403可以由例如光抗蚀剂、甩涂玻璃、或有机抗反射涂层材料组成。可以借助于甩涂技术或借助于化学气相淀积技术随之以化学机械抛光或回流，来形成层403。
图5示出了在层403已经被回腐蚀到低于位于结构104上氮化物层203的505部分顶部的高程以便暴露505部分之后的晶片101。在一个实施方案中，可以例如用常规干法腐蚀或湿法腐蚀技术来对层403进行回腐蚀。在所示的实施方案中，在回腐蚀之后，层403的厚度足以覆盖层205的503部分，致使可以用腐蚀方法来清除层205的505部分，而无须清除503部分。
在其它实施方案中，可以借助于将层403的材料平坦淀积到图5所示的高程或其它所希望的高程，来形成图5所示的层403最终结构。
图6示出了位于结构104上的氮化物层205的505部分已经被腐蚀清除之后的图5情况，如图6所示，层403防止了层205的503部分在505部分的腐蚀过程中被清除。
参照图7，在层205的505部分已经被清除之后，先前位于层205被清除部分505下方的层203部分，被非磨损腐蚀(例如湿法腐蚀或干法腐蚀)方法清除，从而形成独立的栅结构701和703。层403(与层205的剩余部分一起)防止了层203的707和709部分在层203的腐蚀过程中被清除。栅结构701和703各具有沿结构104侧壁排列的垂直部分。
利用形成独立栅结构的平坦层，可以使部分栅材料能够被清除以形成晶体管的分离栅结构，而无需额外的掩蔽步骤。在某些实施方案中，平坦层使位于结构104上的部分栅结构能够被清除，而无需清除用来形成独立栅结构的栅结构部分。在某些实施方案中，由于位于结构104上的包括栅材料的各个共形层部分从平坦层被暴露，故这些部分能够被例如腐蚀方法清除，从而隔离各个栅结构，而无须使用额外的掩蔽步骤。此外，可以避免先前所述的形成分离栅过程中的对准问题。
图8示出了在清除层403和205剩余部分之后的图7情况。在某些实施方案中，可以用湿法腐蚀或干法腐蚀方法来清除这些层。在其它实施方案中，不清除层403和205的剩余部分。
图9示出了图8所示晶体管的等角图。在稍后的加工阶段中，用常规的半导体技术来形成晶体管的隔垫和硅化物层。区域903和905用作电流端子接触(例如FET的源/漏接触)。而且，区域907和909分别用作栅结构701和703的栅接触。
图10示出了在分别于区域907和909上形成栅通道1003和1005之后的图8情况。低K介质材料1009被示为淀积在得到的晶体管结构上。可以在晶片101上执行此处未示出的其它常规加工阶段，以便形成半导体器件的其它常规结构(例如互连和钝化层)。然后，对晶片进行切割，以便分离晶片的各个集成电路。
可以用其它工艺来制作具有根据本发明的独立栅结构的晶体管。例如，可以如图10所示在如上述形成隔垫和/或硅化物之后，来执行平坦层403的形成和位于结构104上的部分栅材料(例如在层203中)的清除。而且，可以不用共形氮化物层205来制作具有独立栅结构的晶体管。利用这些实施方案，平坦层403可以被形成为使位于结构104上的栅材料(例如203)的顶部为腐蚀而被暴露。
在某些实施方案中，可以用硬布线(例如延伸在各个栅结构之间的导电材料)或用使栅结构能够选择性地耦合到一起的其它晶体管，将各个独立的栅结构耦合到一起。
图11-17示出了在根据本发明的具有独立栅结构的晶体管的另一实施方案制造的各个阶段中的半导体晶片。形成的晶体管也包括位于晶体管的栅和沟道区之间的电荷存储位置。如稍后要描述的那样，这种晶体管可以被用作非易失存储器件，将数据存储在电荷存储位置中。
晶片1101包括具有绝缘层1103的衬底。结构1104已经被形成在绝缘层1103上。在一个实施方案中，结构1104是一种具有电荷存储位置的FinFET晶体管的“翅片”结构。结构1104包括形成在绝缘层1103上的半导体结构部分1105、形成在半导体结构部分1105和层1103上的介质部分1111(例如二氧化硅)、以及位于1111部分和1105部分上的氮化物部分1109。在一个实施方案中，借助于在层1103上淀积半导体材料层、在半导体材料层上形成介质层(例如用半导体层的热氧化或用高K介质的原子层淀积方法)、然后在介质上淀积氮化物层，来形成结构104。然后对半导体层、介质层、以及氮化物层进行图形化，以便形成其中半导体层、介质部分1111、以及氮化物部分1109的侧壁彼此对齐的结构。在所示的实施方案中，半导体层的剩余部分然后被裁剪(例如用具有各向同性组分的干法腐蚀方法)，以便使剩余半导体层的侧壁凹陷而形成图11所示的1105部分。在其它的实施方案中，结构部分1105不被裁剪。在某些实施方案中，可以在用常规半导体加工技术对半导体材料层进行图形化之前，对结构部分1105进行掺杂，以便提供具有特殊导电类型的105部分的沟道区。
然后，介质层1107被形成在半导体结构部分1105的侧壁上。如稍后要示出的那样，沟道区和电流端子区被形成在1105部分中。在一个实施方案中，半导体结构部分1105由键合在绝缘层1103上的外延硅组成。在其它实施方案中，1105部分可以由多晶硅或其它半导体材料组成。在一个实施方案中，结构1104是一种FinFET的翅片形结构。
参照图12，电荷存储材料层1203然后被淀积在包括结构1104的晶片1101上。在一个实施方案中，层1203包括诸如多晶硅之类的导电材料层(例如浮栅晶体管的情况那样)。在其它实施方案中，层1203可以包括其它类型的电荷存储材料，包括具有多个电荷捕获单元的材料(例如薄膜晶体管的情况那样的氮化硅)。在另一些实施方案中，层1203可以包括分立的电荷存储材料(例如埋置在介质层中的纳米晶体硅)。在某些实施方案中，纳米晶体的直径为2-10nm，密度为每平方厘米3-10×1011。在其它实施方案中，层1203可以由多个层组成，例如硅纳米晶体层和淀积在硅纳米晶体层上的氮化硅层或埋置在二个介质材料层之间的硅纳米晶体层。
图13示出了层1203已经被腐蚀以清除位于氮化物部分1109上和位于绝缘层1103上的层1203部分之后的晶片1101的局部剖面图。剩余的层1203部分将稍后被腐蚀，以便形成位于结构1104面对的侧壁上的隔离的电荷存储结构1307和1305。在一个实施方案中，用各向异性干法腐蚀方法对层1203进行腐蚀，来形成存储结构1307和1305。在某些实施方案中，电荷存储材料由高电阻率材料组成，致使泄漏电流很小，就不用腐蚀层1203。在这种实施方案中，具有电荷存储位置的电荷存储结构可能是邻接层1203的一部分。
图14示出了已经在晶片1101上淀积控制介质共形层1403之后以及已经在层1403上淀积栅材料共形层1407之后的晶片1101局部剖面图。
在淀积栅材料层1407之后，相似于图2-8所述的工艺那样，对晶片进行进一步加工，以便形成二个栅结构。例如，相似于图2中的氮化物层205，氮化物层(未示出)被淀积在层1407上。然后对此氮化物层和层1407进行图形化，以便形成相似于图3所示栅结构301的栅结构。在某些实施方案中，在层1407已经被腐蚀之后，位于介质层1107侧面上且不在栅结构下方的部分电荷存储层1203被腐蚀。在形成栅结构之后，平坦层(相似于图5中的层403)被形成，其中，位于结构1104上的氮化物层部分被暴露(见图5及其说明)。在清除氮化物层的暴露部分之后，位于结构1104上的栅材料被腐蚀，以便以相似于图6-8所述的方式形成栅结构1505和1503(见图15)。
图15示出了形成栅结构1505和1503之后的晶片1101局部侧视图。图16是图15所示晶体管结构的局部等角图。区域1607和1605用作电流端子区，以1611和1613用作这些区域的电流端子接触(例如FET的源/漏接触)。而且，区域1620和1617分别用作栅结构1505和1503的栅接触。
在某些实施方案中，栅结构1503和1505被掺杂。在一个实施方案中，在栅材料层上淀积氮化物层(例如205)之前，这些栅结构的材料被掺杂。而且，在某些实施方案中，在形成栅结构1505和1503之后，电流端子区1607和1605被掺杂，以便提供不同于半导体结构部分1105的沟道区导电类型的导电类型。
在稍后的加工阶段中，用常规的半导体技术，在晶体管结构1621上形成硅化物层、隔垫、栅通道、以及电流端子通道。低K介质材料(例如1009)也可以淀积在得到的晶体管结构1621上。可以在晶片1101上执行此处未示出的其它常规加工阶段，来形成集成电路的其它常规结构(例如互连和钝化层)。
图16所示得到的晶体管结构1621可以被用作非易失存储单元，它具有4个隔离的电荷存储位置(电荷存储结构1305和1307中各2个)，各能够存储1位数据。
图17是图16所示晶体管结构1621的局部切开俯视图。电荷存储结构1305包括二个电荷存储位置1709和1711，且电荷存储结构1307包括二个电荷存储位置1713和1715。借助于将电压施加到电流端子区1605和1607以及栅结构1503和1505，这4个电荷存储位置可以被编程、读取、以及擦除。
在一个实施方案中，晶体管结构1621用作二个共用源/漏区且各具有二个电荷存储位置的功能MOSFET晶体管。栅结构1503用作一个功能晶体管的栅，而栅结构1505用作另一功能晶体管的栅。电荷存储位置1709和1711用作以栅结构1503作为其栅的功能晶体管的电荷存储位置。电荷存储位置1713和1715用作以栅结构1505作为其栅的功能晶体管的电荷存储位置。
在所示实施方案中，半导体结构部分1105包括位于电流端子区1605与1607之间的沟道区1725(大致由虚线分隔)。沟道区1725被掺杂，以便提供第一导电类型，而电流端子区1605和1607被掺杂以便提供第二导电类型。
在晶体管结构1621的工作过程中，当超过与栅结构1503相关的功能晶体管的阈值电压的电压被施加到栅结构1503时，反型区就沿邻接栅结构1503的沟道区1725的侧壁形成。当超过与栅结构1505相关的功能晶体管的阈值电压的电压被施加到栅结构1505时，反型层就沿邻接栅结构1505的沟道区1725的侧壁形成。在栅结构1503与1505之间的1105部分比较薄的某些实施方案中，出现反型层的区域可能重叠。
可以将电荷注入到各个电荷存储位置中(例如用热载流子注入方法)，以便提高与此电荷存储位置相关的功能晶体管的阈值电压。例如，为了将电荷存储在电荷存储位置1709中，正电压(Vpp)被施加到栅结构1503，0.5Vpp被施加到电流端子区1605，且地电位被施加到电流端子区1607和栅结构1505。
各个电荷存储位置可以被彼此独立地读取。将正电压(Vdd)施加到邻接电荷存储位置的栅结构，且将正电压(Vdd)施加到电荷存储位置面对侧上的电流端子，将会有效地读取存储在电荷存储位置中的电荷，而不受存储在其它电荷存储位置中的电荷的影响。例如，为了读取电荷存储位置1709，正电荷被施加到栅结构1503和电流端子区1607，地电位(VSS)被施加到栅结构1505和电流端子区1605。施加到电流端子区1607的电压足够正，以便有效地掩蔽或遮挡任何存在于电荷存储位置1711中的电荷。以这种方式，通过沟道区的电流主要受到存储在位置1709中的电荷影响，而不受存储在任何其它电荷存储位置中的电荷的影响。
为了擦除存储在电荷存储位置中的电荷，可以采用热载流子注入技术。例如，为了擦除存储在电荷存储位置1709中的电荷，负电压(-Vpp)被施加到栅结构1503，而正电压(Vpp)被施加到电流端子区1605和邻接电荷存储位置1709的电流端子。地电位(Vss)被施加到电流端子区1605和栅结构1505。
在另一实施方案中，借助于将负电压(-Vpp)施加到栅结构1503和1505，且将正电压(Vpp)施加到电流端子区1605和1607，可以同时擦除结构1621的电荷存储位置。
在其它实施方案中，可以用其它的编程、读取、和/或擦除技术来对晶体管结构1621电荷存储位置中的电荷进行编程、读取、和/或擦除。例如可以采用对具有二个存储位置的非易失存储单元进行读取的其它常规技术。
在其它实施方案中，可以利用晶体管结构1621使其仅仅提供二个电荷存储位置。在一个这样的实施方案中，第一电荷存储位置位于电荷存储结构1305中，而第二电荷存储位置位于电荷存储结构1307中。利用这些实施方案，晶体管结构1621被用作二个功能晶体管，各个功能晶体管包括电荷存储位置。在这一实施方案的一个实施例中，电荷存储层可以如浮栅晶体管的情况那样由导电材料(例如多晶硅)组成。
在仅仅具有二个电荷存储位置的其它实施方案中，各个电荷存储结构(1305和1307)能够独立地存储电荷，但晶体管结构1621可以如具有4个阈值电压电平的单个功能晶体管那样被读取。阈值电压可以是存储在二个电荷存储结构中的电荷的函数。在此实施方案中，可以用施加到各个栅结构的不同电压对电荷存储结构进行编程。可以用施加到二个栅结构的单个电压来对晶体管结构进行读取。在某些这种实施方案中，各个栅结构优选为不同导电类型的，或优选为具有不同的功函数。
在其它实施方案中，具有邻接沟道区侧壁的栅结构的晶体管结构，可以具有其它的构造。例如，沟道区1725的宽度、长度、和/或高度可以是其它尺寸。而且，在其它实施方案中，多个晶体管结构可以被连接到一起，其中，各个晶体管结构共用一个具有邻接晶体管结构的电流端子区(例如1607)。沟道区(例如1725)和栅结构(例如1503和1505)可以位于共用的电流端子区(例如1607和1605)之间。图18所示的阵列可以代表这种做法的一个例子，其中，一个晶体管结构的电流端子区用作另一个晶体管结构的电流端子。例如，参照图16，当结构1104的中间结构1631从末端结构1630延伸时，第二中间结构(未示出)可以沿相反的方向(向图17所示的左边)从末端结构1630延伸。当中间结构1631从末端结构1629延伸时，第三中间结构(未示出)可以沿相反的方向(向图17所示的右边)从末端结构1629延伸。相似于栅结构1503和1505的一对栅结构可以邻接第二中间结构和第三中间结构的各个侧壁，相似于栅结构1503和1505相对于中间结构1631的位置。
在其它实施方案中，栅结构1503和1505可以具有不同的导电类型。在一个实施方案中，利用不同掺杂剂种类的偏角注入，可以实现这一点。例如可以用P+掺杂剂来注入栅结构1505，而用N+掺杂剂来注入栅结构1503。
图18是非易失存储器阵列的电路图，晶体管结构1621被用作包括4个存储位置(1713、1709、1715、1711)的存储单元。在一个实施方案中，阵列1801是集成电路器件的非易失存储器阵列。阵列1801包括许多存储单元，各个单元(例如1809、1805、1807)提供一个相似于晶体管结构1621的晶体管结构。各个单元包括相似于存储位置1713、1709、1715、1711的4个存储位置。
各个单元的栅结构(例如1505和1503)被耦合到字线。例如，栅结构1505被耦合到字线WL0，而栅结构1503被耦合到字线WL1。存储单元的各个电流端子区被耦合到位线。例如，端子区的端子接触1611被耦合到位线BL1，而电流端子接触1613被耦合到位线BL2。阵列1801的位线(BL0、BL1、BL2、BL3)以及字线(WL0、WL1、WL2、WL3)被耦合到用来控制各线电压的常规存储器阵列控制电路(未示出)。各个存储单元沿行和列被排列在阵列1801中。在所示的实施方案中，单元1809和晶体管结构1621单元处于同一个行中，而单元1809和1807处于同一个列中。
图19示出了施加到图18所示位线和字线以便对存储位置1713进行编程、擦除、以及读取的电压。在一个实施方案中，Vpp＝8.0V，VSS＝0，Vdd＝4.0。为了读取存储位置1713，BL1被耦合到如图19表格中“SA”所示的读出放大器(未示出)，以便确定晶体管是否已经被开通。晶体管是否已经被开通，依赖于电荷是否被存储在被读取的电荷存储位置(例如1713)处。为了对位置1713进行编程，电压VPP/2被施加到位线BL1和位于BL1之前的所有位线(例如BL0)，使那里具有被耦合到位于位线BL1之前的字线WL0的栅的位置(例如电荷存储位置1821)不被编程。地电压VSS被施加到BL1之后的所有位线(例如BL2和BL3)，使位于位线BL2之后的电荷存储位置不被无意中编程。
在其它实施方案中，阵列1801的电荷存储位置可以在分组擦除功能中被擦除。在这些实施方案中，正电压被施加到所有位线，而负电压被施加到所有字线。
图20示出了施加到图18所示位线和字线以便对存储位置1711进行编程、擦除、以及读取的电压。
如图19和20中表格所示，面对被编程、擦除、或读取的电荷存储位置的单元的栅，在这些操作中被偏置在地(VSS)。例如，在位置1713的编程、擦除、以及读取操作中，面对电荷存储位置1713的栅结构1503被偏置在VSS。
图21和22示出了在另一实施方案中被施加到阵列1801的位线和字线，以便对1801的电荷存储位置进行编程、擦除、以及读取的电压。在此实施方案中，面对被编程单元的电荷存储位置的栅，被偏置在与此位置相关的单元的栅的反电压。例如，参照图21，为了对位置1713进行编程，正电压VPP被施加到字线(WL0)，此字线WL0被耦合到栅结构1505并与电荷存储位置1713相关，而-VPP被施加到字线WL1，此字线WL1被耦合到栅结构1503并与电荷存储位置1713面对。在此实施方案中，晶体管结构沟道区的宽度和导电性使邻接栅结构的沟道区的电位受面对的栅结构影响。
由于负的编程电压能够被施加到面对被编程的电荷存储位置的栅，故施加到与被编程的单元相关的栅的电压可以相应地减小。例如，在一个实施方案中，VPP可以是6.0V。因此，由于此实施方案允许减小编程电压，故可以利用较低的编程电压。在某些实施方案中，减小编程电压可以减小提供编程电压的电路所需的面积。
在存储器阵列中采用具有邻接面对的侧壁的栅结构的晶体管而可能出现的另一优点在于，电荷存储位置的面对的栅能够提供例如具有电压控制电路的FinFET的晶体管，此电压控制电路如平面CMOS晶体管的阱电压控制电路那样有效地工作。但与平面CMOS晶体管的阱电压控制电路不同，能够独立于阵列其它行中的栅而控制对面栅的电压。这使得与用其它类型的电荷存储晶体管可能得到的技术相比，能够对阵列采用更为先进的编程和擦除技术。
利用图18所示的阵列而可能出现的一个优点在于，与采用平面CMOS NVM单元相比，可以在给定的面积内提供更多的电荷存储位置。而且，利用图18所示的阵列，由于能够仅仅用二个电流端子接触来对4个独立的存储位置进行编程，故各个晶体管可以被更紧密地安置在阵列中。在某些实施方案中，相似于晶体管结构1621的晶体管结构可以被容易地提供在具有实现FinFET技术或其它类型绝缘体上硅技术的集成电路中。
在另一实施方案中，晶体管结构1261可以被修正成仅仅具有栅与沟道区侧壁之间的一个电荷存储结构。利用这种晶体管的一个实施方案，对面的侧壁在其与面对的栅之间可能不具有电荷存储结构。面对的栅可以用作有效的阱偏置电压控制电路。
而且，上述的各种晶体管结构可以被提供在具有其它构造的存储器阵列中。而且，在其它实施方案中，可能用本说明书所述之外的其它半导体工艺，包括用来形成独立栅结构的其它常规工艺，来制作具有邻接半导体结构面对的侧壁的二个独立栅结构以及具有位于栅结构与侧壁之间的电荷存储位置的存储单元。
在本发明的一种情况下，存储器件包括衬底和衬底上的半导体结构。此半导体结构包括第一电流区与第二电流区之间的沟道区。此半导体结构具有第一侧壁和第二侧壁。第二侧壁面对第一侧壁。此存储器件还包括邻接第一侧壁的栅结构。沟道区包括沿邻接栅结构的第一侧壁安置的部分。此存储器件还包括至少包括位于第一侧壁与栅结构之间的部分的电荷存储位置。
在本发明的另一情况下，存储器包括多个存储单元，各个存储单元具有第一栅结构、第二栅结构、第一掺杂区、第二掺杂区、以及邻接第一栅结构和第二栅结构并位于第一掺杂区与第二掺杂区之间的沟道区。各个多个存储单元包括4个存储位置。存储器包括具有耦合到第一字线的第一栅结构和耦合到第二字线的第二栅结构的第一行多个存储单元。存储器还包括具有耦合到第三字线的第一栅结构和耦合到第四字线的第二栅结构的第二行多个存储单元。存储器还包括具有耦合到第一位线的第一掺杂区和耦合到第二位线的第二掺杂区的包括第一行和第二行的第一部分的第一列多个存储单元。存储器还包括具有耦合到第二位线的第一掺杂区和耦合到第三位线的第二掺杂区的包括第一行和第二行的第二部分的第二列多个存储单元。
在本发明的另一情况下，制作半导体器件的方法包括提供衬底和在衬底上提供半导体结构。此半导体结构具有第一侧壁、第二侧壁、以及顶部表面。此方法还包括在半导体结构中形成第一导电类型的第一区、在半导体结构中形成第一导电类型的第二区、以及在第一区与第二区之间的半导体结构中形成第二导电类型的沟道区。此方法还包括形成邻接第一侧壁的第一栅结构以及形成至少包括位于第一侧壁与第一栅结构之间的部分的第一电荷存储位置。
虽然已经描述了本发明的一些具体的实施方案，但本技术领域的熟练人员可以理解的是，基于此处的阐述，可以作出进一步的改变和修正而不偏离本发明及其更广泛的情况，因此，所附权利要求是为了将所有这些改变和修正包罗在本发明的构思与范围内。

Claims (32)

1.一种存储器件，包括：
衬底；
衬底上的半导体结构，此半导体结构包括第一电流区与第二电流区之间的沟道区，此半导体结构具有第一侧壁和第二侧壁，第二侧壁面对第一侧壁；
邻接第一侧壁的栅结构，沟道区包括沿邻接栅结构的第一侧壁而安置的部分；以及
电荷存储位置，该电荷存储位置至少包括位于第一侧壁与栅结构之间的部分；
其中存在与衬底平行的平面，其中第一电流区的一部分、第二电流区的一部分、和沟道区的一部分位于该平面内。
2.权利要求1的存储器件，其中，电荷存储位置被提供在导电材料层中。
3.权利要求2的存储器件，其中，导电材料层包括多晶硅。
4.权利要求1的存储器件，其中，电荷存储位置被提供在包括多个电荷捕获单元的材料层中。
5.权利要求4的存储器件，其中，包括多个电荷捕获单元的材料层包括氮化硅。
6.权利要求1的存储器件，还包括：
邻接第二侧壁的第二栅结构，其中，沟道区包括沿邻接第二栅结构的第二侧壁而安置的部分。
7.权利要求6的存储器件，还包括：
第二电荷存储位置，它至少包括位于第二栅结构与第二侧壁之间的部分。
8.权利要求7的存储器件，还包括：
第三电荷存储位置，它至少包括位于所述栅结构与第一侧壁之间的部分；
第四电荷存储位置，它至少包括位于所述第二栅结构与第二侧壁之间的部分。
9.权利要求8的存储器件，还包括：
包括电荷存储材料的第一电荷存储结构，至少部分第一电荷存储结构位于所述栅结构与第一侧壁之间，电荷存储位置和第三电荷存储位置被提供在第一电荷存储结构中；
包括电荷存储材料的第二电荷存储结构，至少部分第二电荷存储结构位于所述第二栅结构与第二侧壁之间，第二电荷存储位置和第四电荷存储位置被提供在第二电荷存储结构中。
10.权利要求9的存储器件，还包括：
第一电荷存储结构与所述栅结构之间的第一控制介质；以及
第二电荷存储结构与所述第二栅结构之间的第二控制介质。
11.权利要求9的存储器件，其中，第一电荷存储结构和第二电荷存储结构均位于包括电荷存储材料的相邻层中。
12.权利要求1的存储器件，其中，电荷存储位置被提供在所述栅结构与第一侧壁之间的包括电荷存储材料的结构中。
13.权利要求1的存储器件，还包括：
第一侧壁上的第一介质层，电荷存储位置被提供在位于第一介质层上的结构上。
14.权利要求1的存储器件，其中：
第一电流区是第一导电类型的；
第二电流区是第一导电类型的；
沟道区是第二导电类型的。
15.权利要求1的存储器件，其中，第一电流区具有第一接触件，且第二电流区具有第二接触件。
16.权利要求1的存储器件，其中：
衬底还包括绝缘层；
半导体结构位于绝缘层上。
17.权利要求1的存储器件，还包括：
位于部分半导体结构顶部表面上的介质结构，此部分半导体结构包括邻接所述栅结构的部分。
18.权利要求1的存储器件，其中，半导体结构包括半导体翅片，其中，第一电流区、第二电流区、以及沟道区，被提供在翅片中。
19.一种包括权利要求7的存储器件的存储器阵列，此存储器阵列还包括：
耦合到所述栅结构的第一字线；
耦合到所述第二栅结构的第二字线；
其中，第一电压被施加到第一字线，第二电压被施加到第二字线，以便读取电荷存储位置；
其中，第二电压被施加到第一字线，第一电压被施加到第二字线，以便读取第二电荷存储位置。
20.一种存储器件，包括：
衬底；
衬底上的半导体结构，此半导体结构包括第一电流区与第二电流区之间的沟道区，此半导体结构具有第一侧壁和第二侧壁，第二侧壁面对第一侧壁；
邻接第一侧壁的栅结构，沟道区包括沿邻接栅结构的第一侧壁而安置的部分；以及
电荷存储位置，该电荷存储位置至少包括位于第一侧壁与栅结构之间的部分；
其中，电荷存储位置被提供在包括分立的电荷存储材料的结构中。
21.权利要求20的存储器件，其中，电荷存储位置被提供在埋置有硅纳米晶体的结构中。
22.一种存储器，它包括：
多个存储单元，其中每个存储单元具有第一栅结构、第二栅结构、第一掺杂区、第二掺杂区、以及邻接第一栅结构和第二栅结构且位于第一掺杂区与第二掺杂区之间的沟道区，其中，所述多个存储单元中的每一个存储单元包括4个存储位置；
第一行多个存储单元，它们具有耦合到第一字线的第一栅结构和耦合到第二字线的第二栅结构；
第二行多个存储单元，它们具有耦合到第三字线的第一栅结构和耦合到第四字线的第二栅结构；
包括第一行和第二行中的第一部分的第一列多个存储单元，它们具有耦合到第一位线的第一掺杂区和耦合到第二位线的第二掺杂区；以及
包括第一行和第二行中的第二部分的第二列多个存储单元，它们具有耦合到第二位线的第一掺杂区和耦合到第三位线的第二掺杂区；
其中每个沟道区位于衬底上的半导体结构中，该半导体结构具有第一侧壁和第二侧壁，第一栅结构与第一侧壁邻接，且第二栅结构与第二侧壁邻接；
每个存储单元具有第一存储结构和第二存储结构，第一存储结构至少包括位于第一栅结构与第一侧壁之间并与第一栅结构和第一侧壁邻接的部分，第二存储结构至少包括位于第二栅结构与第二侧壁之间并与第二栅结构和第二侧壁邻接的部分。
23.权利要求22的存储器，其中
第一存储结构具有二个电荷存储位置，第二存储结构具有二个电荷存储位置。
24.权利要求22的存储器，其中，每个存储单元还包括第一侧壁与第一存储结构之间的第一栅介质以及第二侧壁与第二存储结构之间的第二栅介质。
25.权利要求22的存储器，其中，每个存储单元还包括第一栅结构与第一存储结构之间的第一控制介质以及第二栅结构与第二存储结构之间的第二控制介质。
26.权利要求22的存储器，其中：
第一存储结构包括更靠近第一掺杂区的第一电荷存储位置和更靠近第二掺杂区的第二电荷存储位置；且
第二存储结构包括更靠近第一掺杂区的第三电荷存储位置和更靠近第二掺杂区的第四电荷存储位置。
27.权利要求22的存储器，其中，每个存储单元的沟道区被提供在半导体翅片中。
28.权利要求22的存储器，其中，每个存储单元的第一栅结构包括掺杂成第一导电类型的多晶硅，且每个存储单元的第二栅结构包括掺杂成第二导电类型的多晶硅。
29.一种对权利要求22的存储器的位于第一行和第一列的存储单元的第一电荷存储位置进行编程的方法，它包括：
将第一正电压施加到第一字线，将第一负电压施加到第二字线，将第一负电压施加到第二位线，将比第一负电压负得更少的第二负电压施加到第一位线，将不高于地的电压施加到第三和第四字线，以及将第一负电压施加到第三位线。
30.一种对权利要求22的存储器的位于第一行和第一列的存储单元的第一存储位置进行擦除的方法，它包括：
将第一负电压施加到第一字线，将第一正电压施加到第一位线，以及将不高于地电位的电压施加到第二和第三位线以及第二、第三、第四字线。
31.一种制作半导体器件的方法，包括：
提供衬底；
在衬底上提供半导体结构，此半导体结构具有第一侧壁、第二侧壁、以及顶部表面；
在半导体结构中形成第一导电类型的第一区；
在半导体结构中形成第一导电类型的第二区；
在半导体结构中形成沟道区，该沟道区位于第一区与第二区之间且为第二导电类型；
形成邻接第一侧壁的第一栅结构；以及
形成至少包括位于第一侧壁与第一栅结构之间的部分的第一电荷存储位置；
其中存在与衬底平行的平面，其中第一电流区的一部分、第二电流区的一部分、和沟道区的一部分位于该平面内。
32.权利要求31的方法，还包括：
形成邻接第二侧壁的第二栅结构；以及
形成至少包括位于第二栅结构与第二侧壁之间的部分的第二电荷存储位置。
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