CN101013716A - 具有绝热衬垫的薄膜保险丝相变化单元及其制造方法 - Google Patents

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Abstract

本发明公开一种存储器件，其包括：第一电极，该第一电极具有顶侧；第二电极，该第二电极具有顶侧；以及位于第一与第二电极之间的绝缘构件。绝缘构件在第一与第二电极之间、接近第一电极的顶侧处与第二电极的顶侧处具有一厚度，并从第一与第二电极的顶侧向外延伸，限定具有顶侧的绝缘材料侧壁。存储材料导桥横跨侧壁顶侧的绝缘构件，并在第一与第二电极间、横跨绝缘构件处限定一电极间路径。本发明还提供了这种存储单元的阵列。此导桥在侧壁的顶侧上包括存储材料活性层，其具有至少二固态相，以及于存储材料之上的一层热绝缘材料，其导热性低于第一与第二电极的导热性。

Description

具有绝热衬垫的薄膜保险丝相变化单元及其制造方法
相关申请
本申请于2005年12月13日申请美国临时专利，该申请的申请号为No.60/749,843，发明名称为“THIN FILM FUSE PHASE CHANGECELL WITH THERMAL ISOLATION PAD AND MANUFACTURINGMETHOD”。
联合研究合约的当事人
纽约国际商业机械公司、台湾旺宏国际股份有限公司及德国英飞凌技术公司(Infineon Technologies A.G.)为联合研究合约的当事人。
技术领域
本发明涉及使用相变化存储材料的高密度存储元件，包括以硫属化物为基础的材料与其它材料，并涉及用以制造这些器件的方法。
背景技术
以相变化为基础的存储材料被广泛地运用于读写光盘片中。这些材料包括有至少两种固态相，包括如大致为非晶态的固态相，以及大致为结晶态的固态相。激光脉冲用于读写光盘片中，以在二种相间切换，并读取这种材料在相变化之后的光学性质。
如硫属化物及类似材料的这些相变化存储材料，可通过施加幅度适用于集成电路的电流，而引起晶相变化。一般而言，非晶态的特征为其电阻高于结晶态，此电阻值可轻易测量得到而用以作为指示。这种特性则引起使用可编程电阻材料以形成非易失性存储器电路等兴趣，此电路可用于随机存取读写。
从非晶态转变至结晶态一般为低电流步骤。从结晶态转变至非晶态(以下指称为重置(reset))一般为高电流步骤，其包括短暂的高电流密度脉冲以融化或破坏结晶结构，其后此相变化材料会快速冷却，抑制相变化的过程，使得至少部份相变化结构得以维持在非晶态。理想状态下，引起相变化材料从结晶态转变至非晶态的重置电流幅度应越低越好。欲降低重置所需的重置电流幅度，可通过减低在存储器中的相变化材料器件的尺寸、以及减少电极与此相变化材料的接触面积而达成，因此可针对此相变化材料器件施加较小的绝对电流值而达成较高的电流密度。
此领域发展的一种方法致力于在集成电路结构上形成微小孔洞，并使用微量可编程的电阻材料填充这些微小孔洞。致力于这些微小孔洞的专利包括：于1997年11月11日公告的美国专利No.5,687,112，标题为“Multibit Single Cell Memory Element Having TaperedContact”、发明人为Ovshinky；于1998年8月4日公告的美国专利No.5,789,277，标题为“Method of Making Chalogenide[sic]MemoryDevice”、发明人为Zahorik等；于2000年11月21日公告的美国专利No.6,150,253“Controllable Ovonic Phase-Change SemiconductorMemory Device and Methods of Fabricating the Same”、发明人为Doan等。
在以非常小的尺寸制造这些装置、以及欲满足量产存储装置时所需求的严格工艺变化时，则会遇到问题。优选地提供一种存储单元结构，其包括有小尺寸以及低重置电流，以及用以制造这些结构的方法，其可满足量产存储装置时的严格工艺变量规格。更佳地，提供一种制造程序与结构，其和用以在同一集成电路上制造周边电路相兼容。
发明内容
本发明描述一种相变化随机存取存储(PCRAM)器件，其适用于量产集成电路中。在此所描述的技术，包括一存储元件，其包括具有顶侧的第一电极、具有顶侧的第二电极、以及位于第一电极与第二电极之间的绝缘构件。绝缘构件延伸于第一电极与第二电极的上表面上，以形成绝缘材料侧壁。在实施例中的存储材料导桥包括三个组件，包括位于第一电极表面的第一热绝缘垫、位于第二电极表面的第二热绝缘垫、以及延伸横跨绝缘材料侧壁的存储材料窄带。绝缘构件在第一与第二电极之间、接近第一电极的顶侧与第二电极的顶侧处，具有一厚度。此薄膜导桥横跨绝缘构件，并限定第一与第二电极之间的电极间路径、横跨绝缘构件处。横跨绝缘构件的电极间路径，具有一路径长度，其由绝缘构件的宽度所限定。为了说明方便，此导桥可视为如保险丝的结构。然而对于相变化存储器而言，其并不类似保险丝，而是包括了具有至少二固态相的硫属化物材料或类似材料，此二固态相可通过施加电流于其间或施加电压于第一与第二电极之间而可逆地诱发。
受到相变化的存储材料的体积可以非常微小，并由绝缘构件的厚度(x轴的路径长度)、位于绝缘构件上用以形成导桥的薄膜厚度(y轴)、导桥中垂直于路径长度的宽度(z轴)所限定。在实施例中，绝缘构件的宽度、以及用以形成导桥的薄膜存储材料的厚度，由薄膜厚度所限定，但并不受限于用以形成此存储单元的平板印刷工艺。导桥的宽度小于最小特征尺寸F，此特征尺寸F为在图案化本发明实施例的材料层时所使用的平板印刷工艺所特有。在一实施例中，导桥的宽度利用光阻修剪技术所定义，其中屏蔽图案用以平板印刷在此芯片上定义光阻结构、其具有最小特征尺寸F，且此光阻结构利用各向同性蚀刻进行修剪以达成小于F的特征尺寸。经修剪的光阻结构接着被用来转移此较窄图案至存储材料上的绝缘材料层。同时，也可使用其它技术以在集成电路中的材料上形成窄线。因此，具有简单构造的相变化存储单元，可达成非常微小重置电流与低耗能的目的，并且易于制造。
本发明还公开用以制造存储元件的方法。此方法包括：形成电极层于衬底上，此衬底包括利用前述工艺所制造的电路。本方法中的电极层具有上表面。此电极层包括第一电极、以及第二电极、以及介于每一待形成相变化存储单元中的第一与第二电极之间的绝缘构件。第一与第二电极、以及绝缘构件伸至电极层的上表面。第一与第二电极的材料被回蚀刻，以形成绝缘材料侧壁，其延伸于电极的上表面上。此方法还包括形成存储材料导桥于电极层的上表面上、横跨每一待形成存储单元的绝缘构件的绝缘材料侧壁。此导桥包括存储材料薄膜，其具有至少第一侧与第二侧，且此薄膜利用其第一侧而接触至第一与第二电极。此导桥限定义第一与第二电极之间的电极间路径、其横跨绝缘构件处。横跨绝缘构件的电极间路径，具有一路径长度，其由绝缘构件的宽度所限定。在本方法的实施例中，在电极层上的存取结构，通过形成图案化导电层于此导桥上、并在第一电极与图案化导电层之间形成接触而形成。
在此制造方法的实施例中，此电极层由以下的多个步骤所形成：
形成介质层于衬底上；
形成第一导电层于介质层之上；
在第一导电层中蚀刻图案，此图案包括介于外露此衬底的堆栈之间的区域、以及位于衬底上的堆栈，包括介质层的剩余部分以及第一导电层的剩余部分，此堆栈具有侧壁；
形成侧壁介质层于此堆栈上、并蚀刻侧壁介质层以在堆栈的侧壁上形成侧壁隔离(sidewall spacer)；
在堆栈、侧壁隔离以及堆栈之间的区域上形成第二导电层；以及
利用化学机械研磨或其它方法研磨此第二导电层，以限定此电极层，其中此侧壁隔离与绝缘构件外露于上表面；以及
选择性地蚀刻第一与第二电极的材料，以外露侧壁隔离的绝缘材料的侧壁，其中侧壁隔离以及绝缘材料侧壁作为绝缘构件，第一导电层在堆栈中的部分外露于回蚀刻上表面、并作为第一电极，以及在堆栈之间的区域并外露于回蚀刻上表面的第二电极部分作为第二电极。
在此制造方法的实施例中，此存储材料导桥利用下述的多个步骤所制造：
形成存储材料层于电极层的上表面上；
形成一层光阻材料于存储材料层上；
利用平板印刷工艺图案化此光阻材料层，以限定条状结构；
修剪此条状结构的宽度以限定更窄、经修剪的光阻材料条于存储材料层之上；
蚀刻存储材料层中、未被此更窄光阻材料条所保护的部分，以形成存储材料条；以及
图案化存储材料条以限定该导桥。
本发明所描述用以形成导桥的方法，用于PCRAM中的存储单元，并可用以制造其它功能的非常微小的导桥。具有非常微小的导桥结构的纳米科技器件，是利用相变化材料以外的材料如金属、介质、有机材料、半导体等而形成的。
以下详细说明本发明的结构与方法。本发明内容说明部分的并非在于限定本发明。本发明由权利要求所限定。凡本发明的实施例、特征、目的及优点等将可通过下列说明书、权利要求书、及附图获得充分了解。
附图说明
图1示出一薄膜导桥相变化存储器件的实施例。
图2示出薄膜导桥相变化存储器件的替代实施例。
图3示出一对相变化存储器件的结构，其在电极层下具有存取电路、并在电极层上具有位线。
图4示出图3的结构的布局或平面图。
图5示出包括有相变化存储元素的存储阵列的示意图。
图6示出集成电路器件的方块图，其包括薄膜保险丝相变化存储阵列以及其它电路。
图7为衬底的剖面图，其包括由前述工艺所形成的存取电路，其由以图3所示的结构为基础的相变化存储元件工艺所制造。
图8示出形成图3结构中的电极层的初始步骤剖面图。
图9A与9B为平面图与剖面图，示出图8结构的图案化、以形成电极堆栈于图3结构的电极层中。
图10示出用以形成图9B的电极堆栈的侧壁隔离的剖面图。
图11示出用以形成导体材料于图10结构中的步骤剖面图。
图12示出针对图11结构中的导体材料与侧壁隔离进行研磨的剖面图。
图13示出导体材料回蚀刻步骤的剖面图，以使由侧壁隔离所形成的绝缘侧壁突出于电极层的表面。
图14示出用以形成相变化材料薄膜层以及保护覆盖层于图13结构上的步骤剖面图。
图15A与15B为平面图与剖面图，示出针对图14中的相变化材料薄膜层进行图案化的步骤，并形成光阻带于相变化材料上。
图16A与16B为平面图与剖面图，示出在蚀刻图15A与15B中的光阻带以形成窄光阻带后，针对图14中的相变化材料薄膜层进行图案化的步骤。
图17A与17B为平面图与剖面图，示出根据图16A与16B图中的光阻图案而蚀刻相变化材料薄膜层后所形成的相变化材料带。
图18A与18B图为平面图与剖面图，示出图17A与17B中的相变化材料带的图案化步骤，用以在电极层上形成相变化材料导桥。
图19A与19B为平面图与剖面图，示出根据图18A与18B的图案而进行蚀刻后的相变化材料导桥。
图20为用以在图19A与19B的结构上形成一介质填充层的步骤剖面图，包括在电极层与相变化材料导桥之上。
图21A与21B为平面图与剖面图，示出在介质填充层中形成导电插头并接触至图20结构中的电极层的步骤。
图22示出用以在图21A与21B的结构上形成图案化导电层结构的对应步骤剖面图。
主要组件符号说明
10    存储单元
11    存储材料导桥
12    第一电极
12a   第一电极上表面
13    第二电极
13a   第二电极上表面
14    绝缘构件
14a   绝缘构件上表面
15        热绝缘垫
16        热绝缘垫
17        窄带
18，19    窄结构
20        活性区域
21        半导体衬底
23，24    多晶硅字线
25～27    n型终端
28        共同源极线
29，30    插头结构
31        电极层
32～34    电极构件
35a，b    绝缘栅
36，37    薄膜存储材料导桥
38        钨插头
40        图案化导电层
41，42    金属位线
45        Y解码器以及字符线驱动器
46        X解码器以及感测放大器
50～53    存取晶体管
60        存储阵列
61        列解码器
62        字符线
63        行解码器
64        位线
65，67    总线
66        感测放大器以及数据读入
68        偏压安排供给电压
69        偏压安排状态机
71        数据输入线路
72                      数据输出线路
74                      其它电路
75                      集成电路
99                      结构
101，102                沟槽
103～105                经掺杂区域
106                     源极线
107                     多晶硅
108                     硅化物覆盖层
109                     介质层
110，112，113，114      插头
111                     多晶硅线
115，116                经掺杂区域
117，118                字线
120                     薄介质层
121                     导电电极材料层
130～132                电极堆栈
130a～132a              电极堆栈
133，134                侧壁
140～143                介质侧壁
150                     电极材料层
160～162                电极构件
163，164                绝缘构件
170                     薄膜层
171                     保护覆盖层
180                     光阻层
180a，180b              带状光阻
190                     光阻层
190a，190b              带状光阻
200                     薄膜存储材料层
201                                   保护覆盖层
210，211                              光阻层
210a，210b，211a，211b，212a，212b    光阻结构
215                                   第一电极构件
216                                   第二电极构件
217                                   第三电极构件
218                                   存储材料导桥
220～222                              单元结构
220a，b，221a，b，222a，b             单元结构
225～227                              沟槽
230                                   介质填充层
240～242                              插头
240a，b                               插头
250                                   导电层
具体实施方式
本发明的薄膜保险丝相变化存储单元、这些存储单元所形成的阵列、以及用以制造此存储单元的方法，对照图1-22而做详细的叙述。
  图1示出存储单元10的基本结构，包括位于电极层之上的存储材料导桥11，其包括第一电极12、第二电极13、以及位于第一电极12与第二电极13之间的绝缘构件14。如图所示，第一与第二电极12，13包括一层以上的金属层，例如钨、铜、氮化钛、氮化钽或其它金属材料，并具有上表面12a与13a。绝缘构件14延伸至第一与第二电极12，13的上表面12a，13a，以形成绝缘材料侧壁，其也具有上表面14a。在此实施例中，存储材料导桥11包括三个构件，包括位于第一电极上表面12a上的第一热绝缘垫15、位于第二电极上表面13a上的第二热绝缘垫16、以及窄带17。在此实施例中，第一与第二热绝缘垫15，16的上表面、与绝缘材料侧壁的上表面14a共平面。存储材料窄带17位于此平坦上表面上。在第一电极与导桥11之间的电接触、以及在第二电极13与导桥11之间的电接触，由在热绝缘垫15，16上的导桥11的底侧所实现。存储材料的活性区域20位于窄带17中接近绝缘侧壁的上表面14a处。可以理解的是，在示例结构中的活性区域20可以非常微小，减低用以引发相变化所需要的电流幅度。
在图1的实施例中，第一与第二热绝缘垫15，16的材料与存储材料窄带17的材料相同。当存储材料的导热性比电极材料的导热性低时，此结构则相当有用。举例而言，若存储材料包括如以下所述的GST相变化材料、且电极材料包括氮化钛时，则在存储材料的导热性很低的情况下，存储材料窄带17中的活性区域20会通过热绝缘垫15，16而在电极材料中热隔离。在其它实施例中，热绝缘垫15，16可包括与存储材料不同的材料，且仍能提供在存储材料窄带17与电极12，13之间的电连接。举例而言，在替代实施例中，热绝缘垫可包括经掺杂的GST材料，其中掺杂材料可引起更低的导热性。热绝缘垫可包括多种其它存储材料，如以下所详述。或者，热绝缘垫可包括金属氧化物如，锡氧化物SnOx、铟氧化物InOx或钛氧化物TiOx等，只要这些材料可提供在存储材料导桥与电极材料间的电连合、且其热绝缘效果比金属电极的热绝缘效果良好即可。
图2显示存储单元10的替代实施例基本结构，且相类似组件使用类似的标号。在图2所示的实施例中，热绝缘垫包括窄结构18，19而非如图1所示的较宽结构热绝缘垫15，16。在图2的实施例中，可实施针对存储材料窄带17的蚀刻工艺，以同时限定热绝缘垫的范围。
可利用存取电路而将第一电极12以不同的结构接触至第二电极13，来控制存储单元的操作，而将导桥11编程至二固态相之一，此二固态相可使用存储材料而可逆地产生。举例而言，使用含硫属化物的相变化存储材料，此存储单元可被设定至相对高的电阻态，其中此导桥在电流路径中的至少一部份为非晶态，而在电流路径中的导桥的大部分处于相当低电阻的结晶态中。
图2示出了存储单元10的重要尺寸。活性区域20的长度L(x轴)由绝缘构件14介于第一电极12与第二电极13之间的厚度所定义。此长度L可通过控制存储单元实施例中的绝缘壁14在上表面14a处的宽度而控制。在代表实施例中，绝缘壁14的宽度可以利用薄膜沉积技术而在电极堆栈的侧面上形成薄侧壁介质层。因此，存储单元的实施例中的通道长度L少于100nm。其它实施例中的通道长度L则为40nm或以下。在其它实施例中，此通道长度少于20nm。可以理解的是，通道长度甚至可以远小于20nm，其可视特定应用的需求，而利用如原子层沉积技术等薄膜沉积技术达成。举例而言，在此存储单元的某些实施例中，绝缘材料侧壁可从电极12，13的表面向上延伸约50至100纳米，进而决定了热绝缘垫的厚度。
相似地，在存储单元实施例中的导桥厚度T1(y轴)可以非常微小。导桥厚度T1可通过使用一薄膜沉积技术而形成于第一电极12或热绝缘垫18的上表面、绝缘构件14的上表面14a、以及第二电极13或热绝缘垫19之上。因此，存储单元实施例中，导桥厚度T1为50nm以下。其它存储单元的实施例中，导桥厚度为20nm以下。在其它实施例中导桥厚度T1为10nm以下。可以了解的是，导桥厚度T1甚至可以利用如原子层沉积技术等而小于10nm，视特定应用的需求而定，只要此厚度可令导桥执行其存储元素的目的即可。相变化材料层17在绝缘侧壁14的上表面14a之上的厚度T1，可以与热绝缘垫的厚度T2不同，热绝缘垫的厚度即在图2中绝缘侧壁14突出于电极12，13的距离。在某些实施例中，厚度T2大于厚度T1，包括如T2为T1的2至5倍。
如图2所示，导桥宽度W(z轴)也非常微小。在优选实施例中，此导桥宽度W少于100nm。在某些实施例中，导桥宽度为40nm以下。
存储单元的实施例包括以相变化为基础的存储材料所构成的导桥11，相变化材料可包括硫属化物为基础的材料以及其它材料。硫属化物包括下列四元素中的任一种：氧(O)、硫(S)、硒(Se)、以及碲(Te)，形成元素周期表上第VI族的部分。硫属化物包括将硫属元素与更为正电性的元素或自由基结合而得。硫属化合物合金包括将硫属化合物与其它物质如过渡金属等结合。硫属化合物合金通常包括一个以上选自元素周期表第六栏的元素，例如锗(Ge)以及锡(Sn)。通常，硫属化合物合金包括下列元素中一个以上的化合物：锑(Sb)、镓(Ga)、铟(In)、以及银(Ag)。许多以相变化为基础的存储材料已经被在技术文件中进行了描述，包括下列合金：镓/锑、铟/锑、铟/硒、锑/碲、锗/碲、锗/锑/碲、铟/锑/碲、镓/硒/碲、锡/锑/碲、铟/锑/锗、银/铟/锑/碲、锗/锡/锑/碲、锗/锑/硒/碲、以及碲/锗/锑/硫。在锗/锑/碲合金家族中，可以尝试大范围的合金成分。此成分可以下列特征式表示：TeaGebSb100-(a+b)。一位研究员描述了最有用的合金为，在沉积材料中所包含的平均碲浓度远低于70％，典型地低于60％，并在一般型态合金中的碲含量范围从最低23％至最高58％，且最佳的为介于48％至58％的碲含量。锗的浓度高于约5％，且其在材料中的平均范围从最低8％至最高30％，一般低于50％。最佳地，锗的浓度范围介于8％至40％。在此成分中所剩下的主要成分则为锑。上述百分比为原子百分比，其为所有组成元素总和为100％。(Ovshinky‘112专利，栏10～11)由另一研究者所评估的特殊合金包括Ge2Sb2Te5、GeSb2Te4、以及GeSb4Te7。(Noboru Yamada，”Potential of Ge-Sb-TePhase-change Optical Disks for High-Data-Rate Recording”，SPIEv.3109，pp.28-37(1997))更一般地，过渡金属如铬(Cr)、铁(Fe)、镍(Ni)、铌(Nb)、钯(Pd)、铂(Pt)、以及上述的混合物或合金，可与锗/锑/碲结合以形成相变化合金，其包括有可编程的电阻性质。可使用的存储材料的特殊范例，如Ovshinsky‘112专利中栏11-13所述，其范例在此列入参考。
相变化材料能在此单元活性通道区域内依其位置顺序在材料为大致非晶状态的第一结构状态与大致结晶固体状态的第二结构状态之间切换。这些材料至少为双稳态的。“非晶”一词用以指称一相对较无次序的结构，其比单晶更无次序性，而带有可检测的特征，如比结晶态更高的电阻值。“结晶态”用以指称相对较有次序的结构，其比非晶态更有次序，因此包括有可检测的特征例如比非晶态更低的电阻值。典型地，相变化材料可电切换至完全结晶态与完全非晶态之间所有可检测的不同状态。其它受到非晶态与结晶态的改变而影响的材料特中包括，原子次序、自由电子密度、以及活化能。此材料可切换成为不同的固态、或可切换成为由两种以上固态所形成的混合物，提供从非晶态至结晶态之间的灰色地带。此材料中的电性质也可能随之改变。
相变化合金可通过施加电脉冲而从一种相态切换至另一相态。先前观察指出，较短、较大幅度的脉冲倾向于将相变化材料的相态改变成大致非晶态。较长、较低幅度的脉冲倾向于将相变化材料的相态改变成大致结晶态。在较短、较大幅度脉冲中的能量够大，因此足以破坏结晶结构的键结，同时够短因此可以防止原子再次排列成结晶态。在没有不适当实验的情形下，可决定特别适用于特定相变化合金的适当脉冲量变曲线。在本文的后续部分，此相变化材料以GST代称，同时应该了解，也可使用其它类型的相变化材料。在本文中所描述的一种适用于PCRAM中的材料，为Ge2Sb2Te5。
可用于本发明其它实施例中的其它可编程的存储材料包括，掺杂N2的GST、GexSby、或其它以不同结晶态变化来决定电阻的物质；PrxCayMnO3、PrSrMnO、ZrOx、TiOx、NiOx、WOx、经掺杂的SrTiO3或其它利用电脉冲以改变电阻状态的材料；或其它使用电脉冲以改变电阻状态的物质；四氰代二甲基苯醌(7，7，8，8-tetracyanoquinodimethane，TCNQ)、甲烷富勒烯(methanofullerene 6)、6苯基C61丁酸甲酯(6-phenyl C61-butyric acidmethyl ester，PCBM)、TCNQ-PCBM、Cu-TCNQ、Ag-TCNQ、C60-TCNQ、以其它物质掺杂的TCNQ、或任何其它聚合物材料其包括有以电脉冲而控制的双稳态或多稳态电阻态。
接着简单描述四种电阻存储材料。第一种为硫属化物材料，例如GexSbyTez，其中x∶y∶z＝2∶2∶5，或其它成分为x：0～5；y：0～5；z：0～10。以氮、硅、钛或其它元素掺杂的GeSbTe也可被使用。
一种用以形成硫属化物材料的示例方法，利用PVD溅镀或磁电管溅镀方式，其反应气体为氩气、氮气、及/或氦气、压力为1毫托至100毫托。此沉积步骤一般在室温下进行。长宽比为1～5的准直器可用以改良其填充性能。为了改善其填充性能，也可使用数十至数百伏特的直流偏压。另一方面，同时合并使用直流偏压以及准直器是可行的。
可以选择性地在真空中或氮气环境中进行沉积后退火处理，以改良硫属化物材料的结晶态。此退火处理的温度典型地介于100℃至400℃之间，而退火时间则少于30分钟。
硫属化物材料的厚度随着单元结构的设计而定。一般而言，硫属化物的厚度大于8nm的可以具有相变化特性，使得此材料表现至少双稳态的电阻态。
第二种适合用于本发明实施例中的存储材料为超巨磁阻(CMR)材料，例如PrxCayMnO3，其中x∶y＝0.5∶0.5，或其它成分为x：0～1；y：0～1。包括有锰氧化物的超巨磁阻材料也可被使用。
用以形成超巨磁阻材料的例示方法，为利用PVD溅镀或磁电管溅镀方式，其反应气体为氩气、氮气、及/或氦气、压力为1毫托至100毫托。此沉积步骤的温度可介于室温至600℃，视后处理条件而定。长宽比为1～5的准直器可用以改良其填充性能。为了改善其填充性能，也可使用数十至数百伏特的直流偏压。另一方面，同时合并使用直流偏压以及准直器也是可行的。可施加数十高斯至1特司拉之间的磁场，以改良其磁结晶态。
可以选择性地在真空中或氮气环境中进行沉积后退火处理，以改良超巨磁阻材料的结晶态。此退火处理的温度典型地介于400℃至600℃之间，而退火时间则少于2小时。
超巨磁阻材料的厚度随着存储单元结构的设计而定。厚度介于10nm至200nm的超巨磁阻材料，可被用作为核心材料。一YBCO(YBaCuO3，一种高温超导体材料)缓冲层通常被用以改良超巨磁阻材料的结晶态。此YBCO的沉积在沉积超巨磁阻材料之前进行。YBCO的厚度介于30nm至200nm之间。
第三种存储材料为双元素化合物，例如NixOy；TixOy；AlxOy；WxOy；ZnxOy；ZrxOy；CuxOy等，其中x∶y＝0.5∶0.5，或其它成分为x：0～1；y：0～1。用以形成此存储材料的例示方法，利用PVD溅镀或磁电管溅镀方式，其反应气体为氩气、氮气、及/或氦气、压力为1mTorr至100mTorr，其标靶金属氧化物为如NixOy、TixOy、AlxOy、WxOy、ZnxOy、ZrxOy、CuxOy等。此沉积步骤一般在室温下进行。长宽比为1～5的准直器可用以改良其填充性能。为了改善其填充性能，也可使用数十至数百伏特的直流偏压。若有需要时，同时合并使用直流偏压以及准直器也是可行的。
可以选择性地在真空中或氮气环境或氧气/氮气混合环境中进行沉积后退火处理，以改良金属氧化物内的氧原子分布。此退火处理的温度典型地介于400℃至600℃之间，而退火时间则少于2小时。
一种替代性的形成方法为利用PVD溅镀或磁电管溅镀方式，其反应气体为氩气/氧气、氩气/氮气/氧气、纯氧、氦气/氧气、氦气/氮气/氧气等，压力为1mTorr至100mTorr，其标靶金属氧化物为如Ni、Ti、Al、W、Zn、Zr、Cu等。此沉积步骤一般在室温下进行。长宽比为1～5的准直器可用以改良其填充性能。为了改善其填充性能，也可使用数十至数百伏特的直流偏压。若有需要时，同时合并使用直流偏压以及准直器也是可行的。
可以选择性地在真空中或氮气环境或氧气/氮气混合环境中进行沉积后退火处理，以改良金属氧化物内的氧原子分布。此退火处理的温度典型地介于400℃至600℃之间，而退火时间则少于2小时。
另一种形成方法，为使用高温氧化系统(例如高温炉管或快速热处理(RTP))进行氧化。此温度介于200℃至700℃之间、以纯氧或氮气/氧气混合气体，在压力为数mTorr至一大气压下进行。进行时间可从数分钟至数小时。另一氧化方法为为等离子氧化。无线射频或直流电压源等离子与纯氧或氩气/氧气混合气体、或氩气/氮气/氧气混合气体，在压力为1mTorr至100mTorr下进行金属表面的氧化，例如Ni、Ti、Al、W、Zn、Zr、Cu等。此氧化时间从数秒钟至数分钟。氧化温度从室温至约300℃，视等离子氧化的程度而定。
第四种存储材料为聚合物材料，例如掺杂有铜、碳六十、银等的TCNQ，或PCBM、TCNQ混合聚合物。一种形成方法为利用热蒸镀、电子束蒸镀、或原子束磊晶系统(MBE)进行蒸镀。固态TCNQ以及掺杂物在单独室内进行共同蒸镀。此固态TCNQ以及掺杂物置于钨船或钽船或陶瓷船中。接着施加大电流或电子束，以熔化反应物，使得这些材料混合并沉积于晶圆之上。此处并未使用反应性化学物质或气体。此沉积作用在压力为10-4Torr至10-10Torr下进行。晶圆温度介于室温至200℃之间。
可以选择性地在真空中或氮气环境中进行沉积后退火处理，以改良聚合物材料的成分分布。此退火处理的温度典型地介于400℃至600℃之间，而退火时间则少于2小时。
另一种用以形成一层以聚合物为基础的存储材料的技术，为使用旋转涂布机与经掺杂的TCNQ溶液，转速低于1000rpm。在旋转涂布之后，此晶圆静置(典型地在室温下，或低于200℃的温度)足够的时间以利于固态的形成。此静置时间可介于数分钟至数天，视温度以及形成条件而定。
图3描绘了PCRAM单元的结构，例如图1与图2中所示的单元。这些单元形成于半导体衬底21之上。例如浅沟槽绝缘介质(STI)(未示出)等的绝缘结构，隔离了成对的存储单元存取晶体管列。此存取晶体管在P型衬底21之中，以n型终端26作用为共同源极区域、以及n型终端25，27作用为漏极终端而形成。多晶硅字线23，24做为存取晶体管的栅极。介质填充层(未示出)形成于多晶硅字线之上。此层为图案化的导电结构，形成如共同源极线28以及插头结构29，30。导电材料可为钨或其它材料，以及适合做为插头与线路结构的材料的组合。共同源极线接触至源极区域26，并沿着阵列中的一列而作为共同源极线。插头结构29，30分别接触至漏极终端25，26。填充层(未示出)、共同源极线28、以及插头结构29，30均具有一大致平坦的上表面，适合用做为形成电极层31的衬底。
电极层31包括了电极构件32，33，34、其由如绝缘侧壁35a，35b等绝缘构件而与彼此分隔，以及衬底构件39。在本实施例的结构中，衬底构件39可厚于绝缘栅35a，35b，并将电极构件33与共同源极线28隔离。举例而言，基底构件的厚度可以介于80到140nm之间，而绝缘栅则远窄于此，因为必须减少在源极线28与电极构件33之间的电容连合。在本实施例中，绝缘栅35a，35b在电极构件32，34的侧壁上包括了薄膜介质材料，其在电极层31表面的厚度由侧壁上的薄膜厚度所决定。
薄膜存储材料导桥36(例如GST)位于电极层31之上的一侧、横跨绝缘侧壁35a而形成第一存储单元，同时薄膜存储材料导桥37(例如GST)位于电极层31之上的另一侧、横跨绝缘栅35b而形成第二存储单元。如图1所述，导桥36与37包括了接触至电极构件32，33，34的热绝缘垫，以及位于绝缘垫与绝缘侧壁上的相对应窄带。
介质填充层(未示出)位于薄膜导桥36，37之上。介质填充层包括二氧化硅、聚酰亚胺、氮化硅、或其它介质填充材料。在实施例中，此填充层包括相当良好的热与电绝缘体，提供导桥良好的热与电绝缘效果。钨插头38接触至电极构件33。包括有金属或其它导电材料(包括在阵列结构中的位线)的图案化导电层40，位于介质填充层之上，并接触至插头38以建立对于对应至薄膜导桥36与37的存储单元的存取。
图4显示在图3中的半导体衬底21上的结构，以布局的方式呈现。因此，字线23，24的排列实质上平行于共同源极线28，沿着存储单元阵列中的共同源极线而排列。插头29，30分别接触至半导体衬底内的存取晶体管的终端、以及电极构件32，34的底侧。薄膜存储材料导桥36，37位于电极构件32，33，34之上，且绝缘栅35a，35b分隔这些电极构件。插头38接触至位于导桥35与37之间的电极构件33、以及在图案化导电层40之下的金属位线41(在图4中为透明)的底侧。金属位线42(非透明)也示出于图4中，以强调此结构的阵列布局。
在操作中，对应至导桥36的存储单元的存取，通过施加控制信号至字线23而达成，字线23将共同源极线28经由终端25、插头29、以及电极构件32而连接至薄膜导桥36。电极构件33经由接触插头38而连接至在图案化导电层中的一条位线。相似地，对应至导桥37的存储单元的存取，通过施加控制信号至字线24而达成。
可以了解的是，在图3与4的结构中可以使用多种不同材料。举例而言，可使用铜金属化。其它类型的金属化如铝、氮化钛、以及含钨材料等，也可被使用。同时，也可使用如经掺杂的多晶硅等非金属导电材料。在所述实施例中所使用的电极材料，优选地为氮化钛或氮化钽。或者，此电极可为氮化铝钛或氮化铝钽、或可包括一个以上选自下列组中的元素：钛(Ti)、钨(W)、钼(Mo)、铝(Al)、钽(Ta)、铜(Cu)、铂(Pt)、铱(Ir)、镧(La)、镍(Ni)、以及钌(Ru)、以及由上述元素所构成的合金。电极间绝缘栅35a，35b可为二氧化硅、氮氧化硅、氮化硅、氧化铝、或其它低介电常数的介质。或者，电极间绝缘层可包括一个以上选自下列组的元素：硅、铝、氟、氮、氧、以及碳。
图5示出存储阵列的示意图，其可参考图3与4所做的描述而实施。因此，图5中的标号对应至图3与4中的标号。可以了解的是，图5中所示的阵列结构可利用其它单元结构而实施。在图5的说明中，共同源极线28、字线23、与字线24、大致上平行于Y轴。位线41与42大致上平行于X轴。因此，在方块45中的Y解码器以及字线驱动器，连接至字线23，24。在方块46中的X解码器以及一组感测放大器，则连接至位线41，42。共同源极线28连接至存取晶体管50，51，52，53的源极终端。存取晶体管50的栅极连接至字线23。存取晶体管51的栅极连接至字线24。存取晶体管52的栅极连接至字线23。存取晶体管53的栅极连接至字线24。存取晶体管50的漏极连接至电极构件32以连接导桥36，导桥36则接着连接至电极构件33。相似地，存取晶体管51的漏极连接至电极构件34以连接导桥37，导桥37则接着连接至电极构件33。电极构件33连接至位线41。为了图解方便，电极构件33与位线41位于不同位置。可以理解的是，在其它实施例中，不同存储单元导桥可使用不同的电极构件。存取晶体管52与53也在位线42上连接至相对应的存储单元。图中可见，共同源极线28由二列存储单元所共享，其中的列沿着Y轴而排列。相似地，电极构件33被阵列中一行的二存储单元所共享，而在阵列中的行则是沿着X轴排列。
图6为根据本发明实施例的集成电路的简化方块图。集成电路75包括存储阵列60，其利用薄膜保险丝相变化存储单元而建立于半导体衬底上。列解码器61连接至多条字线62，并沿着存储阵列60中的各列而排列。行解码器63连接至多条位线64，这些位线沿着存储阵列60中的各行而排列，并用以从阵列60中的薄膜保险丝相变化存储单元读取并编程数据。方块66中的感测放大器以及数据输入结构经由总线67而连接至行解码器63。地址从总线65提供至行解码器63以及列解码器61。数据从集成电路衬底75上的输入/输出端口、或从集成电路75的其它内部或外部数据来源，经由数据输入线路71而提供至方块66的数据输入结构。在所述实施例中，此集成电路包括其它电路74，如通用目的处理器或特定目的应用电路、或以薄膜保险丝相变化存储单元阵列所支持而可提供系统单芯片功能的整合模块。数据从方块66中的感测放大器经由数据输出线路72，而传送至集成电路75的输入/输出端口，或传送至集成电路75内部或外部的其它数据目的。
在本实施例中使用偏压安排状态机69的控制器，用于控制偏压安排供给电压68用，例如读取、编程、擦除、擦除确认与编程确认电压等。此控制器可使用公知的特定目的逻辑电路。在替代实施例中，此控制器包括通用目的处理器，其可应用于同一集成电路中，此集成电路执行计算机程序而控制此器件的操作。在又一实施例中，此控制器使用了特定目的逻辑电路以及通用目的处理器的组合。
图7示出在前述工艺之后的结构99，形成标准CMOS器件在示出的实施例中，其对应至图3所示阵列中的字线、源极线、以及存取晶体管。在图7中，源极线106覆盖半导体衬底中的经掺杂区域103，其中经掺杂区域103对应至图中左侧的第一存取晶体管、以及图中右侧的第二存取晶体管的源极终端。在此实施例中，源极线106延伸至结构99的上表面。在其它实施例中，此源极线并不完全延伸至表面。经掺杂区域104对应至此第一存取晶体管的漏极。包括有多晶硅107、以及硅化物覆盖层108的字线，作为此第一存取晶体管的栅极。介质层109位于此多晶硅107以及硅化物覆盖层108之上。插头110接触至此经掺杂区域104，并提供导电路径至此结构99的表面，而以后述方式连接至存储单元电极。包括有多晶硅线111、以及硅化物覆盖层(未示出)的字线作为此第二存取晶体管的栅极。插头112接触至经掺杂区域105并提供导电路径至结构99的上表面，而以后述方式连接至存储单元电极。隔离沟101，102将此联结至插头110与112的双晶体管结构、与相邻的双晶体管结构分隔开来。在图的左侧，示出经掺杂区域115、字线多晶硅117以及插头114。在图的右侧，示出经掺杂区域116、字线多晶硅118与插头113。在图7中的结构99提供了用以形成存储单元器件的衬底，包括第一与第二电极、以及存储材料导桥，如下所详述。
图8示出了此工艺的下一步骤，其中包括有氮化硅或如二氧化硅、氮氧化硅、氧化铝等其它材料的薄介质层120，形成于结构99的表面上。接着，如氮化钛(TiN)或如氮化钛等适合的导电材料(例如氮化钽、铝合金、同合金、经掺杂的多晶硅等)的导电电极材料层121形成于介电层120上。
图9A与B示出了此工艺的下一步骤，其中导电电极层121以及介质层120经图案化以在结构99的表面上定义电极堆栈130，131，132(在图9A中的131a，132a，133a)。在一实施例中，电极堆栈由屏蔽平板印刷步骤所定义，此步骤产生了图案化的光阻层，接着进行公知的尺寸测量与确定步骤，并接着蚀刻氮化钛与氮化硅而用以形成层121与120的结构。此堆栈具有侧壁133与134。
图10示出此工艺的下一步骤，其中介电侧壁140，141，142，143先通过形成与此堆栈及堆栈的侧壁共形的薄膜介质层(未示出)于堆栈130，131，132的侧壁上、接着各向异性地蚀刻此薄膜介质层，以将其从堆栈之间以及堆栈表面的区域移除，而残留形成于侧壁上。在此工艺的实施例中，用以形成侧壁140，141，142，143的材料包括氮化硅或其它介质材料，例如二氧化硅、氮氧化硅、氧化铝等。
图11示出了此工艺的下一步骤，其中第二电极材料层150形成于堆栈130，131，132以及侧壁140，141，142，143之上。此电极材料层150包括了氮化钛或其它合适的导电材料，例如氮化钽、铝合金、铜合金、经掺杂的多晶硅等。
图12示出了此工艺的下一步骤，其中第二电极材料层150、侧壁140，141，142，143、以及堆栈130，131，132受到蚀刻并平面化，以定义电极层于结构99所提供的衬底上。研磨工艺的实施例包括化学机械研磨工艺、接着进行毛刷清洁以及液体或气体清洁程序，如此领域中所公知。电极层包括了电极构件160，161，162，以及位于电极构件之间的绝缘构件163，164。在所述实施例中的电极层，具有实质上平坦的上表面。在此实施例中，绝缘构件163，164的部份结构也延伸到电极构件161之下，将电极构件161与源极线隔离。其它例示结构中可使用不同的材料于电极构件与绝缘构件中。
图13示出了此工艺的下一步骤，其中电极构件160，161，162的电极材料经轻微的回蚀刻，露出侧壁163，164其从电极构件160，161，162的表面向上延伸如10nm至100nm。
图14示出此工艺的下一步骤，其中一薄膜相变化存储材料层170形成于电极层的实质平坦表面上。此存储材料利用未对准的溅镀在约250℃下进行。当所使用的相变化存储材料为Ge2Sb2Te5时，在绝缘侧壁163，164之上所生成的薄膜厚度约为60纳米以下。实施例牵涉到将整个晶圆溅镀至其平坦表面上厚度为约40纳米。在某些实施例中，薄膜层170的厚度少于100nm，且更佳地为40nm以下。在存储元件的实施例中，在绝缘侧壁163，164之上的薄膜层170的厚度少于20nm，例如10nm。在形成薄膜层170之后，形成保护覆盖层171。此保护盖层包括在薄膜层170上所形成的低温沉积的二氧化硅或其它介质材料。此保护覆盖层171优选地为良好的电与热绝缘体，并保护存储材料在后续步骤中不会外露，例如光阻剥除步骤可能伤害此存储材料。此工艺牵涉到形成低温衬底介质，利用如温度低于200℃的工艺形成例如氮化硅层或二氧化硅层。适合的工艺之一为等离子增强化学气相沉积(PECVD)而施加二氧化硅。形成此保护盖层171之后，可利用如高密度等离子化学气相沉积法(HDP CVD)等高温工艺，而施加介质填充层于存储材料之上。在所示实施例中，热绝缘垫以及存储材料导桥上的窄带的材料，在单一步骤中沉积。在替代方法中，可先沉积热绝缘垫的材料，接着以一步骤平面化先前生成的结构，再以第二沉积步骤而沉积窄导桥上的材料。
图15A与15B示出此工艺的下一步骤，其中在屏蔽平板印刷工艺中形成光阻层180并图案化，以定义带状光阻180a，180b于薄膜层170与保护覆盖层171之上。如图15A所示，绝缘构件163，164外露于带状光阻180a，180b之间。依据所使用的平板印刷工艺，此带状光阻越细越好。举例而言，此带状光阻的宽度等于所使用的平板印刷工艺的最小特征尺寸F，其中在当前的屏蔽平板印刷工艺中，工艺的最小特征尺寸可为0.2微米、0.14微米、或0.09微米的数量级。显然地，此工艺的实施例可以随着平板印刷工艺的进步而达到更窄的最小特征尺寸。
图16A与16B示出此工艺的下一步骤，其中图15A的带状光阻180a，180b经修剪，以形成更窄的带状光阻190a，190b。如图16B所示，经修剪的光阻190的厚度，也小于图15B中的光阻层180的厚度。在实施例中，此带状光阻各向同性蚀刻而修剪，其使用了反应性离子蚀刻等工艺。此蚀刻工艺将带状光阻修剪至更小的线宽。在更窄的带状光阻190a，190b的实施例中，其宽度小于100nm。在更窄的带状光阻190a，190b的其它实施例中，其宽度为40nm以下。光阻修剪利用氧化物等离子而各向同性地蚀刻光阻，进而在0.09微米(90纳米)最小特征尺寸的平板印刷工艺中，将其宽度与厚度修剪至约40nm。在的替代实施例中，硬屏蔽层如层低温沉积的氮化硅或二氧化硅等，可以置于光阻图案的底部，以避免在光阻剥除工艺时对存储材料造成蚀刻伤害。
图17A与17B示出了此工艺的下一步骤，其中更窄带状光阻190a，190b用做为蚀刻屏蔽，同时针对薄膜存储材料层200进行平板印刷蚀刻，以定义带状存储材料200a，200b，无论有没有保护覆盖层201，保护覆盖层201包括如图2所示的存储单元中的热绝缘垫与带状结构。如图所示，带状存储材料200a，200b延伸横跨绝缘构件163，164以及在电极层中的电极构件。在此工艺的实施例中，存储材料包含GST硫属化物材料，并利用如含氯或含氟反应性离子蚀刻工艺而进行蚀刻。
图18A与18B示出此工艺的下一步骤，其中形成另一光阻层210，211，212并图案化，以定义光阻结构210a，210b，211a，211b，212a，212b。此单元结构对应至成对的存储单元，如下所述。此单元结构比图17A中所示的带状存储材料200a，200b为宽，因为其宽度等于所使用的平板印刷工艺(例如光罩平板印刷工艺)所能达到的宽度，并且未经过修剪。因此，在某些实施例中的宽度等于用以形成此层的平板印刷工艺的最小特征尺寸F。
图19A与19B示出此工艺的下一步骤，其中光阻结构210a，210b，211a，211b，212a，212b用做为蚀刻屏蔽，通过蚀刻沟槽225，226为结构99的隔离介质结构、以及蚀刻在各行单元之间垂直于字线的沟槽227，而定义单元结构(在图19A中为220a，220b，221a，221b，222a，222b，在图19B中为220，221，222)。此单元结构220a包括第一电极构件215、第二电极构件216、以及第三电极构件217。绝缘构件163分隔第一电极构件215与第二电极构件216。绝缘构件164分隔第一电极构件215与第三电极构件217。存储材料导桥218位于电极构件215，216，217以及绝缘构件163，164之上，以在结构220上建立二个存储单元。
图20示出了此工艺的下一步骤，其中具有平坦上表面的介质填充层230形成于电极结构之上、并填充位于电极结构之间的沟槽与沟渠。在此工艺的实施例中，填充层230利用高密度等离子化学气相沉积(HDPCVD)进行沉积、接着进行化学机械研磨与清洁之后而形成。介质填充层可包括二氧化硅、氮化硅、以及其它绝缘材料，优选地具有良好的热与电绝缘性质。
在某些实施例中，在介质填充层之外、或取代介质填充层，而提供对于导桥的热绝缘结构。在一实施例中，此热绝缘结构在施加介质填充层之前，通过形成热绝缘材料的覆盖层于导桥(218)之上、并选择性地位于电极层之上而形成。在实施例中，在施加介质填充层之前，此热绝缘结构通过在导桥(218)上提供热绝缘覆盖层，其选择性地覆盖电极层。热绝缘材料层的代表性材料，包括下列元素组合而成的材料：硅、碳、氧、氟、与氢。适合用做为热绝缘盖层的热绝缘材料，包括二氧化硅、氢氧碳化硅、聚酰亚胺、聚酰胺、以及氟碳聚合物，选择它们是因为这些材料的导热性，低于沉积其上的介质填充层的导热性。当其上的材料为二氧化硅时，此隔热绝缘材料应具备有一导热性，其低于二氧化硅的导热性，或低约0.014J/cm*degK*Sec。在其它优选实施例中，热绝缘体的导热性低于相变化材料在非晶态时的导热性，或者对包括GST的相变化材料而言，低于约0.003J/cm*degK*Sec。许多低介电常数材料可用做为隔离材料，而低介电常数材料的电容率低于二氧化硅的电容率。适合用于隔热隔离层中的物质可举例包括含氟二氧化硅、硅氧烷(silsesquioxane)、聚亚芳香醚(polyarylene ether)、聚对二甲苯(parylene)、含氟聚合物、含氟非晶碳、钻石类碳、多孔性二氧化硅、中孔性二氧化硅、多孔性硅氧烷、多孔性聚酰亚胺、以及多孔性聚亚芳香醚。单层或复合层均可提供隔热效果。
图21A与21B示出此工艺的下一步骤，其中过孔(未示出)在填充层230中进行蚀刻，通过存储材料与填充层而到达电极材料。此过孔蚀刻工艺可利用单一各向异性蚀刻工艺而蚀刻填充层与存储材料层，或者使用两个步骤工艺，先以第一蚀刻化学物质而蚀刻填充层，再以第二蚀刻化学物质而蚀刻存储材料层。过孔形成后，以钨金属或其它导电材料填充过孔，以形成接触至电极结构中的第一电极构件(例如构件215)的插头240(图21A中的240a，240b)，241，242，以与电极层上的电路进行电连接。在此工艺的实施例中，过孔以扩散障碍层及/或附着层做为衬底，如此领域所公知，再以钨金属或其它合适的导电材料进行填充。此结构接着以化学机械研磨进行平坦化，并进行清洁步骤。最后，施加“清洁”蚀刻工艺，以形成干净的结构。
图22示出了此工艺的下一步骤，其中形成图案化导电层250并接触至填充层上的插头，提供存储元件所需的位线与其它导体，产生图3中所示的结构。在此工艺的实施例中，使用铜合金嵌镶金属化工艺，其中沉积氟硅玻璃(FSG)于外露表面上而形成图案化导电层，接着形成预设的光阻图案。接着实施蚀刻以移除外露的氟硅玻璃，接着沉积衬底与晶种层于此图案中。接着实施铜电镀以填充此图案。在电镀后，进行退火步骤，跟着进行研磨工艺。其它实施例可使用铝-铜工艺，或其它公知的金属化工艺。
其它与实施存储材料窄桥有关的技术，公开于本申请人的另一美国专利申请No.11/155,067中、其标题为”THIN FILM FUSE PHASECHANGE RAM AND MANUFACTURING METHOD”，其申请日为2005年6月17日，该申请列为本申请的参考。
申请人所知的相变化存储单元种类中，大部分通过形成微小孔洞并填充相变化存储单元、接着形成接触至此相变化材料的顶与底电极而形成。此微小孔洞结构用以减少编程电流。本发明减少了编程电流而不需形成微小孔洞，因此可达到较好的工艺控制。此外，在单元上并无顶电极，避免相变化材料受到用以形成顶电极的工艺的潜在损害。
在此所描述的单元，包括二底电极以及其间的介质，以及位于电极之上、横跨介质的相变化材料导桥。此底电极与介质形成于前述工艺CMOS逻辑结构或其它功能电路结构之上的电极层中，提供可以轻易支持内置存储器与功能电路于单芯片上的结构，此芯片可举例如系统单芯片器件。
本发明所述实施例的优点，包括相变化现象发生于介质填充层上的导桥中央，而非发生于导桥与电极之间的结，因此提供了优选的可靠度。同时，用在重置与编程操作中的电流局限于微小体积中，允许了高电流密度及其所产生的局部加热效果，而仅需较小的重置电流以及较低的重置电能消耗。在本发明实施例中的结构，允许了此单元的两个维度由薄膜的厚度来定义，在纳米尺度下达成优选的工艺控制。单元中仅有一个维度通过平板印刷工艺所定义(此平板印刷工艺使用经修剪的屏蔽层)，因而避免了更复杂的微缩技术。
虽然本发明已参照优选实施例进行了描述，应该了解的是，本发明并不受限于其详细描述内容。替换方式及修改方式已于先前描述中建议，并且其它替换方式及修改方式是本领域的技术人员可想到的。特别是，根据本发明的结构与方法，所有具有实质上相同于本发明的构件结合而达成与本发明实质上相同结果的，皆不脱离本发明的范围。因此，所有这些替换方式及修改样式意欲落在本发明所附的权利要求及其等价物所界定的范畴之中。任何在前文中提及的专利申请以及印刷文本，均列为本案的参考。

Claims (27)

1.一种存储元件，包括：
衬底；
位于该衬底上的电极层，该电极层包括电极对阵列，该电极对包括具有一上表面的第一电极、具有一上表面的第二电极、以及位于该第一电极与该第二电极之间并从该第一与第二电极的该上表面向外延伸的绝缘构件，而限定绝缘材料侧壁，其具有顶侧；以及
阵列的导桥横跨相对应电极对的该绝缘构件之上，该导桥具有第一面与第二面、并以该第一面与相对应电极对中的该第一与第二电极的该上表面接触，其中该导桥分别包括存储材料活性层在该侧壁的该顶侧，该存储材料具有至少二固态相。
2.如权利要求1所述的器件，其中，该存储材料活性层包括薄膜，其厚度为约50纳米或以下，且其宽度为50纳米或以下。
3.如权利要求1所述的器件，其中该存储材料活性层包括薄膜，其厚度为约20纳米或以下，且其宽度为20纳米或以下。
4.如权利要求1所述的器件，其中该存储材料活性层包括薄膜，其厚度为约10纳米或以下，且其宽度为10纳米或以下。
5.如权利要求1所述的器件，其中该导桥包括接触至该第一电极的第一热绝缘垫、接触至该第二电极的第二热绝缘垫，并且该存储材料活性层电连接至该第一与第二热绝缘垫，其中该第一与第二热绝缘垫包括的材料具有低于该第一与第二电极的导热性。
6.如权利要求1所述的器件，其中该导桥包括接触至该第一电极的第一热绝缘垫、接触至该第二电极的第二热绝缘垫，并且该存储材料活性层电连接至该第一与第二热绝缘垫，其中该第一与第二热绝缘垫包括该存储材料。
7.如权利要求1所述的器件，其中该至少二固态相包括大致非晶态以及大致结晶态。
8.如权利要求1所述的器件，其中该绝缘构件的厚度少于用以形成该器件的平板印刷工艺的最小平板印刷特征尺寸。
9.如权利要求1所述的器件，其中该存储材料层在该侧壁的该顶侧的厚度，小于用以形成该器件的平板印刷工艺的最小平板印刷特征尺寸。
10.如权利要求1所述的器件，其中该存储材料包括合金，该合金包括由锗、锑、及碲所形成的组合物。
11.如权利要求1所述的器件，其中该存储材料包括合金，该合金包括至少二个选自下列组的材料所组成的组合物：锗、锑、碲、铟、钛、镓、铋、锡、铜、钯、铅、银、硫、以及金。
12.如权利要求1所述的器件，其中该导桥包括接触至该第一电极的第一热绝缘垫、接触至该第二电极的第二热绝缘垫，并且该存储材料活性层电连接至该第一与第二热绝缘垫，其中该第一与第二热绝缘垫比位于该绝缘材料侧壁上的该存储材料活性层更厚。
13.一种用以形成存储器件的方法，包括：
形成电极层，该电极层包括第一电极与第二电极、以及位于该第一与第二电极之间的绝缘构件，该第一与第二电极具有上表面，其外露于该电极层的上表面，该绝缘构件延伸于该第一与第二电极的上表面之上以形成绝缘构件，且该绝缘构件在该第一与第二电极之间的上表面处具有厚度；
形成存储材料导桥于该电极层的上表面上、横跨该绝缘构件处，该导桥包括第一与第二热绝缘材料垫，其分别接触至该第一与第二电极，以及带状存储材料位于该第一与第二绝缘材料垫之间，该导桥定义电极间路径于该第一与第二电极之间、横跨该绝缘构件处，其具有由该绝缘构件的该厚度所定义的路径长度，其中该存储材料具有至少二固态相。
14.如权利要求13所述的方法，其中该形成导桥的步骤包括，形成该带状存储材料，其宽度为约50纳米或以下，且其厚度为约50纳米或以下。
15.如权利要求13所述的方法，其中该形成导桥的步骤包括，形成该带状存储材料，其宽度为约20纳米或以下，且其厚度为约20纳米或以下。
16.如权利要求13所述的方法，其中该形成导桥的步骤包括，形成该带状存储材料，其宽度为约10纳米或以下，且其厚度为约10纳米或以下。
17.如权利要求13所述的方法，其中位于该绝缘构件的上表面的该绝缘构件的该厚度，少于20纳米。
18.如权利要求13所述的方法，其中该形成电极层的步骤包括：定义多个第一与第二电极对、以及绝缘构件，该绝缘构件将该多个电极对中的一对与该多个电极对中的另一对分隔。
19.如权利要求13所述的方法，其中该形成电极层的步骤包括：定义多个第一与第二电极对，其中二电极作为在对应电极对中的第一电极、共享第二电极，其设置于该二电极之间，并通过该绝缘构件而与该二电极分隔，使得两个第一与第二电极对具有共享第二电极，并进一步包括定义该绝缘构件，该绝缘构件将该多个电极对中的两个电极对与该多个电极对中的其它电极对分隔。
20.如权利要求13所述的方法，其中该形成电极层的步骤包括：
形成介质层于衬底上；
形成第一导电层于该介质层之上；
以图案蚀刻该第一导电层，该图案包括多个堆栈以及位于外露于该衬底上的该堆栈之间的区域，位于该衬底上的这些堆栈包括以该图案蚀刻后该介电层的剩余部分以及该第一导电层的剩余部分，这些堆栈具有侧壁；
形成侧壁介质层于这些堆栈之上、并蚀刻该侧壁介质层以形成侧壁隔离于这些堆栈的该侧壁上；
形成第二导电层于这些堆栈、这些侧壁隔离以及这些堆栈之间的这些区域上；
研磨该第二导电层以定义该电极层，其中这些侧壁隔离外露于该上表面并作为绝缘构件，该第一导电层位于这些堆栈中的部分外露于该上表面上、并作为该第一电极，同时位于这些堆栈之间的区域内的该第二导电层部分外露于该上表面上、并作为该第二电极；以及
回蚀刻研磨后的该第一与第二导电层的剩余部分，使得绝缘材料侧壁延伸于该回蚀刻后该第一与第二导电层的剩余部分的表面之上。
21.如权利要求20所述的方法，其中该研磨步骤包括化学机械研磨。
22.如权利要求13所述的方法，其中该形成导桥步骤包括：
形成存储材料层于该电极层之上；
图案化该存储材料层以定义存储材料条于该电极层的上表面上；以及
图案化该存储材料条以定义该第一与第二绝缘材料垫以及该导桥的该带状存储材料。
23.如权利要求13所述的方法，其中该形成导桥的步骤包括：
形成存储材料层于该电极层之上；
形成光阻材料层于该存储材料层之上；
利用平板印刷工艺图案化该光阻材料层，以定义一条状结构；
修剪该条状结构的宽度以定义更窄的光阻材料条于该存储材料层之上；
蚀刻该存储材料层中不受到该更窄光阻材料条所覆盖处，以形成存储材料条；以及
图案化该存储材料条，以定义该第一与第二绝缘材料垫以及该带状存储材料。
24.如权利要求13所述的方法，其中该平板印刷工艺的特征为最小特征尺寸，且该存储材料条的宽度小于该最小特征尺寸。
25.如权利要求13所述的方法，包括形成图案化导电层于该导桥之上，以及形成接触于该第一电极与该图案化导电层之间。
26.如权利要求13所述的方法，其中该存储材料包括合金，该合金包括由锗、锑、与碲所形成的组合物。
27.如权利要求13所述的方法，其中该存储材料包括合金，该合金包括至少二个选自下列群组的材料所组成的组合物：锗、锑、碲、铟、钛、镓、铋、锡、铜、钯、铅、银、硫、以及金。
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