CN101015020A - 改良具有虚拟字线的闪存阵列的擦除电压分布的方法 - Google Patents
改良具有虚拟字线的闪存阵列的擦除电压分布的方法 Download PDFInfo
- Publication number
- CN101015020A CN101015020A CNA2005800227866A CN200580022786A CN101015020A CN 101015020 A CN101015020 A CN 101015020A CN A2005800227866 A CNA2005800227866 A CN A2005800227866A CN 200580022786 A CN200580022786 A CN 200580022786A CN 101015020 A CN101015020 A CN 101015020A
- Authority
- CN
- China
- Prior art keywords
- word line
- running
- memory storage
- word lines
- dummy
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 28
- 238000009826 distribution Methods 0.000 title claims description 21
- 230000005055 memory storage Effects 0.000 claims description 61
- 230000009183 running Effects 0.000 claims description 42
- 238000007667 floating Methods 0.000 claims description 18
- 210000004027 cell Anatomy 0.000 description 36
- 238000003860 storage Methods 0.000 description 31
- 238000005516 engineering process Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 239000000126 substance Substances 0.000 description 7
- 230000008878 coupling Effects 0.000 description 6
- 238000010168 coupling process Methods 0.000 description 6
- 238000005859 coupling reaction Methods 0.000 description 6
- 239000000758 substrate Substances 0.000 description 5
- 230000005684 electric field Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 238000012795 verification Methods 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 2
- 230000003190 augmentative effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000012423 maintenance Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000005036 potential barrier Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 210000000352 storage cell Anatomy 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000002045 lasting effect Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- XEBWQGVWTUSTLN-UHFFFAOYSA-M phenylmercury acetate Chemical compound CC(=O)O[Hg]C1=CC=CC=C1 XEBWQGVWTUSTLN-UHFFFAOYSA-M 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0491—Virtual ground arrays
Abstract
本发明揭示一种用于擦除具有多条运作字线(22)与毗邻于所述运作字线的末尾一条运作字线的至少一条虚拟字线(26)的闪存阵列(4)的存储装置(30)的技术。存储装置的擦除可包含：施加栅极电压至字线且施加偏压至虚拟字线。在一种排列方式中，在虚拟字线与运作字线的末尾一条运作字线之间建立电性连接。
Description
技术领域
一般而言，本发明为关于非易失性存储装置的领域，且更特别的是，关于一种改良具有一条或更多条设置成毗邻于运作字线(wordline)的虚拟字线的闪存阵列的擦除电压分布的方法。
背景技术
现代集成电路制造业中普遍的趋势是要增加集成电路存储单元(memory unit)，例如闪存单元的单位面积储存资料量。亦即，随着闪存技术的发展，存储的速度及密度变成愈来愈高。现代闪存单元的特征在于：组成存储单元的存储胞元(memory cell)阵列所储存的电荷的非易失性(non-volatility)。
由于电荷储存胞元的密度高，已利用各种用于改善存储单元制造的工艺限度(process margin)的技术。有一种技术是要放置毗邻于存储胞元阵列的上字线与下字线的虚拟字线(dummy wordline)。
使用存储单元可能经常涉及擦除一些或全部的胞元。例如，为要擦除一阵列的浮置栅极存储装置或一阵列的介电质电荷捕陷存储装置，施加一相对大的栅极负电压(例如，若为浮置栅极存储装置，约-9.3伏特)至阵列的字线持续一段预定时间(或“脉冲”持续时间)。阵列的位线(bitline)在擦除操作期间可能接地。毗邻于上字线的第一虚拟字线与毗邻于下字线的第二虚拟字线在擦除操作期间可能也接地。
这种配置，在上字线与第一虚拟字线之间、在下字线与第二虚拟字线之间在擦除操作期间可能引致耦合。在上字线与下字线所界定的胞元(分别称作上横列的胞元与下横列的胞元)中，因为耦合而且擦除所述胞元要花相对长的时间，这可能使临界电压(Vt)分布劣化(degraded)。例如，请参考图1，其为图标习知擦除式浮置存储胞元阵列胞元的临界电压(Vt)分布图。第一分布曲线C1对应于置于上与下字线(或中间字线)之间、有非实体性耦合于毗邻虚拟字线的字线的临界电压分布。第二分布曲线C2对应于在擦除操作期间出现耦合于虚拟字线的上字线与下字线的临界电压分布。如图标，相对于曲线C1，曲线C2向上偏移。曲线之间的差异，或ΔVt，约为1伏特。如图标，此差异可能使阵列的上与下横列的擦除操作变慢。结果，中间横列的胞元的擦除倾向于比上与下横列的胞元的擦除快。
如果擦除速度放慢太多，则上与下横列的胞元在施加擦除脉冲期间可能无法完全擦除。例如，一部份的分布曲线C2可能高于合意的擦除临界电压(Vt_擦除)。如果上与下横列的胞元无法通过擦除验证，就有可能要再擦除(re-erase)该区段的存储胞元。可取而代之，使用较长的擦除脉冲。但上述的耦合与任何修正运作倾向于把存储胞元转成耗尽模态(depletion mode)，这导致有较宽的擦除分布及不良的闪存装置运作。
因此，本技艺需要改良包含虚拟字线的存储阵列的擦除操作。
发明内容
根据本发明的一态样，本发明为针对一种擦除闪存阵列的存储装置的方法，该阵列具有多条运作字线与至少一条毗邻所述运作字线的末尾一条运作字线的虚拟字线。该方法可包含施加栅极电压至所述字线；且施加偏压至所述虚拟字线。
根据本发明的另一态样，本发明为针对一种擦除闪存阵列的存储装置的方法，该阵列具有多条运作字线与至少一条毗邻所述运作字线的末尾一条运作字线的虚拟字线。该方法可包含在虚拟字线与所述运作字线的该末尾一条运作字线之间建立电性连接；且施加栅极擦除电压至该字线。
根据本发明的另一态样，本发明为针对一种闪存单元，其通过配置用于擦除操作。该闪存单元可包含由多条运作字线与多条位线界定的存储装置的区段；毗邻所述运作字线的末尾一条运作字线的至少一条虚拟字线；以及逻辑单元，电性连接该虚拟字线与所述运作字线的该末尾一条运作字线。
附图说明
参考以上的说明及附图将可更加明白本发明的各种特征。
图1为根据习知擦除技术，图标闪存阵列在擦除时的临界电压(Vt)分布图；
图2为示范存储单元的示意方块图，该存储单元具有可应用本发明编程方法的多核心存储装置；
图3为存储单元的示范核心存储阵列区段的示意方块图；
图4为核心存储阵列的示范核心存储装置沿着第3图的4-4直线绘出的示意横截面图；
图5为根据本发明的擦除操作期间的核心存储阵列区段的示意图；
图6为根据本发明闪存阵列在擦除时的擦除临界电压分布图；以及
图7为图标虚拟字线偏压对擦除速度的效果。
具体实施方式
在以下的详细说明中，不论是否为图标于本发明不同的具体实施例，相同的组件都用相同的组件符号表示。为了要以清楚简明的方式图解说明本发明，诸图不一定按比例绘制且某些特性稍微以示意性的样式图标。
本发明之各态样系关于一种擦除非易失性、快闪电性可擦除及可程序的存储装置(例如浮置栅极存储装置或电荷捕陷介电质存储装置)的方法。更特别的是，该方法有关去除存储装置的(数个)电荷储存区的电荷以使存储装置返回成空白(blank)或未编程的状态。该方法包含在擦除操作期间施加偏压电位至毗邻于区段存储装置之上字线的虚拟字线。以类似的方式，在擦除操作期间可施加偏压电位至毗邻于该区段存储装置的下字线的第二虚拟字线。在一个具体实施例中，藉由电性连接虚拟字线至毗邻的运作字线可偏压(数个)虚拟字线。
本文所述之技术可应用于各种闪存装置，包含NOR架构存储装置，例如各装置具有两个或更多电荷储存区的浮置栅极存储装置与介电质电荷储存装置。应了解，使用本文所述之技术也可擦除其它类型之存储装置，例如NAND架构存储装置。然而，在此将以擦除一区段的浮置栅极存储装置的示范性内容说明本发明。
请参考图2，其图标范例存储单元2的示意方块图。该存储单元2可包括含有多个存储装置的核心存储阵列4，所述存储装置例如又包含用于储存资料的核心存储装置，以及用于随时追踪核心存储装置之资料位准变化的动态参考存储装置。其它的存储装置，例如外部参考装置6也可形成存储单元2之一部份。外部参考装置6均与核心存储阵列4分开且可包含，例如，擦除核对参考胞元、编程核对参考胞元、以及软编程(soft programming)参考胞元。存储单元2的各种运作，包含例如，编程、核对、读取、擦除，可用逻辑电路8控制。熟谙此艺者将了解，存储单元2的用户可用存储单元2储存信息，例如资料或执行码。
请参考图3，图标为示范核心存储阵列区段10的上视示意方块图。应了解，必要时可按一定尺寸制作该核心存储阵列区段10。存储单元2的存储阵列4可包含多个区段10。
请参考图4，该存储阵列10可包含具有多条以埋入位线的格式形成的位114(本文也称作导电区)的半导体基板12。在位线14上面形成介电值较低的层或穿遂介电质层16、电荷储存层18、与上介电质层20。在上介电质层20上方可形成多条字线22a至22n。位线接点24可用来建立电性连接至位线14。
毗邻于第一条字线22a(本文也称作上字线22a)的可为第一虚拟字线26a。毗邻于最后一条字线22n(本文也称作下字线22n)的可为第二虚拟字线26b。上与下字线22可视为末尾字线22，而在末尾字线之间的字线22可视为中心或中间字线22。形成虚拟字线26有助于形成高品质的字线22。例如，在区段10的制造期间有虚拟字线26可改善工艺限度。
在图标的具体实施例中，该电荷储存层18是导电的(例如，以掺杂多晶硅制成)且在毗邻位线14之间的区域与字线22的下方形成浮置栅极28藉以操作性形成“浮置栅极”存储装置(或胞元)30。对于各装置30，在各种编程、核对、读取、擦除的运作期间，毗邻的成对位线14形成分别作用为源极与汲极的导电区。插在各对位线14间的基板12形成信道区32，该信道区32藉由施加电压至作为栅极电极的对应字线22而予操作地控制。因此，字线22可考虑界定为控制栅极34。在替换性配置中，藉由字线22互连而由个别导电岛状体或垫(pad)形成控制栅极。在浮置栅极28之间可能有中间介电质层(interdielectric layer)36以使浮置栅极28相互隔离。
在另一个具体实施例中，该电荷储存层18为不导电(例如，由譬如氮化硅之介电质材料制成)。这种配置导致形成介电质电荷储存装置，或双胞元存储装置，且包含一对可独立编程及读取之添增电荷捕陷区(complimentary charge trapping region)。此一配置用于储存毗邻于位线14中的一条的第一单位电荷(例如，常态位)与毗邻于位线14中的另一条的第二单位电荷(例如，添增位)用。在本具体实施例中，电荷储存层18可连续安置于基板上的阵列10区内。
在两个具体实施例中，施加适当的电压至字线22与位线14用于区段的存储装置30寻址，藉此各存储装置30可被编程、读取、核对、及/或擦除。为简化本文之说明，只描述一个核心存储装置30的运作。不过，其余的存储装置30可具有对应结构与运作。由以下的说明可更加明白，字线22形成存储装置30之一运作组件且可视为运作字线22。虚拟字线26与位线14、介电质层16与20、及电荷储存层28实体排列的方式和所述运作字线22与所述结构排列的方式一样。然而，多了虚拟字线26对制造工艺有利且不是用来形成运作存储装置(operativememory device)30，即使在虚拟字线26区中可能有电荷储存胞元的物理结构。
熟谙此技艺者了解，图标的存储装置30为示范装置且可修改存储装置30。此类修改可包含改变核心存储装置30(例如，存储装置的类型)的物理配置、所使用的材料、掺杂参数、诸如此类。然而，可使用本文所述的编程、核对、读取、及/或擦除的技术结合经修改的装置。
就本揭示内容的目的而言，储存电荷于浮置栅极28的编程技术包含热电子注入，也称作信道热电子注入(CHE)。不过，应注意，可修改编程技术以调整使用之特定存储装置之差异。
使用热电子注入，可将浮置栅极28编程为可藉由施加电压至位线14(例如，位线14a作为汲极)与字线22(例如，作为控制栅极32)中之一条而储存电子。另一位线14(例如，位线14b作为源极)提供载子(例如，电子)用于存储装置30的CHE编程。在一个具体实施例中，施加偏压电位至源极以提供较大的控制于电子注入，这导致存储装置30的资料保存能力(data retention capability)提高。例如，源极偏压电位可起作用以限制已编程胞元的编程电流(programming current)并且减少同一位线上的未编程胞元的位线泄漏(bitline leakage)。
施加电压至控制栅极34，编程胞元的源极与汲极产生通过介电质层16、20与电荷储存浮置栅极28的垂直电场与沿着信道32长度从源极至汲极的横向电场。以给定的临界电压，信道32会反向(invert)使得电子被抽离源极且开始加速流向汲极。当电子沿着信道32长度移动时，电子获得能量且一旦得到足够的能量时，电子能够跃过下介电质层16的电位障壁(potential barrier)并且进入捕陷电子的浮置栅极28。经加速之电子称作热电子且一旦被注入浮置栅极28，就会停留在浮置栅极28内。
以类似的方式可进行存储装置30的编程状态之核对以及存储装置30的读取。例如，为了读取存储装置30，在核对与读取运作期间可施加电压至位线14中的一条(也称作汲极)，且可施加电压至控制栅极34。另一位线14，也称作源极，在核对与读取运作期间，可接地。在此等运作期间，电流通过信道32的数量可作为存储装置30临界电压的指针且可与(数个)参考电流(参考临界电压的指针)作比较以判定“读取”存储装置30的资料状态。
请参考图5，显示核心内存阵列区段10在擦除操作期间的示意图。为了擦除区段10(例如，同时擦除多个存储装置30或全部存储装置30的区段擦除(sector erase))的存储装置30，可施加电压至每一条字线22。施加于字线22的电压可称作栅极擦除电压。在擦除操作期间可施加接地或其它电位的电压至每一位线14。若适当的话，在擦除操作期间，基板12可接地或连接至另一电压电位。
例如，在存储装置30为浮置栅极存储装置30的具体实施例中，可使用信道擦除操作(一般称作Fowler-Nordheim(FN)擦除)。在图标的实施例中，可施加约负9.3伏特至字线22持续一段指定的时间。在这时段期间，可施加共享电压(Vss)，例如接地或其它电位，至位线14。
在存储装置30为电荷捕陷介电质存储装置30的具体实施例中，可使用“热电洞注入”(有时称作带到带(BTB)热电洞注入)。热电洞注入时，可施加，例如，约负4伏特至约负8伏特的栅极电压至字线22以及例如，约4.5伏特至约6.0伏特的汲极电压至作为存储装置30汲极的位线14。热电洞注入可包含：使存储装置30源极的位线14接地。存储装置30的常态位与存储装置30的添增位(complimentary bit)可分开进行此一擦除。在上述的擦除条件下，在栅极下方产生BTB穿遂电流并且产生加速由汲极流入信道的电洞。在汲极/基体(body)接面附近产生的电场中，电洞被加速且有些经加速之电洞越过氧化物层至下介电质层16与基板12之间的半导体接口。所述电洞注入介电质电荷储存层18以取代电子(例如，藉由再结合)并且擦除该胞元。
在擦除操作期间，可将虚拟字线26偏压以分别减少在上字线22a与第一虚拟字线30a之间以及在下字线22n与第二字线30b之间的电容耦合(capacitive coupling)。在一个具体实施例中，可施加偏压至虚拟字线26。用逻辑电路8的适当逻辑组件藉由耦合一合意的电压至虚拟字线26可实现施加的偏压。偏压可为在擦除操作期间施加至字线22的栅极擦除电压。或可选用，施加除了栅极擦除电压以外的电压至虚拟字线26作为偏压。
在图标的具体实施例中，实现施加偏压至虚拟字线26系藉由电性连接上字线22a至第一虚拟字线26a并且电性连接下字线22n至第二虚拟字线26b。可用逻辑电路8建立所述电性连接，结果，不一定为直接电性连接。反而，由上字线22a到第一虚拟字线26a以及由下字线22n到第二虚拟字线26b的电性连接可通过逻辑电路8的组件，例如通过晶体管(pass transistor)或其它的切换组件(switching element)。在本具体实施例中，偏压约为栅极擦除电压的偏压，请注意，建立由字线22至毗邻虚拟字线26的连接的组件可能会产生一些损耗。
图6为区段10的存储装置30在根据本文所述的方法擦除时的擦除临界电压分布图。该图包含第一分布曲线38，该曲线38对应至在无虚拟字线26偏压时对毗邻虚拟字线26有非实体性耦合的中间字线22b至22n-1的临界电压分布。该图包含第二分布曲线40，该曲线40对应至虚拟字线26以大约等于在擦除操作期间施加至字线22的电位偏压时的上字线22a与下字线22n的存储装置30的临界电压分布。如图标，曲线40与曲线38部份重叠使得曲线38的中心点与曲线40的中心点之间的差额保持最小值(例如，小于0.15伏特)。结果，中间横列的胞元(对应于字线22b至22n-1)倾向约与上、下横列的胞元(对应于字线22a与22n)相同的速度擦除。因此，相较于在擦除期间不施加偏压电位至虚拟字线26时的情形，可实现较窄的擦除分布38与40，从而得以改善闪存单元2的运作。
图7图标虚拟字线偏压对上与下横列的胞元相对于中间横列的擦除速度的效果。更特别的是，该图显示对应于上字线22a与下字线22n的存储装置30的擦除临界电压分布的第二分布曲线40，临界电压的偏移为y-轴，虚拟字线偏压为x轴。当虚拟字线偏压的负值增加时，分布曲线40沿着临界电压轴线向下偏移且倾向与曲线38有较大程度的对齐(请比较图1与图6)且有更快的擦除操作。一般而言，虚拟字线偏压与临界电压分布偏移间的关系式为线性。
在施加擦除电压至存储装置30之后，使用习知擦除验证技术可核对擦除操作。若擦除验证例程表示有核对需要，则可施行再擦除存储装置30，和/或可施行自动程序干扰(APD)或软编程运作。APD，也称作擦除后的自动程序干扰(APDE)，为用于修正被过度擦除的所述闪存胞元的处理。在APD处理期间，在擦除处理后将电荷载子(例如，电子)再注入电荷储存层以恢复被过度擦除的闪存胞元的临界电压。
尽管以上详细描述了本发明的特定具体实施例，但是应了解，本发明的范畴不受限于这些说明，而是本发明包含所有落入所附申请专利范围的精神与申请项目内之改变、修改、与均等物。
Claims (10)
1.一种擦除具有多条运作字线(22)与毗邻所述运作字线的末尾一条运作字线的至少一条虚拟字线(26)的闪存阵列(4)的存储装置(30)的方法，所述方法包括：
施加栅极电压至所述字线；以及
施加偏压至所述虚拟字线。
2.根据权利要求1所述的方法，其中所述偏压大约等于所述栅极电压。
3.根据权利要求1至2中任一项所述的方法，其中所述偏压使所述运作字线的所述末尾一条运作字线的擦除临界电压分布向下偏移。
4.根据权利要求3所述的方法，其中将所述运作字线的所述末尾一条运作字线的所述擦除临界电压分布偏移至与位于所述末尾运作字线之间的所述运作字线的擦除临界分布重叠。
5.根据权利要求3所述的方法，其中所述偏压与所述擦除临界电压分布的偏移具有大致为线性的关系。
6.根据权利要求1至5中任一项所述的方法，其中所述存储装置为浮置栅极存储装置。
7.根据权利要求1至5中任一项所述的方法，其中所述存储装置为具有多个电荷捕陷区的电荷捕陷介电质存储装置。
8.根据权利要求1至7中任一项所述的方法，其中施加所述偏压包括在所述虚拟字线与所述运作字线的所述末尾一条运作字线间建立电性连接。
9.一种闪存单元(2)，配置成用于擦除操作，所述闪存单元包含：
存储装置(30)的区段，由多条运作字线(22)与多条位线(14)界定；
至少一个虚拟字线(26)，毗邻于所述运作字线的末尾一条运作字线；以及
逻辑单元(8)，电性连接所述虚拟字线与所述运作字线的所述末尾一条运作字线。
10.根据权利要求9所述的闪存单元，其中所述存储装置选自浮置栅极存储装置与电荷捕陷介电质存储装置中的一种。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/885,268 | 2004-07-06 | ||
| US10/885,268 US6987696B1 (en) | 2004-07-06 | 2004-07-06 | Method of improving erase voltage distribution for a flash memory array having dummy wordlines |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN101015020A true CN101015020A (zh) | 2007-08-08 |
Family
ID=35058971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNA2005800227866A Pending CN101015020A (zh) | 2004-07-06 | 2005-06-30 | 改良具有虚拟字线的闪存阵列的擦除电压分布的方法 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US6987696B1 (zh) |
| JP (1) | JP2008506217A (zh) |
| KR (1) | KR100928736B1 (zh) |
| CN (1) | CN101015020A (zh) |
| DE (1) | DE112005001595B4 (zh) |
| GB (1) | GB2431027B (zh) |
| TW (1) | TWI367488B (zh) |
| WO (1) | WO2006014386A1 (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106971760A (zh) * | 2017-04-01 | 2017-07-21 | 北京兆易创新科技股份有限公司 | 基于nand闪存的阈值电压校验方法、装置和nand存储设备 |
| CN110729303A (zh) * | 2018-07-17 | 2020-01-24 | 中芯国际集成电路制造(上海)有限公司 | Nand存储器及其形成方法 |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE602004026934D1 (de) * | 2004-08-30 | 2010-06-10 | Spansion Llc | Löschverfahren für nichtflüchtige speicherung und nichtflüchtige speicherung |
| KR100749737B1 (ko) * | 2006-01-25 | 2007-08-16 | 삼성전자주식회사 | 노어 플래시 메모리 및 그것의 소거 방법 |
| US7440322B2 (en) * | 2006-04-20 | 2008-10-21 | Sandisk Corporation | Method and system for flash memory devices |
| US7518911B2 (en) * | 2006-05-25 | 2009-04-14 | Sandisk Corporation | Method and system for programming multi-state non-volatile memory devices |
| JP2008135100A (ja) * | 2006-11-28 | 2008-06-12 | Toshiba Corp | 半導体記憶装置及びそのデータ消去方法 |
| US7535764B2 (en) * | 2007-03-21 | 2009-05-19 | Sandisk Corporation | Adjusting resistance of non-volatile memory using dummy memory cells |
| KR101434401B1 (ko) | 2007-12-17 | 2014-08-27 | 삼성전자주식회사 | 집적 회로 메모리 장치 |
| US7872917B2 (en) * | 2007-12-25 | 2011-01-18 | Samsung Electronics Co., Ltd. | Non-volatile semiconductor memory device and memory system including the same |
| KR101468098B1 (ko) | 2008-06-23 | 2014-12-04 | 삼성전자주식회사 | 플래시 메모리 장치 및 그것을 포함하는 메모리 시스템 |
| US7983078B2 (en) * | 2008-09-24 | 2011-07-19 | Sandisk Technologies Inc. | Data retention of last word line of non-volatile memory arrays |
| US7924591B2 (en) * | 2009-02-06 | 2011-04-12 | Macronix International Co., Ltd. | Memory device with shielding plugs adjacent to a dummy word line thereof |
| WO2010141419A2 (en) * | 2009-06-01 | 2010-12-09 | Raytheon Company | Non-kinematic behavioral mapping |
| TWI427636B (zh) * | 2009-11-27 | 2014-02-21 | Macronix Int Co Ltd | 於一記憶積體電路上進行抹除操作之方法與裝置 |
| US8259499B2 (en) | 2010-06-29 | 2012-09-04 | Macronix International Co., Ltd. | Method and apparatus of performing an erase operation on a memory integrated circuit |
| US9412598B2 (en) | 2010-12-20 | 2016-08-09 | Cypress Semiconductor Corporation | Edge rounded field effect transistors and methods of manufacturing |
| US8263458B2 (en) | 2010-12-20 | 2012-09-11 | Spansion Llc | Process margin engineering in charge trapping field effect transistors |
| US8897070B2 (en) | 2011-11-02 | 2014-11-25 | Sandisk Technologies Inc. | Selective word line erase in 3D non-volatile memory |
| US8488382B1 (en) | 2011-12-21 | 2013-07-16 | Sandisk Technologies Inc. | Erase inhibit for 3D non-volatile memory |
| US8908435B2 (en) | 2011-12-21 | 2014-12-09 | Sandisk Technologies Inc. | Erase operation with controlled select gate voltage for 3D non-volatile memory |
| US8787094B2 (en) | 2012-04-18 | 2014-07-22 | Sandisk Technologies Inc. | Soft erase operation for 3D non-volatile memory with selective inhibiting of passed bits |
| US9019775B2 (en) | 2012-04-18 | 2015-04-28 | Sandisk Technologies Inc. | Erase operation for 3D non-volatile memory with controllable gate-induced drain leakage current |
| US20130314995A1 (en) | 2012-05-24 | 2013-11-28 | Deepanshu Dutta | Controlling Dummy Word Line Bias During Erase In Non-Volatile Memory |
Family Cites Families (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61253695A (ja) * | 1985-05-07 | 1986-11-11 | Hitachi Ltd | 半導体記憶装置 |
| JPS62184693A (ja) * | 1986-02-10 | 1987-08-13 | Hitachi Vlsi Eng Corp | 半導体記憶装置 |
| IT1247650B (it) * | 1990-10-31 | 1994-12-28 | Sgs Thomson Microelectronics | Memoria flash eprom con aumentata immunita' da soft programming su una linea di riferimento |
| JP3348248B2 (ja) * | 1992-04-22 | 2002-11-20 | 富士通株式会社 | 半導体記憶装置及びその情報の消去・書き込み方法 |
| US5559742A (en) * | 1995-02-23 | 1996-09-24 | Micron Technology, Inc. | Flash memory having transistor redundancy |
| KR0170707B1 (ko) * | 1995-11-29 | 1999-03-30 | 김광호 | 비휘발성 메모리 소자 및 그 구동 방법 |
| KR100190089B1 (ko) * | 1996-08-30 | 1999-06-01 | 윤종용 | 플래쉬 메모리장치 및 그 구동방법 |
| US6009017A (en) * | 1998-03-13 | 1999-12-28 | Macronix International Co., Ltd. | Floating gate memory with substrate band-to-band tunneling induced hot electron injection |
| US6309926B1 (en) * | 1998-12-04 | 2001-10-30 | Advanced Micro Devices | Thin resist with nitride hard mask for gate etch application |
| US6278633B1 (en) * | 1999-11-05 | 2001-08-21 | Multi Level Memory Technology | High bandwidth flash memory that selects programming parameters according to measurements of previous programming operations |
| US6215702B1 (en) * | 2000-02-16 | 2001-04-10 | Advanced Micro Devices, Inc. | Method of maintaining constant erasing speeds for non-volatile memory cells |
| US6356482B1 (en) * | 2000-02-24 | 2002-03-12 | Advanced Micro Devices, Inc. | Using negative gate erase voltage to simultaneously erase two bits from a non-volatile memory cell with an oxide-nitride-oxide (ONO) gate structure |
| US6295228B1 (en) * | 2000-02-28 | 2001-09-25 | Advanced Micro Devices, Inc. | System for programming memory cells |
| US6246611B1 (en) * | 2000-02-28 | 2001-06-12 | Advanced Micro Devices, Inc. | System for erasing a memory cell |
| US6331951B1 (en) * | 2000-11-21 | 2001-12-18 | Advanced Micro Devices, Inc. | Method and system for embedded chip erase verification |
| DE10058969A1 (de) | 2000-11-28 | 2002-06-13 | Infineon Technologies Ag | Zellenfeld für einen Halbleiterspeicher mit funktionalen Speicherzellen und Dummy-Speicherzellen |
| US6344994B1 (en) * | 2001-01-31 | 2002-02-05 | Advanced Micro Devices | Data retention characteristics as a result of high temperature bake |
| US6400624B1 (en) * | 2001-02-26 | 2002-06-04 | Advanced Micro Devices, Inc. | Configure registers and loads to tailor a multi-level cell flash design |
| US6456533B1 (en) * | 2001-02-28 | 2002-09-24 | Advanced Micro Devices, Inc. | Higher program VT and faster programming rates based on improved erase methods |
| US6442074B1 (en) * | 2001-02-28 | 2002-08-27 | Advanced Micro Devices, Inc. | Tailored erase method using higher program VT and higher negative gate erase |
| US6307784B1 (en) * | 2001-02-28 | 2001-10-23 | Advanced Micro Devices | Negative gate erase |
| US6522585B2 (en) * | 2001-05-25 | 2003-02-18 | Sandisk Corporation | Dual-cell soft programming for virtual-ground memory arrays |
| US6370061B1 (en) * | 2001-06-19 | 2002-04-09 | Advanced Micro Devices, Inc. | Ceiling test mode to characterize the threshold voltage distribution of over programmed memory cells |
| US6788602B2 (en) * | 2002-08-09 | 2004-09-07 | Macronix International Co., Ltd. | Memory device and operation thereof |
| US6707078B1 (en) * | 2002-08-29 | 2004-03-16 | Fasl, Llc | Dummy wordline for erase and bitline leakage |
| JP4005895B2 (ja) * | 2002-09-30 | 2007-11-14 | 株式会社東芝 | 不揮発性半導体メモリ装置 |
| US6778437B1 (en) * | 2003-08-07 | 2004-08-17 | Advanced Micro Devices, Inc. | Memory circuit for providing word line redundancy in a memory sector |
| KR100506941B1 (ko) * | 2003-08-19 | 2005-08-05 | 삼성전자주식회사 | 더미 셀들을 갖는 플래쉬 메모리소자 및 그것의 소거방법들 |
-
2004
- 2004-07-06 US US10/885,268 patent/US6987696B1/en active Active
-
2005
- 2005-06-30 WO PCT/US2005/023632 patent/WO2006014386A1/en active Application Filing
- 2005-06-30 GB GB0701512A patent/GB2431027B/en not_active Expired - Fee Related
- 2005-06-30 DE DE112005001595.5T patent/DE112005001595B4/de not_active Expired - Fee Related
- 2005-06-30 JP JP2007520416A patent/JP2008506217A/ja active Pending
- 2005-06-30 CN CNA2005800227866A patent/CN101015020A/zh active Pending
- 2005-06-30 KR KR1020067027491A patent/KR100928736B1/ko active IP Right Grant
- 2005-07-01 TW TW094122266A patent/TWI367488B/zh not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106971760A (zh) * | 2017-04-01 | 2017-07-21 | 北京兆易创新科技股份有限公司 | 基于nand闪存的阈值电压校验方法、装置和nand存储设备 |
| CN110729303A (zh) * | 2018-07-17 | 2020-01-24 | 中芯国际集成电路制造(上海)有限公司 | Nand存储器及其形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2431027A (en) | 2007-04-11 |
| GB0701512D0 (en) | 2007-03-07 |
| WO2006014386A1 (en) | 2006-02-09 |
| TWI367488B (en) | 2012-07-01 |
| US6987696B1 (en) | 2006-01-17 |
| KR20070022812A (ko) | 2007-02-27 |
| KR100928736B1 (ko) | 2009-11-27 |
| DE112005001595T5 (de) | 2007-05-24 |
| JP2008506217A (ja) | 2008-02-28 |
| GB2431027B (en) | 2008-12-24 |
| TW200620298A (en) | 2006-06-16 |
| US20060007752A1 (en) | 2006-01-12 |
| DE112005001595B4 (de) | 2018-10-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101015020A (zh) | 改良具有虚拟字线的闪存阵列的擦除电压分布的方法 | |
| KR100292361B1 (ko) | 반도체불휘발성메모리의데이타기입방법 | |
| CN101510441B (zh) | 存储器的操作方法 | |
| EP0819308B1 (en) | Flash programming of flash eeprom array | |
| US5416738A (en) | Single transistor flash EPROM cell and method of operation | |
| KR100297602B1 (ko) | 비휘발성메모리장치의프로그램방법 | |
| CN100479063C (zh) | 利用升压衬底/槽的存储器件及运作该器件的方法和系统 | |
| JP3540640B2 (ja) | 不揮発性半導体記憶装置 | |
| US6556481B1 (en) | 3-step write operation nonvolatile semiconductor one-transistor, nor-type flash EEPROM memory cell | |
| US7515479B2 (en) | Nonvolatile semiconductor storage device and method for writing therein | |
| CN100470679C (zh) | 使用预先擦除步骤擦除闪存的方法 | |
| US6909639B2 (en) | Nonvolatile memory having bit line discharge, and method of operation thereof | |
| JP3660541B2 (ja) | 積層ゲートメモリデバイスのフローティングゲートに電荷をチャージする方法 | |
| US20100091572A1 (en) | 2t nor-type non-volatile memoryt cell array and method of processing data of 2t nor-type non-volatile memory | |
| CN100524530C (zh) | 控制存储器单元的临界电压分布的脉冲宽度收敛法 | |
| CN109817624A (zh) | 存储器及其操作方法 | |
| JP3584494B2 (ja) | 半導体不揮発性記憶装置 | |
| EP1774530B1 (en) | Flash memory unit and method of programming a flash memory device | |
| KR100858293B1 (ko) | Ｎａｎｄ 메모리 셀 어레이, 상기 ｎａｎｄ 메모리 셀어레이를 구비하는 ｎａｎｄ 플래시 메모리 및 ｎａｎｄ플래시 메모리의 데이터 처리방법 | |
| WO1996019810A1 (en) | Method for tightening vt distribution of 5 volt-only flash eeproms | |
| JP3584181B2 (ja) | 不揮発性半導体記憶装置 | |
| US6011717A (en) | EEPROM memory programmable and erasable by Fowler-Nordheim effect | |
| US6188613B1 (en) | Device and method in a semiconductor memory for erasing/programming memory cells using erase/program speeds stored for each cell | |
| CN100433193C (zh) | 电荷注入方法 | |
| CN101515475A (zh) | 双位非易失快闪存储单元及其操作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |