CN101015060A - 用于限制浮动栅极之间的交叉耦合的屏蔽板 - Google Patents

用于限制浮动栅极之间的交叉耦合的屏蔽板 Download PDF

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CN101015060A CNA2005800089086A CN200580008908A CN101015060A CN 101015060 A CN101015060 A CN 101015060A CN A2005800089086 A CNA2005800089086 A CN A2005800089086A CN 200580008908 A CN200580008908 A CN 200580008908A CN 101015060 A CN101015060 A CN 101015060A
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Abstract

本发明揭示一种存储器系统，其包括一组非易失性存储元件。每一个所述非易失性存储元件都包括处于一衬底中一沟道的相对侧的源极/漏极区，和所述沟道上方的一浮动栅极堆叠。所述存储器系统还包括一组屏蔽板，其位于邻近的浮动栅极堆叠之间并电连接到所述源极/漏极区以减少邻近的浮动栅极之间的耦合。所述屏蔽板选择性地生长在存储器的活动区域上而不生长在非活动区域上。在一个实施例中，所述屏蔽板是位于所述源极/漏极区上方的外延生长硅。

Description

用于限制浮动栅极之间的交叉耦合的屏蔽板
技术领域
本发明涉及非易失性存储器装置。
背景技术
半导体存储器装置已变得更广泛地用于各种电子装置中。例如，非易失性半导体存储器用于蜂窝式电话、数码相机、个人数字助理、移动计算装置、非移动计算装置和其它装置中。电可擦除可编程只读存储器(EEPROM)和快闪存储器属于最盛行的非易失性半导体存储器。
典型的EEPROM和快闪存储器利用具有浮动栅极的存储器单元，浮动栅极提供在半导体衬底中的沟道区上方。介电区将浮动栅极与沟道区分离。例如，沟道区位于源极与漏极区之间的p阱中。控制栅极提供在浮动栅极上方并与浮动栅极分离。存储器单元的阈值电压由保留在浮动栅极上的电荷量控制。也就是说，浮动栅极上的电荷水平决定在存储器单元被开启之前必须施加到控制栅极的最少电压量以允许其源极与漏极之间的导电。
一些EEPROM和快闪存储器装置具有用来存储两个范围的电荷的浮动栅极，且因此，可在两个状态之间编程/擦除存储器单元(例如，二进制存储器单元)。通过在装置内识别多个不同的阈值电压范围来实施多位或多状态快闪存储器。每一不同的阈值电压范围对应于一组数据位的预定值。为了实现多状态单元的合适数据存储，阈值电压电平的多个范围应彼此分离充分的差幅，使得可以明确的方式读取、编程或擦除存储器单元的电平。
当编程典型的现有技术或快闪存储器装置时，将编程电压施加到控制栅极，且位线接地。将来自沟道的电子注入到浮动栅极中。当电子聚集在浮动栅极中时，浮动栅极变成负充电的，且从控制栅极看到存储器单元的阈值电压升高。
通常，将施加到控制栅极的编程电压Vpgm施加为一连串脉冲。脉冲的量值随着每一连续脉冲而增加预定步长(例如，0.2v)。在脉冲之间的周期中，执行检验操作。也就是说，在每一编程脉冲之间读取正被并行编程的一组存储器单元中的每一存储器单元的编程电平，以确定其是否等于或大于每一个别存储器单元将被编程达到的目标检验电平。例如，通过将位线电压从0升高到Vdd以停止存储器单元的编程过程来锁定被检验为充分编程的那些存储器单元。
通过将p阱升高到擦除电压(例如，20伏)并将控制栅极接地来擦除典型的现有技术存储器单元。源极和漏极为浮动的。电子从浮动栅极转移到p阱区，且阈值电压降低。
快闪存储器系统的一个实例使用NAND结构，其包括在两个选择栅极之间串联排列多个浮动栅极晶体管。串联的晶体管和选择栅极被称为NAND串。使用NAND结构的快闪存储器系统的典型结构将包括若干NAND串。例如，图1显示具有更多NAND串的存储器阵列的三个NAND串202、204和206。图1的NAND串中的每一者包括两个选择晶体管和四个存储器单元。例如，NAND串202包括选择晶体管220和230，以及存储器单元222、224、226和228。NAND串204包括选择晶体管240和250，以及存储器单元242、244、246和248。每一NAND串通过其选择晶体管(例如，选择晶体管230和选择晶体管250)连接到源极线。选择线SGS用来控制源极侧选择栅极。各种NAND串通过由选择线SGD控制的选择晶体管220、240等连接到各自的位线。在其它实施例中，选择线不必为共同的。字线WL3连接到存储器单元222和存储器单元242的控制栅极。字线WL2连接到存储器单元224、存储器单元244和存储器单元252的控制栅极。字线WL1连接到存储器单元226和存储器单元246的控制栅极。字线WL0连接到存储器单元228和存储器单元248的控制栅极。可以看到，每一位线和各自的NAND串包含存储器单元阵列的列。字线(WL3、WL2、WL1和WL0)包含阵列的行。
以下美国专利/专利申请案中提供了NAND型快闪存储器及其操作的相关实例，所述专利/专利申请案的全文以引用的方式并入本文中：美国专利第5,570,315号、美国专利第5,774,397号、美国专利第6,046,935号、美国专利第6,456,528号和美国专利申请案序列号第09/893,277号(公开号US2003/0002348)。其它类型快闪存储器装置也可与本发明一起使用。例如，以下专利描述NOR型快闪存储器，且所述专利的全文以引用的方式并入本文中：美国专利第5,095,344号、第5,172,338号、第5,890,192号和第6,151,248号。快闪存储器类型的另一实例参阅美国专利第6,151,248号，其全文以引用的方式并入本文中。
非易失性存储器的一个难题来自浮动栅极到浮动栅极的耦合。已发现，从邻近的浮动栅极到正被读取的存储器单元的浮动栅极的电场影响正被读取的存储器单元的视在阈值电压(apparent threshold voltage)。难题在于，在编程并检验第一存储器单元之后，可编程或擦除邻近的存储器单元，此改变邻近的存储器单元对第一存储器单元的影响。当随后读取第一存储器单元时，其视在阈值电压可能与最初编程时不同。
例如，考虑图1。假设编程存储器单元244。随后，编程存储器单元242，使得其阈值电压变化。如果在编程存储器单元242之后读取存储器单元244，那么来自存储在存储器单元242的浮动栅极上的电荷的电场将促使存储器单元244的阈值电压呈现为不同于编程存储器单元242之前的阈值电压。
浮动栅极到浮动栅极的耦合还可存在于相邻位线上邻近的浮动栅极之间。例如，假设编程存储器单元244。随后，编程存储器单元252，使得其阈值电压变化。如果在编程存储器单元252之后读取存储器单元244，那么来自存储在存储器单元252的浮动栅极上的电荷的电场将促使存储器单元244的阈值电压呈现为不同于其在编程存储器单元252之前的阈值电压。
发明内容
大体上说，本发明涉及一种非易失性存储器系统，所述非易失性存储器系统包括：一组浮动栅极堆叠；源极/漏极区，其邻近浮动栅极；和屏蔽物，其位于至少一子组的浮动栅极堆叠之间并电连接到源极/漏极区。屏蔽物减少相邻字线上邻近的浮动栅极之间浮动栅极到浮动栅极的耦合。已发现，相邻字线上邻近的浮动栅极之间浮动栅极到浮动栅极的耦合比相邻位线上邻近的浮动栅极之间浮动栅极到浮动栅极的耦合更严重。
本发明的另一实施例包括一组非易失性存储元件和屏蔽物。非易失性存储元件包括：源极和漏极，其处于衬底中沟道的相对侧；第一介电层，其邻近沟道而定位；和浮动栅极，其邻近第一电介质而定位。屏蔽物为外延层。例如，屏蔽物可为外延生长硅。这些外延层位于邻近的浮动栅极之间以减少浮动栅极到浮动栅极的耦合。在一个实施例中，屏蔽物中的每一者位于仅两个邻近的浮动栅极堆叠之间的阵列的活动区域中。
从以下描述中将更清楚地了解本发明的这些和其它目的和优点，以下描述中结合附图陈述本发明的优选实施例。
附图说明
图1是描绘三个NAND串的电路图。
图2描绘非易失性存储器装置的结构。
图3描绘非易失性存储器装置的结构。
图4是存储器单元阵列的一部分的平面图。
图5是描述制造非易失性存储器单元阵列的方法的一个实施例的流程图。
图6A到图6G描绘图5中描述的方法的各个阶段的非易失性存储器单元阵列的一部分。
图7是可用来实施本发明的存储器系统的一个实例的方框图。
图8说明存储器阵列的组织的实例。
图9是描述编程非易失性存储器装置的方法的一个实施例的流程图。
图10描绘编程电压信号。
图11描绘多状态存储器单元的存储器单元阈值分布。
图12描绘具有检验脉冲的图10的编程电压信号的一部分。
图13是描述读取非易失性存储器装置的方法的一个实施例的流程图。
具体实施方式
图2是快闪存储器单元的一个实施例的二维方框图。尽管讨论快闪存储器单元，但根据本发明还可使用其它类型的非易失性存储器。图2的存储器单元包括三重阱(图中未图示)，包含P衬底、N阱和P阱。P阱内是N+扩散区304，其充当源极/漏极。将N+扩散区304标识为源极区还是漏极区是有些任意的；因此，可认为源极/漏极区304是源极区、漏极区或两者。在NAND串中，源极/漏极区304充当一个存储器单元的源极，同时充当邻近的存储器单元的漏极。例如，由参考数字301表示的源极/漏极区是浮动栅极堆叠300A的漏极和浮动栅极堆叠330B的源极。
源极/漏极区304之间是沟道306。沟道306上方是第一介电区域310。在一个实施例中，介电层310由SiO2制成。也可使用其它介电材料。介电层310上方是浮动栅极312。在与读取或旁通操作关联的低电压操作条件下，介电层310使浮动栅极与沟道306电绝缘/隔离。浮动栅极312通常由掺杂有n型掺杂剂的多晶硅制成；然而，也可使用例如金属的其它导电材料。浮动栅极312上方是第二介电层314。第二介电层314上方是控制栅极，其包括三层：多晶硅层316、硅化钨(WSi)层318和氮化硅(SiN)层320。WSi层318是较低电阻层。SiN层320是绝缘体。浮动栅极和控制栅极还可包含多晶硅、钨、钛或其它金属或半导体中的一层或一层以上。
介电层310、浮动栅极312、介电层314和控制栅极层316到320包含浮动栅极堆叠。存储器单元阵列将具有许多这样的浮动栅极堆叠。在其它实施例中，浮动栅极堆叠可具有比图2中描绘的组件更多或更少的组件；然而，如此命名浮动栅极堆叠是因为其包括浮动栅极以及其它组件。
图2的存储器单元还包括沿着浮动栅极堆叠的两侧的氧化物间隔物324。在一个实施例中，氧化物间隔物324逐渐变细，使得其在氮化硅(SiN)层320的顶部处比其在电介质310处更薄。接近氧化物间隔物324的是氮化硅(SiN)间隔物322。相对于浮动栅极堆叠，SiN间隔物322是沿着浮动栅极堆叠的两侧，在氧化物间隔物324外部。在替代实施例中，浮动栅极堆叠为梯形。
相邻浮动栅极堆叠的SiN间隔物322之间是外延层326。外延层是半导体层，其与其在其上生长的衬底具有相同的结晶定向。在一个实施例中，外延层326是位于源极/漏极区304上方并电连接到源极/漏极区304的外延生长硅。考虑将外延层326定位在浮动栅极堆叠之间，即使堆叠与外延层之间存在一定量的重叠。
外延层326通过充当屏蔽板来减少位线上相邻浮动栅极之间的电容耦合，屏蔽板终止来自浮动栅极的电场，从而屏蔽相邻的浮动栅极以免受电场的影响。例如，源极/漏极区301上方的外延层将发挥作用以屏蔽浮动栅极堆叠300B的浮动栅极免受浮动栅极堆叠300A的浮动栅极的电场(例如，电容性耦合)影响。电场线将在外延层326处终止。外延层326(其为导体)电连接到源极/漏极区304，源极/漏极区304处于受控电位(非状态依赖)，因此对视在阈值电压的影响一致。在一个实施例中，外延层326除了到达源极/漏极区304的连接外不具有任何电连接。
外延生长硅层还可用来产生升高的源极/漏极结构，从而增加装置的有效沟道长度并允许在不会引起短沟道效应的情况下具有较高掺杂的结。
在一个实施例中，外延层可如同源极/漏极区而被掺杂，使得源极/漏极区的结深较小。因此，将存在较大的有效沟道长度和较好的短沟道效应。
上述方法的一个负面影响是浮动栅极到衬底的电容增加。此增加了总浮动栅极电容，且因此减小了控制栅极到浮动栅极耦合因数。另一负面影响是外延层促使字线与沟道之间的耦合增加，此对于为了抑制非选定存储器单元的编程的增压目的是有益的。
图3是快闪存储器单元的第二实施例的二维方框图。图3的快闪存储器单元类似于图2的快闪存储器单元，只是图3的外延层326′为梯形形状，而图2的外延层326在形状上更像矩形。也可使用其它形状。还应注意，图3的SiN间隔322′具有形状上的变化以适应外延层326′的形状变化。
图4是NAND快闪存储器单元阵列的一部分的俯视图。阵列包括位线350和字线352。图4显示在位线350上方且在字线352之间的外延区326。外延区326中的每一者位于两个邻近的浮动栅极堆叠之间的阵列的活动区域中。应注意，图4未显示快闪存储器单元的全部其它细节。
图5是描述制造图2的存储器单元的方法的一部分的一个实施例的流程图。此流程图未描述大多数的植入步骤、堆叠之间的蚀刻体积的空隙填充、或形成触点、金属化、通道，和钝化，以及所属领域中已知的制造方法的其它部分。根据本发明，存在许多制造存储器的方式，且因此，本发明者预期可使用除了图5描述的方法外的各种方法。虽然快闪存储器芯片将包括磁心存储器和外围电路，但图5的方法步骤仅旨在概括地描述制造磁心存储器阵列的一种可能的加工方法。所属领域的技术人员众所周知的既定用于制造外围晶体管的许多光刻、蚀刻、植入、扩散和氧化步骤均被省略。
图5的步骤402包括在P阱的顶部上生长隧道氧化物。隧道氧化物对应于介电层310。在步骤404中，使用CVD、PVD、ALD或另一合适的方法将多晶硅浮动栅极沉积在介电层310上。在步骤406中，沉积SiN层。图6A中描绘步骤402到406的结果，其显示介电层310、多晶硅层312和SiN层450。
图5的步骤408包括使用(例如)CVD在活动区域上(例如，沿着NAND串)沉积硬掩膜以沉积SiO2或Si3N4。使用光刻在将变成NAND串的物质上方形成光刻胶带。步骤410包括蚀刻穿过氮化物、多晶硅和氧化物层以及硅衬底的一部分，以界定活动区域。使用各向异性等离子蚀刻(即，对于遇到的每一平坦层保持物理与化学蚀刻之间的适当平衡的反应离子蚀刻)来蚀刻穿过硬掩膜。在将硬掩膜层蚀刻为带之后，可剥离光刻胶，且可将硬掩膜层用作蚀刻下方层的掩膜。所述方法接着包括蚀刻穿过浮动栅极材料、氧化物材料，且蚀刻到衬底中约.2微米以在NAND串之间产生浅沟槽隔离(STI)，其中沟槽底部在P阱的顶部内。
在步骤412中，使用CVD、快速ALD或另一方法，用SiO2(或另一合适的材料)填充沟槽直到硬掩膜的顶部。在步骤414中，使用化学机械研磨(CMP)或另一合适的方法将材料研磨到SiN。
图6B描绘步骤414之后存储器阵列的沿着图4的切线A的横截面。更明确地说，图6B显示填充有SiO2的沟槽452，以及多晶硅浮动栅极层312和如上所述被蚀刻以沿着NAND串形成带的SiN层。
在步骤416中，剥去SiN层。在步骤418中，生长或沉积中间多晶硅电介质(例如，电介质314)。例如，使用氧化物氮化物氧化物(ONO)中间多晶硅电介质。在步骤420中，沉积控制栅极(字线)。步骤420包括沉积多晶硅层316、硅化钨(WSi)层318和氮化硅(SiN)层320。图6C描绘步骤420之后存储器阵列沿着图4的切线A的横截面。
在步骤422中，使用光刻产生与NAND链垂直的带的图案，以形成彼此隔离的字线。在步骤424中，使用等离子蚀刻、离子碾磨、纯物理蚀刻的离子蚀刻，或另一合适的方法来蚀刻各个层并形成单个字线，来执行蚀刻。在一个实施例中，穿过氮化硅(SiN)层320、硅化钨(WSi)层318、多晶硅层316、ONO层314和多晶硅层312来执行蚀刻。在另一实施例中，所述方法将一直蚀刻达衬底。图6D描绘步骤424之后存储器阵列沿着图4的切线B的横截面。
在步骤426中，执行侧壁氧化、侧壁氧化物沉积或两者的组合。对于侧壁氧化，将装置放置在高温熔炉中且熔炉中具有某少量百分比的环境氧气，使得暴露的表面氧化，此提供保护层。侧壁氧化还可用来环绕浮动栅极和控制栅极的边缘。高温(例如，超过1000摄氏度)氧化物生长的替代方法是高密度氪等离子中的低温(例如，400摄氏度)氧化物生长。关于侧壁氧化的更多信息可参阅2001年3月第3期IEEE学报第89卷，Ohmi、Kotani、Hirayama和Morimoto的“New Paradigm of SiliconTechnology”；1999年IEEE，日本东北大学电子工程系，Hirayama、Sekine、Saito和Ohmi的“Low-Temperature Growth of High Silicon Oxide Films by Oxygen RadicalGenerated in High Density Krypton.Plasma”；和2001年IEEE，日本东北大学，Sekine、Saito、Hirayama和Ohmi的“Highly Reliable Ultra thin Silicon Oxide Film Formationat Low Temperature by Oxygen Radical Generated in High-Density Krypton Plasma”；所有三个文献的全文以引用的方式并入本文中。
在步骤428中，执行植入处理来产生N+源极/漏极区。可使用砷或磷植入。在一个实施例中，还使用晕环植入(halo implant)。在一些实施例中，执行退火处理。步骤430包括沉积氧化物间隔物材料。在一个实施例中，可使用各向同性沉积处理。在步骤432中，蚀刻氧化物间隔物材料，使得从水平表面而不是垂直表面将其移除。在一个实施例中，使用各向异性蚀刻处理来形成侧壁氧化物间隔物324。图6E描绘步骤432之后存储器阵列沿着图4的切线B的横截面。
在步骤432之后，硅在源极/漏极区304处暴露。在步骤434中，选择性外延处理使硅层在暴露的源极/漏极区304上生长。在一个实施例中，外延硅层是600A。硅可在500-650℃的温度下外延生长。此处理为选择性的，因为外延硅层将在硅上生长，但将不会在氧化物或氮化物上生长。因此，外延硅层将在源极/漏极区304上生长，但将不会在沟槽中或SiN层320上生长。因此，外延层位于浮动栅极堆叠之间且只在活动区中。由于沟槽上方不发生外延生长，所以避免字线与字线短路。由于外延硅层将只在源极/漏极区304上生长，所以外延硅层产生的屏蔽物自对准。因为外延硅层产生的屏蔽物电连接到源极/漏极区304，所以不需要附加的触点或信号路径。图6F描绘步骤434之后存储器阵列沿着图4的切线B的横截面。
步骤436包括氮化物间隔物材料的沉积，且步骤438包括蚀刻氮化物间隔物材料以形成氮化物间隔物322。步骤440包括沉积中间层介电材料330以填充阵列，和使表面平坦化。图6G描绘步骤440之后存储器阵列沿着图4的切线B的横截面。步骤442表示蚀刻触点、沉积金属以形成互连，和其它后端处理。
在上述实例中，衬底由硅制成。然而，也可使用所属领域中已知的其它材料，例如砷化镓等。
在本发明的精神内，存在上述结构和处理的许多替代方法。如在现有的NAND实施例中，一种替代方法是由PMOS装置制造存储器单元，PMOS装置与现有的NMOS实施方案相比具有相反的极性偏压条件以用于各种操作。还应注意，如果需要外延层用于外围装置，那么可在外围执行氧化物间隔物蚀刻，或者如果没这个需要，那么可将其遮盖。
图7是可用来实施本发明的快闪存储器系统的一个实施例的方框图。存储器单元阵列502由列控制电路504、行控制电路506、c源极控制电路510和p阱控制电路508控制。列控制电路504连接到存储器单元阵列502的位线，用于读取存储在存储器单元中的数据，用于确定编程操作期间存储器单元的状态，且用于控制位线的电位水平以促进编程或抑制编程。行控制电路506连接到字线以选择字线中的一者，施加读取电压，施加编程电压并施加擦除电压。C源极控制电路510控制连接到存储器单元的共同源极线(图12中标识为“C源极”)。P阱控制电路508控制擦除操作期间的p阱电压，以(例如)当选定用于擦除操作的区块的字线接地时将正电压施加到P阱。
存储在存储器单元中的数据由列控制电路504读出，且经由数据输入/输出缓冲器512输出到外部I/O线。将要存储在存储器单元中的编程数据经由外部I/O线输入到数据输入/输出缓冲器512，并转移到列控制电路504。外部I/O线连接到控制器518。
用于控制快闪存储器装置的命令数据输入到控制器518。命令数据通知快闪存储器请求什么操作。输入命令被转移到状态机516，状态机516控制列控制电路504、行控制电路506、c源极控制电路510、p阱控制电路508和数据输入/输出缓冲器512。状态机516还可输出快闪存储器的状态数据，例如READY/BUSY或PASS/FAIL。
控制器518连接到主机系统或可与主机系统连接，所述主机系统例如个人计算机、数码相机、个人数字助理等。控制器518与主机通信以从主机接收命令，从主机接收数据，将数据提供给主机，并将状态信息提供给主机。控制器518将来自主机的命令转化为可由命令电路514解译并执行的命令信号，命令电路514与状态机516通信。控制器518通常含有缓冲存储器，用于将用户数据写入到存储器阵列或从存储器阵列中读取用户数据。
一个示范性存储器系统包含一个包括控制器518的集成电路，和一个或一个以上集成电路芯片(每一集成电路芯片含有存储器阵列)，和相关控制、输入输出和状态机电路。趋势是将系统的存储器阵列和控制器电路共同集成在一个或一个以上集成电路芯片上。存储器系统可内嵌作为主机系统的一部分，或可包括在可抽取地插入到主机系统中的存储器卡(或其它封装)中。此抽取式卡可包括整个存储器系统(例如，包括控制器)，或只包括存储器芯片(一个或多个)和相关外围电路(控制器内嵌在主机中)。因此，控制器可内嵌在主机中或包括在抽取式存储器系统内。
在一些实施方案中，图7的一些组件可进行组合。在各种设计中，可认为图7的所有组件或一些组件(除了存储器单元阵列502之外)是管理电路。例如，可认为状态机、控制器、行/列控制、图7的其它组件或上述各项的组合是管理电路。
在本发明的一个实施例中，使用NAND型快闪存储器单元。本文的讨论不限于NAND串或NAND链中的存储器单元的任何特定数目。此外，本发明不限于NAND快闪存储器单元。在其它实施例中，可使用除了NAND单元以外的快闪存储器单元(例如，NOR单元或其它单元)来实施本发明。在其他实施例中，可使用除了快闪存储器单元以外的非易失性存储器单元来实施本发明。
图8描绘使用NAND存储器单元的存储器单元阵列502的组织的实例。存储器单元阵列502被划分为1024个区块。同时擦除存储在每一区块中的数据。在一个实施例中，区块是被同时擦除的单元的最小单位。在此实例中，每一区块中存在被划分为偶数列和奇数列的8,512列。位线也被划分为偶数位线(BLe)和奇数位线(BLo)。图8显示串联连接以形成NAND串的四个存储器单元。尽管显示每一NAND串中包括四个单元，但可使用多于或少于四个存储器单元。NAND串的一个端子经由第一选择晶体管SGD连接到相应的位线，且另一端子经由第二选择晶体管SGS连接到c源极。
在读取和编程操作期间，同时选择4,256个存储器单元。选定的存储器单元具有相同字线和相同种类的位线(例如，偶数位线或奇数位线)。因此，可同时读取或编程532字节的数据。在一个实施例中，被同时读取或编程的这些532字节的数据形成逻辑页。因此，一个区块可存储至少八个逻辑页(四个字线，每一字线具有奇数页和偶数页)。当每一存储器单元存储两位的数据时(例如，多状态存储器单元)，一个区块存储16个逻辑页。其它尺寸的区块和页也可与本发明一起使用。另外，也可使用与图7和图8的架构不同的架构来实施本发明。
在读取和检验操作中，选择栅极(SGD和SGS)和未选定的字线(例如，WL0、WL1和WL3)升高到读取通过电压(例如，4.5伏)以使晶体管作为通过栅极而操作。选定的字线(例如，WL2)连接到某一电压，为每一读取和检验操作指定所述电压的电平以确定所关注的存储器单元的阈值电压是否已达到此电平。例如，在二级存储器单元的读取操作中，选定的字线WL2可接地，使得检测到阈值电压是否高于0V。在二级存储器单元的检验操作中，选定的字线WL2连接到(例如)2.4V，使得检验出阈值电压是否已达到至少2.4V。源极和p阱为零伏。选定的位线(BLe)预充电到(例如)0.7V的电平。如果阈值电压高于字线上的读取或检验水平，那么所关注的位线(BLe)的电位水平由于非导电存储器单元而维持高水平。另一方面，如果阈值电压低于读取或检验水平，那么所关注的位线(BLe)的电位水平由于导电存储器单元而在感测集成时间结束时降低到低水平，例如小于0.3V。从而连接到位线的读出放大器检测到存储器单元的状态。
上文描述的擦除、读取和检验操作根据所属领域中已知的技术而执行。因此，所属领域的技术人员可改变所解释的许多细节。也可使用所属领域中已知的其它读取和检验技术。
图9是描述编程阵列502中的一个或一个以上存储器单元的一个实施例的的流程图。在步骤650中，通过从主机接收数据加载命令并将所述数据加载命令放置在状态机中而开始操作，在步骤652中，从主机接收地址数据，并将其存储在状态机中以选择将要用于写入操作的页。在步骤654中，接收并存储将要写入的数据。在步骤656中，从主机接收编程命令，且将所述编程命令存储在状态机中。在一个实施例中，在将编程命令存储在状态机中之后，状态机自动地开始后续步骤的操作。
在步骤658中，设定编程电压Vpgm的初始值(例如，7-12伏；然而，也可使用其它值)。通常，将施加到控制栅极的编程电压施加为一连串脉冲。脉冲的量值随着每一连续脉冲而增加预定步长(例如，0.2v)。在脉冲之间的周期中，执行检验操作。也就是说，在每一连续脉冲之间读取正被并行编程的一组单元中的每一单元的编程水平，以确定其是否等于或大于单元将被编程到的检验水平。通过将位线电压从0升高到Vdd(例如，2.5伏)来锁定(例如)NAND单元中被检验为充分编程的单元以停止那些单元的编程过程。在一些情况下，脉冲数目将受到限制(例如，20个脉冲)，且如果给定的存储器单元未由最后的脉冲完全编程，那么假定为错误。在一些实施方案中，在编程之前擦除(以区块或其它单位)存储器单元。
图10显示施加到快闪存储器单元的控制栅极的编程电压信号Vpgm。编程电压信号Vpgm包括随着时间在量值上增加的一连串脉冲。在编程脉冲开始时，将要编程的所有单元的位线(例如，连接到漏极)接地，从而产生从栅极到沟道的Vpgm-Ov的电压差。一旦单元达到目标电压，各自的位线电压升高到Vdd，使得存储器单元处于编程抑制模式(例如，对于所述单元的编程停止)。
通过识别由禁止电压范围分离的多个不同的容许的阈值电压范围来实施多状态快闪存储器单元。例如，图11显示对应于数据的三个位的八个阈值范围(0、1、2、3、4、5、6、7)。其它存储器单元可使用多于八个阈值范围或少于八个阈值范围。每一不同的阈值电压范围对应于数据位组的预定值。在一个实施方案中，逻辑数据对应于八个状态如下(然而，可使用其它方案)：
  物理状态     数据
    0     000
    1     001
    2     011
    3     010
    4     110
    5     111
    6     101
    7     100
在一些实施方案中，使用格雷码分配(gray code assignment)将这些数据值(例如，逻辑状态)分配到阈值范围，使得如果浮动栅极的阈值电压错误地转变为其相邻物理状态，那么只有一个位将受到影响。编程到存储器单元中的数据与单元的阈值电压范围之间的特定关系取决于针对单元采用的数据编码方案。例如，2003年6月13日申请的美国专利第6,222,762号和美国专利申请案第10/461,244号“TrackingCells For A Memory System”描述多状态快闪存储器单元的各种数据编码方案，所述专利和专利申请案的全文以引用的方式并入本文中。
在一个实施例中，通过降低存储器单元的阈值电压使得阈值电压在图11的阈值电压范围0内，来擦除多状态存储器单元。通过依据将要编程的数据来升高存储器单元的阈值电压以使得阈值电压在图11的阈值电压范围1-7中的一者内，来编程多状态存储器单元。因此，在上述实例中，如果以数据“101”编程存储器单元，那么存储器单元将使其阈值电压升高，使得阈值电压在图11的阈值电压范围6内。
如上所述，在编程脉冲之间，检验存储器单元以检查其是否达到目标阈值。对于多状态快闪存储器单元的阵列，存储器单元将执行每一状态的检验步骤以确定存储器单元处于哪个状态内。例如，能够存储八个状态的数据的多状态存储器单元可能需要执行七个比较点的检验操作。图12显示三个编程脉冲682、684和686(图10中也描绘其中每一编程脉冲)。编程脉冲之间是七个检验脉冲以执行七个检验操作。系统可基于七个检验操作来确定存储器单元的状态。在每一编程脉冲之后执行七个检验操作会减慢编程过程。一种缩减检验的时间负担的方法是使用更加有效的检验过程。例如，2002年12月5日申请的美国专利申请案序列号第10/314,055号“Smart Verify for Multi-State Memories”中揭示了智能检验过程，所述专利申请案的全文以引用的方式并入本文中。
返回参看图9，步骤658还包括将程序计数器初始化为0。在步骤660中，将下一编程脉冲施加到存储器单元的控制栅极(字线)。在步骤662中，检验存储器单元以确定其阈值电压是否已达到目标电平。在步骤664中，如果检验过程通过(因为阈值电压已达到目标)，那么就已成功地完成存储器单元的编程过程(步骤666)，且对于所述存储器单元，位线升高到Vdd。如果检验过程未通过(步骤664)，那么确定程序计数器是否小于二十(步骤668)。如果程序计数器不小于二十，那么编程过程已失败(步骤670)。如果程序计数器小于二十，那么在步骤672中编程电压增加步长(例如，0.2伏、0.4伏或另一合适的值)，且程序计数器递增。步骤672之后，过程沿回路返回步骤660。
在一个实施例中，依据将要存储的数据将存储器单元从擦除状态直接编程为编程状态中的任一者。在另一实施例中，存储在存储器单元中的数据位用于不同的逻辑页，且以多个阶段执行编程过程，其中每一逻辑页一个编程阶段。如果存储器单元具有三个位，那么一个位用于第一逻辑页，第二位用于第二逻辑页，且第三位用于第三逻辑页。
如果存储器单元具有两个数据位，那么一个位用于下逻辑页，且另一位用于上逻辑页。在具有两位数据的存储器单元的编程过程的第一阶段期间，对下逻辑页编程数据。在具有两位数据的存储器单元的编程过程的第二阶段期间，对上逻辑页编程数据。有关这种编程技术的更多信息可参阅2003年7月29日申请的题为“Detecting Over Programmed Memory”的美国专利申请案10/629,068，其全文以引用的方式并入本文中。各种其它编程方法也可与本发明一起使用。
图13是描述读取阵列502中的存储器单元的过程的一个实施例的流程图。在步骤702中，从主机接收读取命令并将其存储在状态机中。在步骤704中，接收并存储地址。图13的过程假定四状态存储器单元，其中有一个擦除状态和三个编程状态。例如，擦除状态0可对应于图11的范围0，且编程状态1-3可对应于图11的范围1-3。在一个实施例中，执行三个读取操作以读取存储在存储器单元中的数据。如果存储器具有八个状态，那么执行七个读取操作；如果存储器具有十六个状态，那么执行十五个读取操作，等等。在步骤706中，执行第一读取操作。将等同于状态0与状态1之间的阈值电压的第一读取比较点施加到选定的字线，且每一位线上的读出放大器对于选定的字线与相应位线的交叉处的单元是开启还是关闭作出二进制决定。如果检测到单元开启，那么将其读取为处于状态0，否则单元处于状态1、2或3。也就是说，如果存储器单元的阈值电压小于第一读取比较点，那么假定存储器单元处于擦除状态0。
在步骤708中，执行第二读取操作。将等同于状态2与状态1之间的阈值电压的第二读取比较点施加到选定的字线，且每一位线上的读出放大器对于选定的字线与相应位线的交叉处的单元是开启还是关闭作出二进制决定。“开启”位线指示相应的存储器单元处于状态0或状态1。“关闭”位线指示相应的存储器单元处于状态2或状态3。
在步骤710中，执行第三读取操作。将等同于状态3与状态2之间的阈值电压的第三读取比较点施加到选定的字线，且每一位线上的读出放大器对于选定的字线与相应位线的交叉处的单元是开启还是关闭作出二进制决定。“开启”位线将指示相应的单元处于状态0、处于状态1或处于状态2。“关闭”位线将指示相应的存储器单元处于状态3。上文解释的三个循序步骤期间获得的信息存储在锁存器中。使用解码器将三个读取操作的结果进行组合以查明每一单元的状态。例如，状态1将是以下三个读取结果中的一个结果：步骤706中的关闭，步骤708中的开启，和步骤710中的开启。注意，其它读取过程也可与本发明一起使用。
已出于说明和描述的目的而提供对本发明的前文详细描述。不希望其为详尽的或将本发明限于所揭示的精确形式。根据上文教示还可能存在许多修改和变化。之所以选择所描述的实施例是为了最佳地解释本发明原理及其实际应用，从而使所属领域的技术人员能够最佳地将本发明用于各种实施例中，且涵盖适合特定用途的各种修改。希望本发明的范围由所附权利要求书界定。

Claims (55)

1.一种非易失性存储器系统，其包含：
一组浮动栅极堆叠；和
一组屏蔽物，每一屏蔽物是一位于两个邻近的浮动栅极堆叠之间的外延层。
2.根据权利要求1所述的非易失性存储器系统，其中：
所述屏蔽物只位于活动区处。
3.根据权利要求1所述的非易失性存储器系统，其中：
所述屏蔽物减少邻近的浮动栅极之间的耦合。
4.根据权利要求1所述的非易失性存储器系统，其中：
每一屏蔽物沿着一共同NAND串位于仅两个邻近的浮动栅极堆叠之间。
5.根据权利要求1所述的非易失性存储器系统，其进一步包含：
控制电路，其与所述浮动栅极堆叠通信。
6.根据权利要求1所述的非易失性存储器系统，其中：
所述屏蔽物包含外延生长硅。
7.根据权利要求6所述的非易失性存储器系统，其中：
所述浮动栅极堆叠包括一第一介电层、一浮动栅极、一第二介电层和一控制栅极；且
每一屏蔽物沿着一共同NAND链位于仅两个邻近的浮动栅极堆叠之间。
8.根据权利要求1所述的非易失性存储器系统，其中：
所述屏蔽物电连接到所述源极/漏极区，且除了电连接到所述源极/漏极区外不具有其他电连接。
9.根据权利要求1所述的非易失性存储器系统，其中：
所述浮动栅极堆叠包括一第一介电层、一浮动栅极、一第二介电层和一控制栅极。
10.根据权利要求1所述的非易失性存储器系统，其中：
所述屏蔽物包含类似于所述源极/漏极区掺杂的外延生长硅。
11.根据权利要求1所述的非易失性存储器系统，其中：
所述组的浮动栅极堆叠包含一快闪存储器装置阵列。
12.根据权利要求1所述的非易失性存储器系统，其中：
所述组的浮动栅极堆叠包含一多状态快闪存储器装置阵列。
13.根据权利要求1所述的非易失性存储器系统，其中：
所述组的浮动栅极堆叠包含一NAND快闪存储器装置阵列。
14.根据权利要求1所述的非易失性存储器系统，其中：
所述组的浮动栅极堆叠包含一多状态NAND快闪存储器装置阵列。
15.一种非易失性存储器系统，其包含：
一组非易失性存储装置，所述非易失性存储装置的每一者包括：一源极和漏极，其处于一衬底中一沟道的相对侧；一第一介电层，其邻近所述沟道定位；
和一浮动栅极，其邻近所述第一电介质定位；和
屏蔽物，其位于邻近的浮动栅极之间以减少浮动栅极到浮动栅极的耦合，所述屏蔽物是外延层。
16.根据权利要求15所述的非易失性存储器系统，其中：
每一屏蔽物沿着一共同NAND链位于仅两个邻近的浮动栅极之间。
17.根据权利要求15所述的非易失性存储器系统，其中：
所述屏蔽物包含外延生长硅。
18.根据权利要求15所述的非易失性存储器系统，其中：
所述屏蔽物只位于活动区处。
19.一种非易失性存储器系统，其包含：
一组浮动栅极堆叠；
源极/漏极区，其邻近所述浮动栅极；和
屏蔽物，其位于至少一子组的所述浮动栅极堆叠之间并电连接到所述源极/漏极区。
20.根据权利要求19所述的非易失性存储器系统，其中：
每一屏蔽板位于两个邻近的浮动栅极堆叠之间，且电连接到所述两个邻近的浮动栅极堆叠的一共用源极/漏极区；
所述共用源极/漏极区充当与所述邻近的浮动栅极堆叠的一第一浮动栅极堆叠相关联的一第一非易失性存储元件的一源极；且
所述共用源极/漏极区充当与所述邻近的浮动栅极堆叠的一第二浮动栅极堆叠相关联的一第二非易失性存储元件的一漏极。
21.根据权利要求19所述的非易失性存储器系统，其进一步包含：
管理电路，其与所述浮动栅极堆叠通信。
22.根据权利要求19所述的非易失性存储器系统，其中：
所述屏蔽物除了电连接到所述源极/漏极区外不具有其他电连接。
23.根据权利要求19所述的非易失性存储器系统，其中：
所述浮动栅极堆叠包括一第一介电层、一浮动栅极、一第二介电层和一控制栅极。
24.根据权利要求19所述的非易失性存储器系统，其中：
所述浮动栅极堆叠包括一浮动栅极和一控制栅极。
25.根据权利要求19所述的非易失性存储器系统，其中：
每一屏蔽物位于仅两个邻近的浮动栅极堆叠之间。
26.根据权利要求19所述的非易失性存储器系统，其中：
所述屏蔽物只位于活动区处。
27.根据权利要求19所述的非易失性存储器系统，其中：
所述屏蔽物限制浮动栅极到浮动栅极的耦合。
28.根据权利要求19所述的非易失性存储器系统，其中：
所述屏蔽物包含一外延生长材料。
29.根据权利要求19所述的非易失性存储器系统，其中：
所述屏蔽物包含外延生长硅。
30.根据权利要求19所述的非易失性存储器系统，其中：
所述屏蔽物包含掺杂的外延生长硅。
31.根据权利要求19所述的非易失性存储器系统，其中：
所述屏蔽物包含类似于所述源极/漏极区掺杂的外延生长硅。
32.根据权利要求19所述的非易失性存储器系统，其中：
所述组的浮动栅极堆叠包含一快闪存储器装置阵列。
33.根据权利要求19所述的非易失性存储器系统，其中：
所述组的浮动栅极堆叠包含一多状态快闪存储器装置阵列。
34.根据权利要求19所述的非易失性存储器系统，其中：
所述组的浮动栅极堆叠包含一NAND快闪存储器装置阵列。
35.根据权利要求19所述的非易失性存储器系统，其中：
所述组的浮动栅极堆叠包含一多状态NAND快闪存储器装置阵列。
36.根据权利要求35所述的非易失性存储器系统，其中：
所述多状态NAND快闪存储器装置阵列包括一组NAND串；
所述组的NAND串中的一第一NAND串包括一子组的所述浮动栅极堆叠；且
所述屏蔽物中的一者沿着所述第一NAND串位于每一邻近的浮动栅极堆叠之间。
37.一种非易失性存储器系统，其包含：
一组非易失性存储元件，所述非易失性存储元件中的每一者包括一源极、一漏极和一浮动栅极；和
屏蔽物，其位于至少一子组的所述浮动栅极堆叠之间并电连接到所述非易失性存储元件的源极和漏极。
38.根据权利要求37所述的非易失性存储器系统，其中：
每一屏蔽物位于两个邻近的浮动栅极之间，且电连接到所述两个邻近的浮动栅极的一共用源极/漏极区；
所述共用源极/漏极区充当与所述邻近的浮动栅极堆叠的一第一浮动栅极堆叠相关联的一第一非易失性存储元件的一源极；且
所述共用源极/漏极区充当与所述邻近的浮动栅极堆叠的一第二浮动栅极堆叠相关联的一第二非易失性存储元件的一漏极。
39.根据权利要求37所述的非易失性存储器系统，其中：
所述屏物蔽包含外延生长硅。
40.根据权利要求37所述的非易失性存储器系统，其中：
所述非易失性存储元件包含一NAND快闪存储器装置阵列；
所述NAND快闪存储器装置阵列包括一组NAND串；
所述NAND串中的每一者包括一组所述浮动栅极堆叠，每一浮动栅极堆叠包括所述浮动栅极中的一者；
每一屏蔽物沿着一共同NAND串位于两个邻近的浮动栅极堆叠之间，且电连接到所述两个邻近的浮动栅极堆叠的一共用源极/漏极区；
所述共用源极/漏极区充当与所述两个邻近的浮动栅极堆叠的一第一浮动栅极堆叠相关联的一第一非易失性存储元件的一源极；且
所述共用源极/漏极区充当与所述两个邻近的浮动栅极堆叠的一第二浮动栅极堆叠相关联的一第二非易失性存储元件的一漏极。
41.根据权利要求37所述的非易失性存储器系统，其中：
所述非易失性存储元件包含多状态NAND快闪存储器装置。
42.一种非易失性存储器系统，其包含：
一组非易失性存储装置，所述非易失性存储装置中的每一者包括：源极和漏极区，其处于一衬底中一沟道的相对侧；和一浮动栅极堆叠，其邻近所述沟道定位，每一浮动栅极堆叠包括一浮动栅极；和
用于减少邻近的浮动栅极之间的耦合的构件，所述用于减少耦合的构件是位于邻近的浮动栅极堆叠之间并电连接到源极/漏极区的外延层。
43.一种形成非易失性存储器的方法，其包含：
在一衬底上方形成一第一介电层；
在所述第一介电层上方形成一第一栅极材料层；
在所述第一栅极材料层上方形成一第二介电层；
在所述第二介电层上方形成一第二栅极材料层；
形成源极/漏极区；
执行一选择性外延处理以在所述源极/漏极区上生长一屏蔽层。
44.根据权利要求43所述的方法，其中：
所述屏蔽层是一外延生长硅层。
45.根据权利要求44所述的方法，其中：
所述外延生长硅层生长在所述源极/漏极区的一暴露表面上。
46.根据权利要求45所述的方法，其中：
所述形成源极/漏极区的步骤包括将离子植入到所述衬底中在浮动栅极堆叠之间；且
所述方法进一步包括将离子植入到所述外延生长层中。
47.根据权利要求43所述的方法，其进一步包含：
蚀刻所述第一栅极材料层、所述第一介电区域和所述衬底以形成浅沟槽区域；和
用介电材料填充所述浅沟槽区域，所述执行一选择性外延处理的步骤包括在所述源极/漏极区上生长所述屏蔽层而不在所述浅沟槽区域上方生长所述屏蔽层。
48.根据权利要求43所述的方法，其中：
所述屏蔽层包括一组自对准的屏蔽板。
49.根据权利要求43所述的方法，其中：
将所述屏蔽层电连接到所述源极/漏极区。
50.根据权利要求43所述的方法，其中：
所述形成一第一介电层、形成一第一栅极材料层、形成一第二介电层、形成一第二栅极材料层和形成源极/漏极区的步骤用于产生快闪存储器装置的一组NAND串；且
所述屏蔽层包括位于NAND串内邻近的浮动栅极堆叠之间的一组屏蔽板。
51.根据权利要求43所述的方法，其中：
所述形成一第一介电层、形成一第一栅极材料层、形成一第二介电层、形成一第二栅极材料层和形成源极/漏极区的步骤用于产生一多状态快闪存储器装置阵列。
52.根据权利要求43所述的方法，其中：
所述形成一第一介电层、形成一第一栅极材料层、形成一第二介电层、形成一第二栅极材料层和形成源极/漏极区的步骤用于产生一NAND快闪存储器装置。
53.根据权利要求43所述的方法，进一步其中：
所述形成一第一介电层的步骤包括生长隧道氧化物；
所述形成一第一栅极材料层的步骤包括沉积多晶硅；
所述形成一第二介电层的步骤包括沉积ONO；
所述形成一第二栅极材料层的步骤包括沉积多晶硅；且
所述形成源极/漏极区的步骤包括将离子植入到浮动栅极堆叠之间的所述衬底中。
54.根据权利要求54所述的方法，其进一步包含：
添加一活动区域掩膜；
基于所述活动区域掩膜来蚀刻所述第一栅极材料层、所述第一介电区域和所述衬底以形成浅沟槽区域；
用介电材料填充所述浅沟槽区域，所述执行一选择性外延处理的步骤包括使所述屏蔽层生长在所述源极/漏极区上而不使所述屏蔽层生长在所述浅沟槽区域上方；和
蚀刻所述第二栅极材料层和所述第二介电层以形成所述浮动栅极堆叠。
55.根据权利要求54所述的方法，其进一步包含：
对所述浮动栅极堆叠执行侧壁氧化；
在所述浮动栅极堆叠上沉积氧化物间隔物材料；
蚀刻所述氧化物间隔物材料；
沉积氮化物间隔物材料；
蚀刻所述氮化物间隔物材料；和
沉积中间层介电材料。
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