CN101048868B - 具有三维层叠结构的半导体器件的制造方法 - Google Patents

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Abstract

本发明提供一种在具有三维层叠结构的半导体器件中，使用埋入布线容易地实现所层叠的半导体电路层间的层叠方向上的电气连接的半导体器件的制造方法。在第1半导体电路层(1a)的半导体基板(11)表面形成用绝缘膜(14)覆盖内壁面的沟槽(13)，向沟槽(13)内部充填导电材料，形成导电插头(15)。然后在基板(11)表面或内部形成所要的半导体元件，使其不与沟槽(13)重叠，在其上隔着层间绝缘膜(19)形成多层布线结构(30)后，在多层布线结构(30)表面形成与插头(15)电气连接的凸点电极(37)。而且，利用电极(37)将基板(11)固定于支持基板(40)后从基板(11)的背面一侧起选择性地除去基板(11)，使绝缘膜(14)露出于基板(11)的背面一侧。选择性地除去露出于基板(11)背面一侧的绝缘膜后，使插头(15)露出，在其端部形成电极(42)。

Description

具有三维层叠结构的半导体器件的制造方法
技术领域
本发明涉及将具有各种功能的多层半导体电路层层叠而成的具有三维层叠结构的半导体器件(三维层叠半导体器件)的制造方法，更具体地，涉及包括埋入布线的形成的三维层叠半导体器件的制造方法，所述埋入布线用于进行在所层叠的所述半导体电路层间的纵向(层叠方向)的电气连接。这里所谓的‘埋入布线(buried interconnections)’系指埋设于所述半导体电路层各层内部的用于层叠方向的电气连接的布线。
背景技术
近年，提出了将多块半导体芯片层叠形成三维结构的半导体器件的方案。例如，栗野等人在1999年发行的‘I·E·D·M ·技术文摘’上提出了‘具有三维结构的智能·图像传感器·芯片’的方案(参照非专利文献1)。
该智能·图像传感器·芯片具有四层结构，在第1半导体电路层上配置处理器·阵列和输出电路、第2半导体电路层上配置数据锁存器和掩蔽电路、第3半导体电路层上配置放大器和模·数变换器、第4半导体电路层上配置图像传感器·阵列。用含有微透镜·阵列的石英玻璃层覆盖图像传感器·阵列的最上面的表面，而微透镜·阵列形成于石英玻璃层的表面。图像传感器·阵列中各图像传感器上形成光电二极管作为半导体感光元件。构成4层结构的各半导体电路层之间用粘接剂作机械连接，同时用采用了导电插头的埋入布线和与这些埋入布线接触的微凸点电极进行电气连接。
该图像传感器·芯片在各半导体电路层之间的电气连接中未使用接合线。因而不同于这样的三维结构的半导体器件，即在支持基板上将多块半导体芯片层层叠在一起形成一体，并在这些半导体芯片的周围配置接合线，通过该接合线实现所述半导体芯片间的电气连接(这如专利文献1所公开的那样，是以往公知的技术)。
另外，李等人在2000年4月发行的‘日本应用物理学会会志’上，以‘高度并行图像处理芯片用的三维集成技术的研发’为题，提出了包括和栗野等人提出的上述固体图像传感器同样的图像传感器在内的图像处理芯片。(非专利文献2)。
李等人的图像处理芯片具有和栗野等在上述论文中提出的固体图像传感器几乎相同的结构。
上述具有三维层叠结构的现有的图像传感器·芯片和图像处理芯片，都是通过将内置有所要半导体电路的多片半导体晶片(以后简称为晶片)层叠互相固定后，切断所得的晶片层叠体分割成多组芯片组而制造的。也就是说，通过将内部形成有半导体电路的半导体晶片以晶片为单位层叠·形成一体，形成三维层叠结构，然后将其分割得到图像传感器·芯片或图像处理芯片。
还有，这些现有的图像传感器·芯片和图像处理芯片中，该芯片内部层叠的多个半导体电路的每一个构成‘半导体电路层’。
再有，在专利文献2中，公开了一种半导体芯片的制造方法，在半导体基板上，具有连接小直径部和大直径部的凸型结构，且形成所述小直径部的端部露出于所述半导体基板的第1主面上，所述大直径部的端部露出于所述半导体基板的第2主面上的贯穿孔，然后，用绝缘膜覆盖该贯穿孔的壁面后将导电体埋入设置在其内部形成导电插头，其后，在所述第1主面上形成多层布线层。如果采用这种制造方法，能提高器件的集成度、提高与凸点间的固定强度，对于热应力产生的应变具有较高的可靠性。
非专利文献1：栗野等‘具有三维结构的智能·图像传感器·芯片’，1999年I·E·D·M·技术文摘p.36.4.1～36.4.4(H.Kurino et al.，“Intelligent Image Sensor Chip with ThreeDimensional Structure”，1999 IEDM Technical Digest，pp.36.4.1～36.4.4，1999)、
非专利文献2：李等，‘高度并行图像处理芯片用的三维集成技术的研发’，‘日本应用物理学会会志’第39卷、p2473～2477、第1部4B、2000年4月、(K Lee et al.，“Development of Three-Dimensional Integration Technology for Highly ParallelImage-Processing Chip”，Jpn.J.Appl.Phys.Vol.39，pp.2474-2477，April 2000)
专利文献1：特開2002-110902号公报(图1、图4)
专利文献2：特開2004-14657号公报(图1-图9)
发明内容
在上述现有的具有三维层叠结构的图像传感器·芯片和图像处理芯片的制造工序中，晶片层叠体(该层叠体为将多片半导体晶片层叠在一起形成一体而构成的)内部的半导体电路层(这里为半导体晶片)间纵向(层叠方向)上的电气连接使用在层叠方向上贯穿各半导体电路层形成的细微的埋入布线(或导电插头)和固定于这些埋入布线的端部的微凸点电极来进行。但是埋入布线和微凸点电极的具体形成方法未公开。埋入布线、微凸点电极都是数μm大小，不仅极其细小，而且大多靠得很近配置，所以要做到这些并非易事。因此，人们盼望能实现使用这种埋入布线和微凸点电极的可靠性高的层叠方向上的电气连接方法。
另外，晶片层叠体内部的半导体电路层(半导体晶片)通常具有：在形成半导体电路层的半导体基板的表面所形成的多个半导体元件、以及隔着层间绝缘膜形成于这些半导体元件上的布线结构。因此埋入布线(或导电插头)有必要根据半导体基板上的半导体元件的配置、布线结构内布线的配置、或制造工序用最合适的方法形成。例如，有时无法根据布线结构内的布线配置情况形成贯穿布线结构的埋入布线(或导电插头)，另外，有时难以从半导体基板的表面一侧起形成埋入布线用的沟槽，有时甚至不可能。因而希望能破解这样的制约。
上述两点希望在上述现有的具有三维结构的图像传感器·芯片和图像处理芯片的制造工序中，使用将多片半导体芯片层叠在一起形成一体的‘芯片层叠体’，代替‘晶片层叠体’的情况下也可以提出。
上述专利文献2公开的半导体芯片的制造方法由于要在半导体基板上形成具有连接小直径部和大直径部的凸型结构的贯穿孔，所以为了形成该贯穿孔，存在需要两道工序即掩模工序和蚀刻工序等的难点。
本发明是考虑上述问题而作出的，其目的在于提供一种具有三维层叠结构的半导体器件的制造方法，该方法使用埋入布线，能容易地实现所层叠的半导体电路层之间在层叠方向上的电气连接。
本发明的另一目的在于，提供一种具有三维层叠结构的半导体器件的制造方法，该方法能应对因所层叠的半导体电路层各元件或电路的配置(在半导体电路层具有布线结构的情况下，除所述元件和电路的配置外，还包括其布线结构内的布线的配置)造成的制约，形成最佳的电气连接用埋入布线。
这里未阐明的本发明的其它目的根据以下的说明及附图将会进一步得到理解。
(1)本发明第1方面的具有三维层叠结构的半导体器件的制造方法如权利要求1所述，
是一种将多层半导体电路层层叠于支持基板上构成的具有三维层叠结构的半导体器件的制造方法，其特点是，包括：
在构成多层所述半导体电路层中的一层的半导体基板内部从其表面一侧起，形成用第1绝缘膜覆盖内壁面的沟槽的工序；
从所述半导体基板的表面一侧起向所述沟槽内部充填导电材料形成导电插头的工序；在形成所述导电插头的所述半导体基板内部或表面上从其表面一侧起形成所要的元件或电路的工序；用第2绝缘膜覆盖形成所述元件或电路的所述半导体基板表面的工序；通过使所述第2绝缘膜直接地或隔着布线结构间接地与所述支持基板或多层的所述半导体电路层的另一层接合，从而将所述半导体基板固定于所述支持基板或多层所述半导体电路层的另一层上的工序；将固定于所述支持基板或多层所述半导体电路层的另一层的所述半导体基板从其背面一侧起选择性地除去，而且使所述第1绝缘膜露出于所述半导体基板背面一侧的工序；选择性地除去露出于所述半导体基板背面一侧的所述第1绝缘膜，而且使所述导电插头露出于所述半导体基板背面一侧的工序；在使所述第1绝缘膜露出于所述半导体基板的背面一侧的工序和使所述导电插头露出于所述半导体基板的背面一侧的工序之间，还包括形成覆盖所述半导体基板的背面的第3绝缘膜的工序，以及在使所述导电插头露出的工序中，和所述第1绝缘膜一起，所述第3绝缘膜被选择性地除去。
(2)本发明第1方面的具有三维层叠结构的半导体器件的制造方法，如以上所述首先，在构成多层半导体电路层中的一层的半导体基板内部，从其表面一侧起形成用第1绝缘膜覆盖内壁面的沟槽，从所述半导体基板的表面一侧起向该沟槽内部充填导电材料形成导电插头。接着，在形成所述导电插头的所述半导体基板内部或表面上，从其表面一侧起形成所要的元件或电路，用第2绝缘膜覆盖形成该元件或电路的所述半导体基板的表面。然后，通过使所述第2绝缘膜直接地或隔着布线结构间接地与所述支持基板或多层所述半导体电路层的另一层接合，将所述半导体基板固定于所述支持基板或多层所述半导体电路层的另一层。此后，将固定于所述支持基板或多层所述半导体电路层的另一层的所述半导体基板从其背面一侧起选择性地除去，从而使所述第1绝缘膜露出于所述半导体基板的背面一侧的工序。接着，通过选择性地除去露出于所述半导体基板背面一侧的所述第1绝缘膜，使所述导电插头露出于所述半导体基板背面一侧。
这些工序都可以利用已知的工艺(例如CVD法、各向同性蚀刻法、机械研磨法、CMP法等)进行。另外，所述支持基板或所述多层半导体电路层的另一层和露出于所述半导体基板背面一侧的所述导电插头间的电气连接可利用形成于所述半导体基板表面的布线(在所述半导体基板具有布线结构时，可利用形成于该布线结构内部的布线及形成于所述半导体基板表面的布线)容易地实现。再有，形成于所述半导体基板表面的布线(布线结构存在时，该布线结构内的布线及形成于所述半导体基板表面的布线)；和所述沟槽内部的所述导电插头，成为沿层叠方向贯穿该半导体电路层的‘埋入布线’。于是，通过使用该埋入布线，能容易地实现所层叠的所述半导体电路层之间在层叠方向上的电气连接。
另外，本发明第1方面的半导体器件的制造方法中，所述沟槽的形成和所述导电材料的充填从所述半导体基板表面一侧起进行，同时所述沟槽不贯穿所述第2绝缘膜(在布线结构存在时，是所述第2绝缘膜和所述布线结构)。因此，在形成所述沟槽和充填所述导电材料不能从所述半导体基板的里面一侧起进行时、或者，不可能或难以形成贯穿所述第2绝缘膜(在布线结构存在时，是所述第2绝缘膜和所述布线结构)的沟槽时，该制造方法相当适用。即，能与因所述半导体电路层的所述元件或电路的配置(在所述半导体电路层具有布线结构时，除所述元件或电路的配置外，还包括该布线结构内的布线的配置)造成的制约对应，形成最佳的电气连接用埋入布线。
还有，在将所述半导体基板固定于所述支持基板或多层所述半导体电路层中的另一层的工序中，也可以使用第1电极。在这种情况下，所述第1电极配置于所述第2绝缘膜或所述布线结构和所述支持基板或多层所述半导体电路层的另一层中的至少一方上。而且，所述半导体基板使用所述第1电极，固定于所述支持基板或多层所述半导体电路层中的另一层。
(3)在本发明的第1方面的半导体器件的制造方法中，‘支持基板’只要是具有足够支持多层半导体电路层的刚性的基板即可，可以是任意材料。可以是半导体、玻璃、也可以是其它材料。可以是在内部形成电路的半导体基板，即所谓LSI晶片。
‘半导体电路层’意即半导体电路的层，换言之，意味着形成层叠的半导体电路。因而，‘半导体电路层’只要具有‘半导体基板’及形成于该半导体基板内部或表面的‘元件’或‘电路’即可，其它构成是任意的。
通常在所述‘半导体基板’的内部或表面形成某些‘电路’(例如，放大电路、信号处理电路等、或提供预定功能的集成电路)，但也可只形成某些‘元件’(例如感光元件)。例如，可以在‘半导体基板’的内部或表面仅形成阵列状配置的大量‘感光元件’。作为‘元件’有晶体管等有源元件和电阻等无源元件，无论哪一种都可以。作为‘有源元件’，典型的是，考虑到占据面积的大小可使用MOS场效应晶体管(金属-氧化物-半导体场效应晶体管，即MOSFET)，也可以是MOSFET以外的晶体管、二极管等。作为‘无源元件’例如，可使用例如电阻、电容元件等。
所述‘半导体基板’可以由单一的半导体构件(例如半导体晶片或半导体芯片)形成，也可以由多个半导体构件(例如半导体晶片或半导体芯片)形成。另外，所述‘半导体基板’在物理尺寸上没有限制，可以是半导体晶片的尺寸(晶片尺寸)、或将半导体晶片分割所得的芯片的尺寸(芯片尺寸)、或晶片尺寸与芯片尺寸的中间的尺寸、也可以是比晶片尺寸大的尺寸。另外，所述‘半导体基板’的材料是任意的，只要是能形成所要的半导体元件或电路的材料、可以是硅、或化合物半导体、也可以是其它半导体。‘半导体基板’的结构也是任意的，可以只是半导体制的的一块板，也可以是所谓的SOI(Silicon OnInsulator；绝缘体上的硅)基板。
‘沟槽’只要具有所要的深度，并能收容成为埋入布线的导电材料即可，其构成是任意的。‘沟槽’的深度、开口形状、开口尺寸、断面形状等可根据需要任意设定。‘沟槽’的形成方法只要能将半导体基板从其表面一侧选择性地除去后形成，则可使用任何方法。适合使用利用掩模的各向异性蚀刻法。
覆盖‘沟槽’内壁面的‘第1绝缘膜’只要是使所述半导体电路层的‘半导体基板’和充填于所述沟槽内部的‘导电材料’能电气绝缘的绝缘膜，则可使用任何绝缘膜。适合使用二氧化硅(SiO2)、氮化硅(SiNX)等。‘第1绝缘膜’的形成方法是任意的。
充填于沟槽内部的‘导电材料’只要是能作为导电插头(埋入布线)使用的即可，可使用任何材料。例如，适合使用多晶硅等半导体、钨(W)、铜(Cu)、铝(Al)等金属。‘导电材料’的充填方法只要能从所述半导体基板表面一侧向沟槽内部充填导电材料，则任何方法都可使用。
‘第2绝缘膜’覆盖形成所述元件或电路的半导体电路层的‘半导体基板’表面，只要能将该表面与其相邻部分电气绝缘，则可使用任何绝缘膜。适合使用二氧化硅(SiO2)、氮化硅(SiNX)等。‘第2绝缘膜’的形成方法是任意的。
‘第1电极’只要配置于所述第2绝缘膜或所述布线结构、与所述支持基板或多层所述半导体电路层的另一层中的至少一方上即可，其构成和形状可任意选择。‘第1电极’最好在所述第2绝缘膜上直接地或隔着布线结构间接地形成，其构成和形状可任意选择。‘第1电极’通常从第2绝缘膜的表面(半导体电路层具有布线结构时，从其布线结构的表面)凸出地形成，但也可以不凸出。只要是能和所述支持基板或多层所述半导体电路层中的另一层电气连接即可。‘第1电极’的材质只要具有对采用导电插头的电气连接所必须的导电性，则可使用任意的材质。
‘第1电极’可以将另行形成的导电材料片固定于所述第2绝缘膜表面或所述布线结构的表面(或者所述支持基板或多层所述半导体电路层中的另一层的对向面)而形成，也可以用电镀法等将导电材料直接堆积于所述第2绝缘膜的表面或所述布线结构的表面(或者所述支持基板或多层所述半导体电路层中的另一层的对向面)上而形成。另外，也可以利用形成于所述半导体基板的表面并用所述第2绝缘膜覆盖的布线、或所述布线结构内的布线、或形成于所述支持基板或所述多层半导体电路层中的另一层的对向面的布线形成。
‘布线结构’的材质、构成、功能等是任意的。可以是单层结构，也可以是多层结构。通常由一层或多层制成布线图形的金属布线膜和一层或多层绝缘膜构成，但其具体构成可择需任意选择。‘布线结构’可以除层叠方向上电气连接所使用的所述第1电极外，还包括与所述支持基板或多层所述半导体电路层中的另一层之间的电气连接所用的电极。
对于执行‘通过使所述第2绝缘膜直接地或隔着布线结构间接地与所述支持基板或多层所述半导体电路层的另一层接合，将所述半导体基板固定于所述支持基板或多层所述半导体电路层的另一层的工序’的方法无特别限制。
对于执行‘使用所述第1电极，将所述半导体基板固定于所述支持基板或多层所述半导体电路层的另一层的工序’的方法也无特别限制。典型的做法是，利用在熔融或加热、或者室温下加压使第1电极与所述支持基板或多层所述半导体电路层的另一层接合，同时使用粘接剂，但也可以是除此以外的方法。在无法熔融或直接加压接合时，可以通过将适当的接合用的金属(例如，In、Au、Ag、Sn、Cu、Al或W等、或者由其两种及两种以上组成的合金或者由其两种及两种以上组成的层叠膜)夹在其间进行接合。
执行‘将固定于所述支持基板或多层所述半导体电路层的另一层的所述半导体基板从其背面一侧起选择性地除去，而且使所述第1绝缘膜露出于所述半导体基板背面一侧的工序’的方法无特别限制。典型的做法是，使用采用掩模的各向同性蚀刻法或各向异性蚀刻法、或者CMP法。也可一并使用机械研磨法。
执行‘选择性地除去露出于所述半导体基板背面一侧的所述第1绝缘膜，而且使所述导电插头露出于所述半导体基板背面一侧的工序’的方法无特别限制。典型的做法是，使用采用掩模的各向同性蚀刻法或各向异性蚀刻法、或者CMP法。
(4)在本发明第1方面的半导体器件的制造方法的理想的示例中，所述半导体电路层除所述元件或电路外，还具有形成于所述第2绝缘膜上的布线结构，所述第1电极隔着所述布线结构间接地形成于所述第2绝缘膜上。在该例中，其优点是，不仅能与因所述半导体电路层的所述元件或电路的配置造成的制约相对应，而且也能与因所述布线结构内的布线配置造成的制约相对应，形成最佳的电气连接用埋入布线。
在本发明第1方面的半导体器件的制造方法的另一理想的示例中，在使所述第1绝缘膜露出于所述半导体基板背面一侧的工序和使所述导电插头露出于所述半导体基板背面一侧的工序之间，还包括形成覆盖所述半导体基板背面的第3绝缘膜的工序，在使所述导电插头露出的工序中，和所述第1绝缘膜一起选择性地除去所述第3绝缘膜。在这种情况下，在结束使所述导电插头露出的工序结束后，用残留的所述第3绝缘膜覆盖所述半导体基板的背面，所以具有能确保所述半导体基板背面的电气绝缘性能的优点。
在本发明第1方面的半导体器件的制造方法的又一理想的示例中，在使所述第1绝缘膜露出于所述半导体基板背面一侧的工序和使所述导电插头露出于所述半导体基板背面一侧的工序之间，还包括在所述第3绝缘膜上形成平坦的薄膜的工序、以及选择性地除去所述平坦的薄膜的工序，在使所述导电插头露出的工序中，与所述第1绝缘膜一起，选择性地除去所述第3绝缘膜和残留的所述平坦的薄膜。在这种情况下，在使所述导电插头露出的工序结束之后，用残留的所述第3绝缘膜覆盖所述半导体基板的背面，所以具有能确保所述半导体基板的背面的电气绝缘性能的优点，以及由于所述导电插头做成从所述半导体基板的背面凸出地形成，所以具有能将所述导电插头作为凸点电极利用的优点。
在本发明第1方面的半导体器件的制造方法的又一理想的示例中，还包括在露出于所述半导体基板的背面一侧的所述导电插头的端部形成第2电极的工序。该第2电极可作为凸点电极使用。在该第2电极形成工序中，可以将另行形成的导电材料片固定于所述导电插头的端部，也可以利用电镀法等直接将导电材料堆积于所述导电插头的端部，但是，也可以原封不动地将所述导电插头的端部作为第2电极加以使用。
在本申请第1方面的半导体器件的制造方法的又一理想的示例中，所述半导体基板可利用单一的半导体构件形成，或者利用多个的半导体构件形成。
(5)本发明第2方面的具有三维层叠结构的半导体器件的制造方法不同于上述第1方面的半导体器件的制造方法，是形成贯穿覆盖构成多层半导体电路层中的一层的半导体基板的表面的第1绝缘膜(该半导体基板具有布线结构时，是所述第1绝缘膜及其布线结构)的导电插头(埋入布线)的方法。
即本发明第2方面的半导体器件的制造方法如权利要求13所述，
是一种将多层半导体电路层层叠于支持基板上构成的具有三维层叠结构的半导体器件的制造方法，其特点是，包括：
在构成多层所述半导体电路层中的一层的半导体基板内部或表面，从其表面一侧起，形成所要的元件或电路的工序；
用第1绝缘膜覆盖形成所述元件或电路的所述半导体基板表面的工序；
贯穿所述第1绝缘膜到达所述半导体基板内部之同时，还从所述半导体基板表面一侧起形成用第2绝缘膜覆盖内壁面的沟槽的工序；
从所述半导体基板表面一侧起向所述沟槽的内部充填导电材料形成导电插头的工序；
使用配置于与所述导电插头的所述半导体基板表面一侧的端部对应的位置上的第1电极，将所述半导体基板固定于所述支持基板或多层所述半导体电路层中的另一层上的工序；
将固定于所述支持基板或多层所述半导体电路层的另一层的所述半导体基板从其背面一侧起选择性地除去，而且使所述第2绝缘膜露出于所述半导体基板背面一侧的工序；以及
选择性地除去露出于所述半导体基板背面一侧的所述第2绝缘膜，而且使所述导电插头露出于所述半导体基板背面一侧的工序。
(6)本发明第2方面的具有三维层叠结构的半导体器件的制造方法如以上所述，首先，在构成多层所述半导体电路层中的一层的半导体基板内部或表面，从其表面一侧起，形成所要的元件或电路后，用第1绝缘膜覆盖所述半导体基板表面。然后，贯穿所述第1绝缘膜到达所述半导体基板内部，同时从所述半导体基板表面一侧起形成用第2绝缘膜覆盖内壁面的沟槽，再从所述半导体基板表面一侧起在所述沟槽的内部形成导电插头后，使用配置于与所述导电插头的所述半导体基板表面一侧的端部对应的位置的第1电极，将所述半导体基板固定于所述支持基板或多层所述半导体电路层中另一层。此后，通过将固定于所述支持基板或多层所述半导体电路层的另一层的所述半导体基板从其背面一侧起选择性地除去，从而使所述第2绝缘膜露出于所述半导体基板背面一侧，接着，通过选择性地除去露出于所述半导体基板背面一侧的所述第2绝缘膜，从而使所述导电插头露出于所述半导体基板背面一侧。
这些工序都可以利用已知的工艺过程(例如CVD法、各向同性蚀刻法、机械研磨法、CMP法等)进行。另外，所述沟槽由于贯穿所述第1绝缘膜到达所述半导体基板内部，所以所述沟槽内部的所述导电插头成为沿层叠方向贯穿该半导体电路层的‘埋入布线’。因此，通过使用该埋入布线和所述第1电极，能容易地实现所层叠的所述半导体电路层间在层叠方向上的电气连接。
另外，本发明第2方面的半导体器件的制造方法，从所述半导体基板表面一侧起形成所述沟槽和充填所述导电材料，同时所述沟槽还贯穿所述第1绝缘膜到达所述半导体基板内部。因此在能形成贯穿所述第1绝缘膜到达所述半导体基板内部的沟槽的情况下，该制造方法相当适用。即能与因所述半导体电路层的所述元件或电路的配置(在所述半导体电路层具有布线结构的情况下，除所述元件或电路的配置外，还包括其布线结构内布线的配置)造成的制约相对应，形成最佳的电气连接用埋入布线。
(7)在本发明第2方面的半导体器件的制造方法中，‘支持基板’、‘半导体电路层’、‘半导体基板’、‘电路’、‘元件’及充填于沟槽内部的‘导电材料’的涵义均与本发明第1方面的半导体器件的制造方法的情况相同。
‘第1绝缘膜’覆盖形成所述元件或电路的半导体电路层的‘半导体基板’的表面，只要是能将该表面与其相邻部分在电气上绝缘的绝缘膜，可使用任何绝缘膜。适合使用二氧化硅(SiO2)、氮化硅(SiNX)等。‘第1绝缘膜’的形成方法是任意的。
‘沟槽’只要是在贯穿所述第1绝缘膜(在所述半导体电路层具有布线结构时，是所述第1绝缘膜及其布线结构)到达所述半导体基板内部之同时，还用第2绝缘膜覆盖内壁面，具有所要的深度，收容成为埋入布线的导电插头的沟槽即可，可以使用任意的构成的沟槽。‘沟槽’的深度、开口形状、开口尺寸、断面形状等可择需任意设定。‘沟槽’的形成方法，只要能贯穿所述第1绝缘膜(在所述半导体电路层具有布线结构时，是所述第1绝缘膜及其布线结构)将所述半导体基板从其表面一侧选择性地除去后形成，则可使用任何方法。适合使用利用掩模的各向异性的蚀刻法。
覆盖沟槽内壁面的‘第2绝缘膜’只要是能将所述半导体电路层的‘半导体基板’与充填于所述沟槽内部的‘导电材料’电气绝缘的绝缘膜，则可使用任何绝缘膜。适合使用二氧化硅(SiO2)、氮化硅(SiNX)等。‘第2绝缘膜’的形成方法是任意的。
配置于与所述导电插头的所述半导体基板表面一侧的端部对应的位置的‘第1电极’可使用任意构成和形状。通常‘第1电极’做成凸出于布线结构表面，但也可以不凸出。‘第1电极’可以形成于与所述支持基板或多层所述半导体电路层中的另一层的与所述导电插头对应的部位。总此，只要是能与所述支持基板或多层所述半导体电路层中的另一层电气连接的电极即可。‘第1电极’的材料只要具有采用导电插头的电气连接所必须的导电性，则可使用任何材料。‘第1电极’可以使另行形成的导电材料片固定于所述导电插头的端部而形成，也可以利用电镀法等直接将导电材料堆积于所述导电插头的端部而形成。还可以利用所述导电插头形成所述第1电极。也可以不是形成于所述导电插头的端部，而利用上述方法中任一方法形成于所述支持基板或多层所述半导体电路层中的另一层。
执行‘使用配置于与所述导电插头的所述半导体基板表面一侧的端部对应的位置上的第1电极，将所述半导体基板固定于所述支持基板或多层所述半导体电路层中的另一层的工序’的方法无特别限制。典型的做法是，利用在熔融或加热、或者在室温下加压使第1电极与所述支持基板或多层所述半导体电路层的另一层接合，同时使用粘接剂，但也可以是除此以外的方法。在无法熔融或直接加压接合时，可以将本发明第1方面的半导体器件的制造方法中阐述过的那样的接合用的金属夹在其间进行接合。
执行‘将固定于所述支持基板或多层所述半导体电路层的另一层上的所述半导体基板从其背面一侧起选择性地除去，而且使所述第2绝缘膜露出于所述半导体基板背面一侧的工序’的方法和本发明第1方面的半导体器件的制造方法相同，无特别限制。典型的做法是，使用采用掩模的各向同性蚀刻法或各向异性蚀刻法、或者CMP法。也可同时使用机械研磨法。
执行‘选择性地除去露出于所述半导体基板背面一侧的所述第2绝缘膜，而且使所述导电插头露出于所述半导体基板背面一侧的工序’的方法和本发明第1方面的半导体器件的制造方法的情况相同，无特别限制。典型的做法是，使用采用掩模的各向同性蚀刻法或各向异性蚀刻法、或者CMP法。
(8)在本发明第2方面的半导体器件的制造方法的理想的示例中，所述半导体电路层除所述元件或电路外，还具有形成于所述第1绝缘膜的布线结构，所述沟槽贯穿所述第1绝缘膜和所述布线结构而形成。该例中，其优点为，能不仅与因所述半导体电路层的所述元件或电路的配置造成的制约相对应，而且也与因所述布线结构内布线的配置造成的制约相对应地，形成最佳的电气连接用埋入布线。
所述‘布线结构’的材料、构成、功能等均为任意的。可以是单层结构，也可以是多层结构。通常由一层或多层形成布线图形的金属布线膜和一层或多层绝缘膜构成，但其具体构成可择需任意选择。‘布线结构’也可以除层叠方向上的电气连接所使用的所述第1电极外，还包括与所述支持基板或多层所述半导体电路层中的另一层之间的电气连接所用的电极。
在本发明第2方面的半导体器件的制造方法的另一理想示例中，在使所述第2绝缘膜露出于所述半导体基板背面一侧的工序和使所述导电插头露出于所述半导体基板背面一侧的工序之间，还包括形成覆盖所述半导体基板的背面的第3绝缘膜的工序，在使所述导电插头露出的工序中，与覆盖所述沟槽的壁面的所述第2绝缘膜一起，选择性地除去所述第3绝缘膜。在这种情况下，在结束使所述导电插头露出的工序后，用残留的所述第3绝缘膜覆盖所述半导体基板的背面，所以具有能确保所述半导体基板的背面的电气绝缘性能的优点。
在本发明第2方面的半导体器件的制造方法的又一理想的示例中，在使所述第2绝缘膜露出于所述半导体基板的背面一侧的工序和使所述导电插头露出于所述半导体基板的背面一侧的工序之间，还包括：形成覆盖所述半导体基板的背面的第3绝缘膜的工序、在所述第3绝缘膜上形成平坦的薄膜的工序、以及选择性地除去所述平坦的薄膜的工序，在使所述导电插头露出的工序中，与所述第2绝缘膜一起，选择性地除去所述第3绝缘膜和残留的所述平坦的薄膜。在这种情况下，在结束使所述导电插头露出的工序后，用残留的所述第3绝缘膜覆盖所述半导体基板的背面，所以具有能确保所述半导体基板的背面的电气绝缘性能的优点，以及由于所述导电插头做成从所述半导体基板的背面突出，所以具有能将所述导电插头作为凸点电极使用的优点。
在本发明第2方面的半导体器件的制造方法的又一理想的示例中，还包括在露出于所述半导体基板的背面一侧的所述导电插头的端部形成第2电极的工序。可利用该第2电极作为凸点电极。在该第2电极形成工序中，可以将另行形成的导电材料片固定于所述导电插头的端部，也可以利用电镀法等直接将导电材料堆积于所述导电插头的端部。但是，也可原封不动地将露出于所述半导体基板背面一侧的所述导电插头的端部作为第2电极来使用。
在本发明第2方面的半导体器件的制造方法的又一理想的示例中，所述半导体基板可利用单一的半导体构件形成，或者利用多件半导体构件形成。
(9)本发明第3方面的具有三维层叠结构的半导体器件的制造方法不同于上述第1及第2方面的半导体器件的制造方法，从构成多层半导体电路层中的一层的半导体基板背面一侧起形成沟槽，同时通过从半导体基板背面一侧向该沟槽内部充填导电材料，形成导电插头(埋入布线)。
即本发明第3方面的半导体器件的制造方法，如权利要求23所述，
是一种将多层半导体电路层层叠于支持基板上构成的具有三维层叠结构的半导体器件的制造方法，其特点是包括：
在构成多层所述半导体电路层中的一层的半导体基板内部或表面从其表面一侧起形成所要的元件或电路的工序；
用第1绝缘膜覆盖形成所述元件或电路的所述半导体基板表面的工序；
通过使所述第1绝缘膜直接地或隔着布线结构间接地与所述支持基板或多层所述半导体电路层的另一层接合，从而将所述半导体基板固定于所述支持基板或多层所述半导体电路层的另一层的工序；
在固定于所述支持基板或多层所述半导体电路层的另一层的所述半导体基板内部，从其背面一侧起形成用第2绝缘膜覆盖内壁面的沟槽的工序；以及
从所述半导体基板背面一侧起向所述沟槽内部充填导电材料形成导电插头的工序。
(10)本发明第3方面的具有三维层叠结构的半导体器件的制造方法中，如上所述，在构成多层半导所述体电路层中的一层的半导体基板的内部或表面形成所要的元件或电路后，用第1绝缘膜覆盖形成该元件或电路的所述半导体基板的表面。然后通过使所述第1绝缘膜直接地或隔着布线结构间接地与所述支持基板或多层所述半导体电路层的另一层接合，从而将所述半导体基板固定于所述支持基板或多层所述半导体电路层的另一层。而且，在固定于所述支持基板或多层所述半导体电路层中另一层的半导体基板内部，从其背面一侧起形成用第2绝缘膜覆盖内壁面的沟槽后，从所述半导体基板背面一侧起向所述沟槽内部充填导电材料形成导电插头。
这些工序都可以利用已知的工艺(例如CVD法、各向同性蚀刻法、机械研磨法、CMP法等)进行。另外，所述支持基板或所述半导体电路层的另一层和所述导电插头间的电气连接可利用形成于所述半导体基板表面的布线(在所述半导体基板具有布线结构时，是形成于该布线结构内部的布线及形成于所述半导体基板表面的布线)能容易地实现。再有，形成于所述半导体基板表面的布线(布线结构存在时，是形成于该布线结构内的布线及形成于所述半导体基板表面的布线)；和所述沟槽内部的所述导电插头成为沿层叠方向贯穿该半导体电路层的‘埋入布线’。因而，通过使用该埋入布线，能容易地实现所层叠的所述半导体电路层之间的层叠方向上的电气连接。
另外，本发明第3方面的半导体器件的制造方法中，形成所述沟槽和充填所述导电材料可从所述半导体基板的里面一侧开始进行，因此，在形成所述沟槽和充填所述导电材料不能从所述半导体基板的表面一侧开始时、或者不可能或难以形成贯穿所述第1绝缘膜(在布线结构存在时，是所述第1绝缘膜和所述布线结构)的沟槽时，该制造方法相当适用。即，能与因所述半导体电路层的所述元件或电路的配置(在所述半导体电路层具有布线结构时，除所述元件或电路的配置外，还包括该布线结构内的布线的配置)造成的制约相对应，形成最佳电气连接用的埋入布线。
还有，在将所述半导体基板固定于所述支持基板或多层所述半导体电路层中的另一层的工序中，也可以使用第1电极。在这种情况下，所述第1电极配置于所述第1绝缘膜或所述布线结构和所述支持基板或多层所述半导体电路层中的另一层中的至少一方上。而所述半导体基板使用所述第1电极，固定于所述支持基板或多层所述半导体电路层中的另一层。
(11)在本发明第3方面的半导体器件的制造方法中，‘支持基板’、‘半导体电路层’、‘半导体基板’、‘电路’、‘元件’及充填于沟槽内部的‘导电材料’的涵义均与本发明第1方面的半导体器件的制造方法的情况相同。
‘第1绝缘膜’覆盖形成所述元件或电路的半导体电路层的‘半导体基板’的表面，只要是能够将该表面与其相邻部分在电气上绝缘的绝缘膜，则可使用任何绝缘膜。适合使用二氧化硅(SiO2)、氮化硅(SiNX)等。‘第1绝缘膜’的形成方法是任意的。
‘沟槽’只要具有所要的深度，收容作为埋入布线的导电插头即可，可以使用任意构成。‘沟槽’的深度、开口形状、开口尺寸、断面形状等可择需任意设定。‘沟槽’的形成方法只要能从其表面一侧将半导体基板选择性地除去后形成，则可使用任何方法。适合使用利用掩模的各向异性的蚀刻法。
覆盖沟槽内壁面的‘第2绝缘膜’只要能将所述半导体电路层的‘半导体基板’与充填于所述沟槽内部的‘导电材料’电气绝缘，则可使用任何绝缘膜。适合使用二氧化硅(SiO2)、氮化硅(SiNX)等。‘第2绝缘膜’的形成方法是任意的。
‘第1电极’只要配置于所述第1绝缘膜或所述布线结构和所述支持基板或多层所述半导体电路层的另一层中的至少一方上，其构成和形状可任意选择。最好在所述第1绝缘膜上直接地或隔着布线结构间接地形成‘第1电极’，其构成和形状可任意选择。通常，‘第1电极’做成凸出于第1绝缘膜表面(在半导体电路层具有布线结构时，是该布线结构的表面)，但也可以不凸出。只要能与所述支持基板或多层所述半导体电路层中的另一层电气连接即可。‘第1电极’的材料只要具有采用导电插头的电气连接所必须的导电性，则可使用任何材料。‘第1电极’可以使另行形成的导电材料片固定于所述第1绝缘膜表面或所述布线结构表面(或者，所述支持基板或多层所述半导体电路层的另一层的对向面)而形成，也可以利用电镀法等直接将导电材料堆积于所述第1绝缘膜表面或所述布线结构表面(或者，所述支持基板或多层所述半导体电路层中的另一层的对向面)而形成。另外，也可以利用形成于所述半导体基板表面并用所述第2绝缘膜覆盖的布线、或所述布线结构内布线、或者形成于所述支持基板或多层所述半导体电路层中的另一层的对向面的布线而形成。
执行‘通过使所述第1绝缘膜直接地或隔着布线结构间接地与所述支持基板或多层所述半导体电路层的另一层接合，将所述半导体基板固定于所述支持基板或多层所述半导体电路层的另一层的工序’的方法无特别限制。
执行‘使用所述第1电极，将所述半导体基板固定于所述支持基板或多层所述半导体电路层的另一层的工序’的方法也无特别限制。典型的做法是，利用在熔融或加热、或者室温下加压使第1电极与所述支持基板或多层所述半导体电路层的另一层接合，同时使用粘接剂，但也可以是除此以外的方法。在无法熔融或直接加压接合时，可以将本发明第1方面的半导体器件的制造方法中阐述过的接合用的金属夹在其间进行接合。
(12)在本发明第3方面的半导体器件的制造方法理想的示例中，所述半导体电路层除所述元件或电路外，还具有形成于所述第1绝缘膜上的布线结构，所述第1电极隔着所述布线结构间接地形成于所述第1绝缘膜上。该例中，其优点为，不仅能够与因所述半导体电路层的所述元件或电路的配置造成的制约相对应，而且也与因所述布线结构内布线的配置造成的制约相对应，形成最佳的电气连接用的埋入布线。
在本发明第3方面的半导体器件的制造方法的另一理想的示例中，在形成用所述第2绝缘膜覆盖内壁面的所述沟槽的工序中，通过将所述半导体基板从其背面一侧选择性地除去，形成贯穿所述半导体基板的所述沟槽，覆盖所述沟槽内壁面的所述第2绝缘膜做成具有能够进行所述第1电极与所述导电插头的电气连接的开口。在这种情况下，其优点是，只要将所述导电材料充填入所述沟槽内部，就能够通过所述开口，容易地进行所述第1电极与所述导电插头的电气连接。
所述第2绝缘膜的所述开口最好形成于所述沟槽的所述半导体基板表面一侧端部附近。由于使所述导电插头与形成于所述半导体电路表面或内部的所述元件或电路或者布线的接触变得容易，所以，其优点是：所述第1电极与所述导电插头间的电气连接变得更加容易。
在本发明第3方面的半导体器件的制造方法的又一理想的示例中，还包括在露出于所述半导体基板背面一侧的所述导电插头的端部形成第2电极的工序。该第2电极可作为凸点电极利用。在该第2电极形成工序中，也可以将另行形成的导电材料片固定于所述导电插头的端部，也可利用电镀法等直接将导电材料堆积于所述导电插头的端部。但是，也可以原封不动地将露出于所述半导体基板背面一侧的所述导电插头的端部作为第2电极来使用。
在本发明第3方面的半导体器件的制造方法的又一理想的示例中，所述半导体基板由单一的半导体构件形成，或由多个半导体构件形成。
(13)本发明第4方面的具有三维层叠结构的半导体器件的制造方法相当于在上述第1方面的半导体器件的制造方法中将形成元件或电路的工序与形成沟槽的工序的次序对调后的方法，即
本发明第4方面的半导体器件的制造方法如权利要求2所述，
是一种将多层半导体电路层层叠于支持基板上构成的具有三维层叠结构的半导体器件的制造方法，其特点是包括：
在构成多层所述半导体电路层中的一层的所述半导体基板的内部或表面上，从其表面一侧起形成所要的元件或电路的工序；
在形成所述元件或电路的所述半导体基板内部从其表面一侧起，形成用第1绝缘膜覆盖内壁面的沟槽的工序；
从所述半导体基板的表面一侧起向所述沟槽内部充填导电材料形成导电插头的工序；
用第2绝缘膜覆盖形成所述元件或电路和所述导电插头的所述半导体基板的表面的工序；
通过使所述第2绝缘膜直接地或隔着布线结构间接地与所述支持基板或多层所述半导体电路层的另一层接合，将所述半导体基板固定于所述支持基板或多层所述半导体电路层的另一层的工序；
将固定于所述支持基板或多层所述半导体电路层的另一层的所述半导体基板从其背面一侧起选择性地除去，而且使所述第1绝缘膜露出于所述半导体基板背面一侧的工序；以及
选择性地除去露出于所述半导体基板背面一侧的所述第1绝缘膜，而且使所述导电插头露出于所述半导体基板背面一侧的工序。
(14)在本发明第4方面的具有三维层叠结构的半导体器件的制造方法中，如上所述，将形成所述元件或电路的工序和形成所述沟槽的工序的次序对调，此外与本申请第1方面的半导体器件的制造方法相同，所以依据和第1方面的半导体器件的制造方法相同的理由，可知能获得与其相同的效果。
还有，在将所述半导体基板固定于所述支持基板或多层所述半导体电路层中的另一层的工序中，也可使用第1电极。在这种情况下，所述第1电极配置于所述第2绝缘膜或所述布线结构和所述支持基板或多层所述半导体电路层的另一层中的至少一方上。而且，所述半导体基板使用所述第1电极，固定于所述支持基板或多层所述半导体电路层中的另一层上。
(15)本发明第4方面的半导体器件的制造方法中，‘支持基板’等涵义和本发明第1方面的半导体器件的制造方法的情况相同。
(16)在本发明第4方面的半导体器件的制造方法的理想示例中，所述半导体电路层除所述元件或电路外，还具有形成于所述第2绝缘膜上的布线结构，所述第1电极隔着所述布线结构间接地形成于所述第2绝缘膜上。在该例中，其优点是，不仅能与因所述半导体电路层的所述元件或电路的配置造成的制约相对应，而且也能够与因所述布线结构内的布线配置造成的制约相对应，形成最佳的电气连接用的埋入布线。
在本发明第4方面的半导体器件的制造方法的另一理想的示例中，在使所述第1绝缘膜露出于所述半导体基板背面一侧的工序和使所述导电插头露出于所述半导体基板背面一侧的工序之间还包括形成覆盖所述半导体基板的背面的第3绝缘膜的工序，在使所述导电插头露出的工序中，和所述第1绝缘膜一起选择性地除去所述第3绝缘膜。在这种情况下，在结束使所述导电插头露出的工序后，用残留的所述第3绝缘膜覆盖所述半导体基板的背面，所以具有能确保所述半导体基板的背面的电气绝缘性能的优点。
在本发明第4方面的半导体器件的制造方法的又一理想的示例中，在使所述第1绝缘膜露出于所述半导体基板背面一侧的工序和使所述导电插头露出于所述半导体基板的背面一侧的工序之间，还包含：形成覆盖所述半导体基板的背面的第3绝缘膜的工序、在所述第3绝缘膜上形成平坦的薄膜的工序、以及选择性地除去所述平坦的薄膜的工序，在使所述导电插头露出的工序中，与所述第1绝缘膜一起，选择性地除去所述第3绝缘膜和残留的所述平坦的薄膜。在这种情况下，由于在结束使所述导电插头露出的工序后用残留的所述第3绝缘膜覆盖所述半导体基板的背面，所以具有能确保所述半导体基板背面的电气绝缘性能的优点，以及由于所述导电插头做成从所述半导体基板的背面凸出，所以具有能将所述导电插头作为凸点电极利用的优点。
在本发明第4方面的半导体器件的制造方法的又一理想的示例中，还包括在露出于所述半导体基板背面一侧的所述导电插头的端部形成第2电极的工序。可利用该第2电极作为凸点电极。在该第2电极形成工序中，可以将另行形成的导电材料片固定于所述导电插头的端部，也可以利用电镀法等直接将导电材料堆积于所述导电插头的端部，但是，也可以原封不动地将所述导电插头的端部作为第2电极来使用。
在本发明第4方面的半导体器件的制造方法的又一理想的示例中，所述半导体基板可利用单一的半导体构件形成，或者利用多件的半导体构件形成。
上述理想的示例均与本发明第1方面的半导体器件的制造方法的情况相同。
(17)上述本发明第1至第4方面的半导体器件的制造方法可适用于具有三维层叠结构的任意的半导体器件，不论其尺寸如何。三维层叠半导体器件可以为晶片尺寸(在这种情况下，构成三维层叠结构的半导体电路层的各层分别成为晶片尺寸)，也可以为芯片尺寸(在这种情况下，所述半导体电路层的各层分别成为芯片尺寸)，也可以为晶片尺寸和芯片尺寸的中间的尺寸(在这种情况下，构成三维层叠结构的半导体电路层的各层分别成为晶片尺寸和芯片尺寸的中间的尺寸)，也可以为比晶片尺寸大的尺寸(在这种情况下，构成三维层叠结构的半导体电路层的各层分别成为比晶片尺寸大的尺寸)。这里，所谓‘晶片尺寸’意即和半导体晶片几乎相同尺寸(例如直径8时)。在本发明中由于半导体电路层的层叠数是任意的，所以三维层叠半导体器件的高度也是任意的。
所述半导体电路层的各层可以由一片半导体晶片或二维地配置的多片半导体晶片形成，也可以由一片半导体芯片(或半导体构件)或二维地配置的多片半导体芯片(或半导体构件)形成。
利用本发明第1至第4方面的具有三维层叠结构的半导体器件的制造方法，可取得以下的效果：(i)使用埋入布线能容易地实现所层叠的半导体电路层间在层叠方向上的电气连接、(ii)能与因所层叠的半导体电路层的各元件或电路的配置(半导体电路层具有布线结构时，除所述元件和电路的配置外，还包括其布线结构内的布线的配置)造成的制约相对应，形成最佳的电气连接用的埋入布线。
附图说明
图1为按各每一道工序示出本发明实施方式1的具有三维层叠结构的半导体器件的制造方法的局部断面图。
图2为按各每一道工序示出本发明实施方式1的具有三维层叠结构的半导体器件的制造方法的局部断面图，是图1的继续。
图3为按各每一道工序示出本发明实施方式1的具有三维层叠结构的半导体器件的制造方法的局部断面图，是图2的继续。
图4为按各每一道工序示出本发明实施方式1的具有三维层叠结构的半导体器件的制造方法的局部断面图，是图3的继续。
图5为按各每一道工序示出本发明实施方式1的具有三维层叠结构的半导体器件的制造方法的局部断面图，是图4的继续。
图6为按各每一道工序示出本发明实施方式1的具有三维层叠结构的半导体器件的制造方法的局部断面图，是图5的继续。
图7为按各每一道工序示出本发明实施方式1的具有三维层叠结构的半导体器件的制造方法的局部断面图，是图6的继续。
图8为按各每一道工序示出本发明实施方式2的具有三维层叠结构的半导体器件的制造方法的局部断面图。
图9为按各每一道工序示出本发明实施方式2的具有三维层叠结构的半导体器件的制造方法的局部断面图，是图8的继续。
图10为按各每一道工序示出本发明实施方式2的具有三维层叠结构的半导体器件的制造方法的局部断面图，是图9的继续。
图11为按各每一道工序示出本发明实施方式2的具有三维层叠结构的半导体器件的制造方法的局部断面图，是图10的继续。
图12为按各每一道工序示出本发明实施方式2的具有三维层叠结构的半导体器件的制造方法的局部断面图，是图11的继续。
图13为按各每一道工序示出本发明实施方式2的具有三维层叠结构的半导体器件的制造方法的局部断面图，是图12的继续。
图14为按各每一道工序示出本发明实施方式3的具有三维层叠结构的半导体器件的制造方法的局部断面图。
图15为按各每一道工序示出本发明实施方式3的具有三维层叠结构的半导体器件的制造方法的局部断面图，是图14的继续。
图16为按各每一道工序示出本发明实施方式3的具有三维层叠结构的半导体器件的制造方法的局部断面图，是图15的继续。
图17为按各每一道工序示出本发明实施方式4的具有三维层叠结构的半导体器件的制造方法的局部断面图。
图18为按各每一道工序示出本发明实施方式4的具有三维层叠结构的半导体器件的制造方法的局部断面图，是图17的继续。
图19为按各每一道工序示出本发明实施方式4的具有三维层叠结构的半导体器件的制造方法的局部断面图，是图18的继续。
图20为按各每一道工序示出本发明实施方式4的具有三维层叠结构的半导体器件的制造方法的局部断面图，是图19的继续。
图21为按各每一道工序示出本发明实施方式5的具有三维层叠结构的半导体器件的制造方法的局部断面图。
图22为按各每一道工序示出本发明实施方式6的具有三维层叠结构的半导体器件的制造方法的局部断面图。
图23为按各每一道工序示出本发明实施方式7的具有三维层叠结构的半导体器件的制造方法的局部断面图。
图24为按各每一道工序示出本发明实施方式7的具有三维层叠结构的半导体器件的制造方法的局部断面图，是图23的继续。
图25为按各每一道工序示出本发明实施方式7的具有三维层叠结构的半导体器件的制造方法的局部断面图，是图24的继续。
图26为按各每一道工序示出本发明实施方式8的具有三维层叠结构的半导体器件的制造方法的局部断面图。
标号说明
1、1’、1”、1A、1B第1半导体电路层
1a、1a’、1Aa、1Ba减薄后的第1半导体电路层
2、2’第2半导体电路层
2a、2a’减薄后的第2半导体电路层
11半导体基板
12SiO2膜
12b栅极绝缘膜
13、13a沟槽
14SiO2膜
15导电插头
16源极·漏极区域
18栅极
19、19a层间绝缘膜
20金属布线膜
21导电材料
30、30A、30B多层布线结构
31绝缘材料
32、33、34布线层
35、35a、36导电体
37微凸点电极
38导电体
39粘接剂
40支持基板
41粘接剂
42、42a、43微凸点电极
44粘接剂
51、52Si芯片
51a、52a减薄后的Si芯片
53粘接剂
61、62Si芯片
61a、62a减薄后的Si芯片
具体实施方式
以下参照附图对本发明的理想实施方式进行具体说明。
实施方式1
图1(a)～图7(l)为按各每一道工序示出本发明实施方式1的具有三维层叠结构的半导体器件的制造方法的局部断面图。该实施方式1为将半导体晶片叠置制造具有三维层叠结构的半导体器件的例子。
首先，如图1(a)所示，准备由单晶硅(Si)形成的晶片(Si晶片)11作为半导体基板。然后在该晶片(半导体基板)11的表面(第1主面)形成二氧化硅(SiO2)膜12(厚10nm左右)，用SiO2膜12覆盖该表面之整个面。然后，在SiO2膜12上，再形成氮化硅(Si3N4)膜12a(厚50nm左右)，用Si3N4膜12a覆盖SiO2膜12的整个表面。再在Si3N4膜12a上形成布线图形化的光致抗蚀膜17以获得所要的沟槽13。
此后，将光致抗蚀膜17作为掩模选择性地除去其下的Si3N4膜12a，在应形成沟槽13的部位形成开口。接着，将如此形成开口的SiNX膜12a作为掩模，依次选择性地除去其下的SiO2膜12和Si基板(晶片)11。这里，采用已知的各向异性蚀刻法(干蚀刻法)。就这样，在基板(晶片)11内部的规定位置上从其表面一侧起形成多条所要深度的沟槽13。沟槽13分别配置于这样的部位，这些部位应形成用于进行Si基板(晶片)11的层叠方向的电气连接的埋入布线(导电插头)。各沟槽13的断面形状和大小都是任意的，但可以是，例如直径或一边为数μm的圆形或矩形。此时的状态如图1(a)所示。
蚀刻结束后，除去作为掩模使用的光致抗蚀膜17。还有，作为掩模使用的光致抗蚀膜17也可以在Si3N4膜12a的蚀刻结束后，在SiO2膜12的蚀刻结束前除去。
此后，在Si基板(晶片)11表面上原样保留Si3N4膜12a，用热氧化法，在这些沟槽13的露出面(内壁面)选择性地形成SiO2膜14(厚度500nm左右)。SiO2膜14覆盖沟槽13的整个内壁面，同时还与覆盖基板11表面的SiO2膜12连成一体。此时的状态如图1(b)所示。在热氧化结束后，除去Si3N4膜12a。
然后，在露出面被绝缘膜14覆盖的各沟槽13内部用已知的方法从基板11的表面一侧选择性地埋入适当的导电材料形成导电插头15。例如，用CVD(Chemical Vapor Deposition，即化学气相淀积)法使导电材料膜在Si基板(晶片)11的整个面上淀积后，再利用蚀刻法或机械研磨法和CMP(Chemical Mechenical Polishing，即化学机械研磨)法的组合，选择性地除去该导电材料膜的SiO2膜12上的部分，同时，通过保留处于沟槽13的内部的部分，得到导电插头15。这里所用的导电材料有例如多晶硅等半导体、钨(W)、铜(Cu)、铝(Al)等金属。但并不限于此。
在图1(c)中，各导电插头15的上端画得比SiO2膜12的表面稍低些，但也可和SiO2膜12的表面相同。
而且，在基板11表面的未形成沟槽13的部位，换言之，在和基板11表面的沟槽13不重叠的位置，用已知的方法形成所需数量的MOSFET(金属氧化物半导体场效应晶体管)(以后简称为MOS晶体管)，构成所要的电路。各MOS晶体管由在基板11内部空开一定间隔形成的一对源极·漏极区域16、形成于源极·漏极区域16之间的栅极绝缘膜12b、以及形成于栅极绝缘膜12b上的栅极18构成。栅极绝缘膜12b由不同于形成SiO2膜12的工序的另一工序中形成的SiO2膜构成。即在应形成栅极绝缘膜12b的部分选择性地除去SiO2膜12，此后通过重新在相同部位形成SiO2膜而形成。此时的状态如图1(c)所示。
在这里，作为形成于基板11上的半导体元件的一个例子示出MOS晶体管，但本实施方式并不限于此，当然可以择需形成任意的半导体元件。这一点在以后所述的其它实施方式中也都一样。
然后，如图2(d)所示，在覆盖基板11表面的绝缘膜12上，在Si基板(晶片)11的整个面上形成层间绝缘膜19，利用该层间绝缘膜19覆盖MOS晶体管及露出于其上的面的全体。作为层间绝缘膜19可任意使用已知的有机或无机的绝缘膜。而且选择性地蚀刻层间绝缘膜19，分别形成达到所要的源极·漏极区域16及各沟槽13内部的导电插头15的贯穿孔。然后，利用已知的方法将导电材料21充填于与层间绝缘膜19的源极·漏极区域16对应的贯穿孔内部。此后，在层间绝缘膜19上形成导电金属膜(图中未示出)后选择性地蚀刻该金属膜，得到制成布线图形的金属布线膜20。该金属布线膜20分成若干个布线部分，这些布线部分分别通过层间绝缘膜19的贯穿孔与对应的导电插头15接触，借助于此，该金属布线膜20的各布线部分和与其对应的导电插头15电气连接。图2(d)中，该金属布线膜20的一个布线部分通过充填于层间绝缘膜19对应的贯穿孔内部的导电材料21，在电气上与对应的源极·漏极区域16连接。
接着，在金属布线膜20上利用已知的方法形成多层布线结构30。该多层布线结构30具有：绝缘材料31、埋设于绝缘材料31内部的三层布线层32、33、34、以及主要用于这些布线层32、33、34的层间连接用的导电体35、36。导电体35、36通常埋设于在绝缘材料31上形成的通路孔(via hole)中，但并不限于此。绝缘材料31可由单一电气绝缘材料组成，但大多由几层不同的电气绝缘材料层组成的层叠体形成。多层布线结构30的构成·使用材料或形成方法是公知的，所以不再对它们作详细说明。
而且，在多层布线结构30表面(已作平整处理)利用已知的方法形成多个微凸点电极37(这与‘第1电极’对应)。各微凸点电极37的形状及大小都是任意的，例如可以是，直径或一边为数μm的圆形或矩形。这时的状态如图2(d)所示。这些微凸点电极37分别通过多层布线结构30内的布线层32、33或34和导电体35或36，与沟槽13内部的对应的导电插头15电气连接。这样，位于多层布线结构30表面的微凸点电极37和位于多层布线结构30下方的导电插头15在电气上互相连接，通过它，Si基板11的纵向(层叠方向)能互相电气连接。另一方面，形成于Si基板11上的MOS晶体管(即形成于基板11上的电路)能根据需要，通过金属布线膜20与多层布线结构30和导电插头15电气连接，所以也能够通过微凸点电极37和导电插头15对MOS晶体管(即形成于基板11上的电路)进行电气信号的输入/输出。
微凸点电极37可以使另行形成的导电材料片固定于多层布线结构30表面的规定位置而形成，也可以直接利用电镀法等将导电材料选择性地堆积于多层布线结构30的表面而形成。另外，可利用多层布线结构30的导电体36等形成微凸点电极37。例如可使导电体36上端露出或凸出于多层布线结构30的表面而形成，将其作为微凸点电极37。
如上所述形成的具有MOS晶体管(电路)的Si基板(Si晶片)11和形成于基板11的多层布线结构30构成第1半导体电路层1。
接着，利用形成于多层布线结构30表面的微凸点电极37，使第1半导体电路层1固定于支持基板40。换言之，利用微凸点电极37，第1半导体电路层1和支持基板40间进行机械连接。可以使用例如玻璃、单晶硅制的晶片等作为支持基板40，但这里用Si晶片(内装半导体电路的LSI晶片)。利用微凸点电极37，第1半导体电路层1也与由Si晶片构成的支持基板40内形成的半导体电路电气连接。作为Si晶片可以是未内装半导体电路的单纯的晶片。
在该状态下，在多层布线结构30和支持基板40之间空出与微凸点电极37厚度相当的间隙。因此，将电气绝缘的粘接剂39充填于该间隙中并使其固化。作为粘接剂39可使用聚酰亚胺树脂或环氧树脂等。这样，利用粘接剂39和微凸点电极37，第半导体电路层1与支持基板40在电气上、机械上进行连接。
还有，在支持基板40由玻璃形成时或未内装半导体电路的半导体晶片形成时，微凸点电极37就只能用于第1半导体电路层1和支持基板40间的机械连接用。在这种情况下，可以省去微凸点电极37，也可以将第1半导体电路层1和支持基板40直接粘接。
其后，一边利用支持基板40支持第1半导体电路层1，一边利用机械研磨法及CMP法研磨Si基板11的背面(第2主面)一侧直至离开内部各沟槽13下端的距离为例如1μm左右为止，使基板11整体厚度减薄。以后用1a表示经如此研磨减薄的第1半导体电路层1。这时的状态如图2(e)所示。
然后，利用湿法蚀刻或等离子蚀刻等各向同性蚀刻选择性地除去减薄后的第1半导体电路层1a(即Si基板11)背面一侧，如图3(f)所示，使覆盖沟槽13的内壁面的SiO2膜14露出于第1半导体电路层1a背面一侧。此时的蚀刻量调整成在蚀刻结束时导电插头15的下端仅凸出于基板11的背面规定距离。
然后，如图3(g)所示，在基板11的表面和露出的SiO2膜14上利用CVD法等已知的方法形成SiO2膜41。SiO2膜41的厚度为例如0.2μm左右。其后，通过用CMP法研磨基板11的背面一侧，与该SiO2膜41一起，选择性地除去SiO2膜14，如图4(h)所示，使沟槽13内部的导电插头15的下端露出。残留的SiO2膜41覆盖基板11背面的导电插头15和SiO2膜14以外的部分，基板11的背面一侧整体变得平坦。换言之，第1半导体电路层1a的整个背面都变得平坦。
此后，利用已知的方法如图4(i)所示，分别在露出的各导电插头15的下端形成微凸点电极42。这些微凸点电极42在处于例如图4(h)所示状态的基板11(第1半导体电路层1a)的整个背面形成导电膜(图中未示出)后，能利光刻法及蚀刻法选择性地除去该导电膜形成，也能使用剥离法或电镀法形成。使用剥离法时，首先在处于图4(h)示出的状态的基板1a的整个背面上形成在应形成微凸点电极42的部位有通孔的保护膜(图中未示出)，接着，在该保护膜上形成导电层(图中未示出)后剥去该保护膜，于是，通过该保护膜的通孔选择性地只留下与半导体电路层1a的背面接触的所述导电膜的部分，成为电极42。各电极42固定于对应的导电插头15下端。用电镀法时，也能和剥离法同样地形成。
接着，如以下所述，使第2半导体电路层2固定在第1半导体电路层1a的背面。在这里，第2半导体电路层2由于具有和第1半导体电路层1大致相同的构成，所以在对应的要素上标注与第1半导体电路层1的情况相同的标号，其说明省略。还有，根据需要，当然可以将第2半导体电路层2做成与第1半导体电路层1不同的构成。
在第2半导体电路层2的多层布线结构30的表面，如图5(j)所示，在与设置于第1半导体电路层1a(Si晶片11)的背面的与微凸点电极42对应的(相互重叠的)位置上分别形成微凸点电极43。这些电极43通过分别与第1半导体电路层1a的对应的电极42熔敷而接合。第2半导体电路层2这样固定于第1半导体电路层1a的背面一侧(机械地连接)，同时也进行两电路层1a及2之间的电气连接。这时，在两半导体电路层1a和2之间产生与电极42与43的厚度之和相当的间隙。这时的状态如图5(j)所示。
在这里，电极43和电极42通过‘熔敷’接合，但并不限于此，也可以用任何方法使电极43和电极42接合。例如在室温或加热下通过直接对电极43和电极42加压使它们接触，从而互相压接在一起，也可以夹着接合用的金属使电极43和电极42接触后通过对该接合用的金属加热使其熔融以进行接合。
然后，如图6(k)所示，在第1及第2半导体电路层1a和2之间的间隙中利用注入法等充填入电气绝缘性的粘接剂44并使其固化。就这样，完成两半导体电路层1a和2之间的机械连接和电气连接。作为粘接剂44可使用聚酰亚胺树脂或环氧树脂等。
还有，可以在接合前将粘接剂44涂布于第1及第2半导体电路层1a和2的对向面(或任一对向面)上，在第1及第2半导体电路层1a和2接合时使粘接剂44充填于它们之间的间隙中，同时还从该间隙挤出多余的粘接剂44，以此代替将粘接剂44充填于接合后的第1及第2半导体电路层1a和2之间的间隙。在这种情况下，除去多余的粘接剂44后，再使上述间隙内的粘接剂44固化。
此后，对于与第1半导体电路层1a接合的第2半导体电路层2，与第1半导体电路层1a的情况相同，用机械研磨法及CMP法研磨Si基板(晶片)11的背面一侧，直至离开各沟槽13下端的距离例如为1μm左右。以后用2a表示经如此减薄的第2半导体电路层2(参照图7(l))。
然后，利用和第1半导体电路层1a的情况同样的方法，选择性地除去第2半导体电路层2a的基板(晶片)11的下部，使沟槽13内部的SiO2膜41露出，在基板11的背面和露出的SiO2膜14上形成SiO2膜41，选择性地除去SiO2膜41和SiO2膜14，使导电插头15下端露出，再在露出的导电插头15下端分别形成微凸点电极42。这样，半导体电路层2a的构成如图7(l)所示。图7(l)的第2半导体电路层2a实际上和图4(i)所示的第1半导体电路层1a处于实质上相同状态。
在该半导体器件是由第1及第2半导体电路层1a及2a构成的两层结构的三维层叠半导体器件时，形成于第2半导体电路层2a的背面一侧的微凸点电极42可作为外部电路连接用微凸点电极使用。在这种情况下，第2半导体电路层2a的背面由于微凸点电极42以外的部位被SiO2膜14和SiO2膜41覆盖，所以没有妨碍。
该半导体器件具有第3或其以上的半导体电路层时，可根据需要利用同上的方法重叠于第2半导体电路层2a上，依次层叠·固定第3、第4、第5…半导体电路层(图中未示出)，制造出三层结构、四层结构、五层结构的具有三维层叠结构的半导体器件。
在这一阶段，从图7(l)可知，第1半导体电路层1a内部的电路，一方面可以通过第1半导体电路层1a内的多层布线结构30中的布线和微凸点电极37，与上方的支持基板40内的电路电气连接，另一方面，可以通过第1半导体电路层1a内的导电插头15和微凸点电极42及43以及第2半导体电路层2a内的多层布线结构30中的布线，与第2半导体电路层2a内的电路电气连接。同样，第2半导体电路层2a内的电路可以通过第2半导体电路层2a内的导电插头15和微凸点电极42(及43)，与下方的外部电路或第3半导体电路层内的电路电气连接。
如上所述，按照本发明实施方式1的半导体器件的制造方法，首先，在构成第1半导体电路层1的Si基板(Si晶片)11内部规定位置上，从其表面一侧起形成多个内壁面被SiO2膜14覆盖的规定深度的沟槽13，从基板11表面一侧将导电材料充填于该沟槽13内部形成导电插头15。然后，从基板11表面一侧起在基板11表面上形成所要的半导体元件(这里是MOS晶体管)，使其构成所要的电路，并与沟槽13(即导电插头15)不重叠，在其上隔着层间绝缘膜19形成多层布线结构30后，在该多层布线结构30的表面形成多个与导电插头15电气连接的微凸点电极37。而且，使用这些微凸点电极37，将具有多层布线结构30的Si基板11固定于支持基板40的一个面上。此后，从其背面一侧选择性地除去固定于支持基板40的Si基板11，减薄Si基板11本身的厚度，以使覆盖沟槽13的内壁面(露出面)的SiO2膜14露出于基板11的背面一侧。接着，通过选择性地除去露出于基板11的背面一侧的SiO2膜14，使导电插头15露出于基板11的背面一侧，在其露出端形成微凸点电极42。这一点对于第2半导体电路层2、和第3、第4、第5…半导体电路层都一样。
这些工序可以用已公知的工艺(例如，CVD法、各向同性蚀刻法、机械研磨法、CMP法等)执行。另外，多层布线结构30表面的微凸点电极37和形成于沟槽13内部并一端露出于基板11的背面一侧的导电插头15间的电气连接由于可利用多层布线结构30的内部金属布线和形成于层间绝缘膜19上的布线膜20来进行，所以多层布线结构30内部的布线(布线层32、33、34和导电体35、36)、布线膜20、和导电插头15成为沿层叠方向贯穿第1半导体电路层1a的‘埋入布线’。因而，通过使用该埋入布线和微凸点电极37(或微凸点电极42及43)，能容易地实现支持基板40和第1半导体电路层1a之间(或者，第1半导体电路层1a和第2半导体电路层2a之间、再有第2半导体电路层2a以后的相邻的半导体电路层之间)的层叠方向上的电气连接。
另外，按照本发明实施方式1的半导体器件的制造方法，从Si基板(晶片)11的表面(第1主面)一侧起形成沟槽13并向这些沟槽13充填导电材料，同时沟槽13不贯穿多层布线结构30和层间绝缘膜19。因此，在不能从基板11的背面(第2主面)一侧起形成沟槽13和充填导电材料时，或者不能或难以形成贯穿多层布线结构30的沟槽13时，本制造方法相当适用。即能应对因第1半导体电路层1a内的半导体元件或布线的配置、或多层布线结构30内的布线的配置造成的制约。这对于第2半导体电路层2a及其以后的半导体电路层也是同样的。
还有，上述例子中，表示在支持基板40之下依序层叠·固定第1半导体电路层1a和第2半导体电路层2a的情形，但是当然也可以将支持基板40的方向上下颠倒，在支持基板40之上依序层叠·固定第1半导体电路层1a和第2半导体电路层2a。
另外，上述例子中，形成图2(d)所示结构的第1半导体电路层1后，利用电极37直接与支持基板40连接，此后，形成图5(j)所示结构的第2半导体电路层2后，利用微凸点电极42和43直接与第1半导体电路层1连接，但本实施方式的制造方法不限于此。例如，可以如以下所述进行。即首先制造好图2(d)示出的结构的第1半导体电路层1和图5(j)示出的结构的第2半导体电路层2。此后使第1半导体电路层1固定于支持基板40后加工第1半导体电路层1的背面，形成具有图4(i)示出的结构的第1半导体电路层1a。接着将图5(j)示出的结构的第2半导体电路层2固定于第1半导体电路层1a后加工第2半导体电路层2的背面，形成具有图7(l)示出的结构的第2半导体电路层2a。
再有，具有上述构成的晶片尺寸的三维层叠半导体器件，也可以不分割由所层叠的多片晶片组成的晶片层叠体，而将其原封不动地作为单一的晶片尺寸的三维层叠半导体器件使用，但是，当然也可以在支持基板40的正交方向(层叠方向)进行适当切割，分成多个部分，作为比晶片尺寸小的多个三维层叠半导体器件使用。
实施方式2
图8(a)～图13(i)为表示本发明实施方式2的具有三维层叠结构的半导体器件的制造方法的局部断面图。该实施方式2为将半导体芯片叠置以制造具有三维层叠结构的半导体器件的例子。
上述实施方式1中，第1及第2半导体电路层1a和2a都用Si晶片构成，但本实施方式2中，不同之处在于第1及第2半导体电路层1a’和2a’分别由配置于同一平面内的多片Si芯片构成。本实施方式中，为便于说明，如图13(i)所示，假设第1半导体电路层1a’由配置于同一平面内的两片Si芯片51a和52a构成，并且第2半导体电路层2a’由配置于同一平面内的两片Si芯片61a和62a构成，以此进行说明。
首先，最初和实施方式1的情况一样，形成具有图2(d)所示构成的第1半导体电路层1。然后，对该第1半导体电路层1用已知的方法进行切割，得到如图8(a)所示的两片Si芯片51和52。切割方向为相对Si基板11正交的方向(层叠方向)。还有，Si芯片51和52当然也可用别的方法制造。
接着，利用形成于Si芯片51和52的多层布线结构30表面的微凸点电极37，将Si芯片51和52分别固定(机械连接)于支持基板40的一面的规定部位。作为支持基板40，可使用例如玻璃、单晶硅制的晶片等，但是在这里采用内装半导体电路的Si晶片。利用微凸点电极37，将Si芯片51和52与形成于由Si晶片构成的支持基板40内的半导体电路电气连接。
图8(a)中虽只示出一个连接Si芯片51用的微凸点电极37，但是当然实际上用多个微凸点电极37进行连接。这一点对于Si芯片5也一样。
在该状态下，Si芯片51和52的多层布线结构30和支持基板40之间，分别空出与微凸点电极37厚度相当的间隙。因而，虽然和实施方式1的情况同样地将电气绝缘的粘接剂53充填入该间隙中并使其固化，但又与实施方式1不同，为了增强粘接剂53的粘接强度，又填埋Si芯片51和52间的间隙，因此使得粘接剂53的厚度大大增加。这样，如图8(b)所示，使Si芯片51和52的背面一侧的一部分以外埋没于粘接剂53中。作为粘接剂53可使用聚酰亚胺树脂或环氧树脂等。这样，最终利用粘接剂53和微凸点电极37，将Si芯片51和52与支持基板40机械·电气连接。就这样，形成具有Si芯片51和52的第1半导体电路层1’。
还有，在支持基板40由玻璃形成的情况下或由未内装半导体电路的半导体晶片形成的情况下，微凸点电极37只为Si芯片51和52与支持基板40之间的机械连接所用。
其后，一边利用支持基板40成一整体地支持Si芯片51和52，一边利用CMP法研磨两Si芯片51和52的Si基板11的背面(第2主面)一侧直至离开内部的各沟槽13下端的距离为例如1μm左右为止，减薄Si芯片51和52整体厚度，以后用51a和52a表示经如此研磨减薄后的Si芯片51和52。另外，以后用1a’表示经如此研磨减薄后的第1半导体电路层1’。
然后，利用湿法蚀刻或等离子蚀刻等各向同性蚀刻法选择性地除去两芯片51a和52a的Si基板11背面一侧，如图9(c)所示，使沟槽13内部的SiO2膜14露出。此时的蚀刻量调整成在蚀刻结束后沟槽13内部的导电插头15下端仅凸出于基板11的背面规定距离，或粘接剂53的露出面和基板11的背面成同一平面。
然后，如图9(d)所示，在基板11的背面和从该面露出的SiO2膜14上用CVD法等已知的方法形成厚0.2μm左右的SiO2膜41。而且，通过用CMP法研磨这样形成的SiO2膜41及SiO2膜14直至导电插头15的下端露出，从而选择性地与SiO2膜41一起除去SiO2膜14，如图10(e)所示，使导电插头15的下端露出。残留的SiO2膜41覆盖着各芯片51a和52a的基板11的背面的除导电插头15以外的部分和粘接剂53的露出面，上述这些均变得平坦。换言之，由芯片51a和52a组成的第1半导体电路层1a’整个背面都变得平坦。
此后，利用已知的方法，如图10(f)所示，在露出的各导电插头15下端分别形成微凸点电极42。这些微凸点电极42可用和实施方式1所述的相同方法形成。
然后，如图11(g)所示，将形成第2半导体电路层2’的两片Si芯片61和62分别固定于形成第1半导体电路层1a’的芯片51a和52a的背面的规定位置上。这里，Si芯片61和62由于分别具有与Si芯片51和52几乎相同的构成，所以在对应的要素上标注与Si芯片51和52的情况相同的标号，其说明省略。还有，当然也可以根据需要把Si芯片61和62做成与芯片51和52结构不同的芯片。
在Si芯片61和62的多层布线结构30表面，如图11(g)所示，在与形成于Si芯片51a和52a的背面的微凸点电极42对应的位置上，分别形成微凸点电极43。这些微凸点电极43分别通过与Si芯片51a和52a的对应的电极42熔敷而接合，当然也可以用其它任意的方法接合。形成第2半导体电路层2’的Si芯片61和62就这样地分别固定于形成第1半导体电路层1a’的Si芯片51a和52a的背面一侧，同时也在这两层半导体电路层1a’和2’间进行电气连接。这时，如图11(g)所示，半导体电路层1a’和2’间空开与电极42和43厚度之和相当的间隙。
然后，如图12(h)所示，在第1及第2半导体电路层1a’和2’之间的间隙中利用注入法等充填电气绝缘的粘接剂44并使其固化。此时，为了利用粘接剂44增加粘接强度，有由于填埋Si芯片61和62之间的间隙，使粘接剂44的厚度十分厚。这样，如图12(h)所示，Si芯片61和62的背面一侧的一部以外被埋没于粘接剂44中。通过这样，形成第1及第2半导体电路层1a’和2’的Si芯片51a和52a及Si芯片61和62间的电气·机械连接得以完成。粘接剂44可以使用聚酰亚胺树脂或环氧树脂等。
然后，对于第2半导体电路层2’的Si芯片61及62，利用机械研磨法及CMP法对Si基扳11的下部进行研磨，直至离开内部的各沟槽13的下端的距离为例如1μm左右为止，使基板11减薄。以后，分别用Si芯片61a和62a表示厚度经如此减薄后的Si芯片61和62。另外，以后用2a’表示经如此研磨减薄后的第2半导体电路层2’。
然后，利用和形成第1半导体电路层1a’的Si芯片51a和52a的情况同样的方法，选择性地除去形成第2半导体电路层2a’的Si芯片61a和62a的基板11下部，使沟槽13内部的SiO2膜14露出，选择性地除去SiO2膜14，在露出的割导电插头15下端分别形成微凸点电极42。这样，第2半导体电路层2a’的构成就如图13(i)所示。图13(i)示出的第2半导体电路层2a’(即Si芯片61a及62a)实际上为和图10(f)示出的第1半导体电路层1a’(即Si芯片51a及52a)相同的状态。
该半导体器件为由第1及第2半导体电路层1a’和2a’构成的两层结构的情况下，形成于第2半导体电路层2a’(即Si芯片61a及62a)的背面的微凸点电极42可作为外部电路连接用的微凸点电极使用。该半导体器件具有第3或其以上的半导体电路层时，可以根据需要用同上的方法将第3、第4、第5…半导体电路层(图中未示出)层叠·固定，制造出具有三维层叠结构的半导体器件。
如以上所述，本发明实施方式2的半导体器件的制造方法，首先对构成第1半导体电路层1’的Si芯片51和52，在该Si基板11内部规定位置从其表面一侧起分别形成多条用绝缘膜14覆盖内壁面的规定深度的沟槽13，从基板11表面一侧将导电材料充填于该沟槽13内部形成导电插头15。然后，从基板11表面一侧起，为构成所要电路，在基板11表面形成所需的半导体元件(这里是MOS晶体管)，使其与沟槽13(即导电插头15)不重叠，在其上隔着层间绝缘膜19形成多层布线结构30后，在该多层布线结构30表面形成多个与导电插头15电气连接的微凸点电极37。而且，使用这些微凸点电极37，将具有多层布线结构30的Si芯片51和52固定于支持基板40的一面的规定部位。此后，通过将固定于支持基板40的Si芯片51a和52a从其背面一侧选择性地除去，减薄Si芯片51a和52a，使覆盖沟槽13的内壁面(露出面)的SiO2膜14露出于Si芯片51a和52a的背面一侧。接着，通过选择性地除去露出于Si芯片51a和52a的背面一侧的SiO2膜14，使导电插头15露出于Si芯片51a和52a的背面一侧，在其露出端形成微凸点电极42。这一点对于第2半导体电路层2或第3、第4、第5…半导体电路层也一样。
这些工序都可以利用已知的工艺(例如CVD法、各向同性蚀刻、机械研磨法、CMP法等)进行。另外，多层布线结构30的表面电极37与形成于芯片51a和52a沟槽13的内部而且露出于基板11的背面一侧的导电插头15间的电气连接可利用多层布线结构30的内部的金属布线和形成于层间绝缘膜19上的布线膜20来进行，所以多层布线结构30的内部的布线(布线层32、33、34和导电体35、36)、布线膜20和导电插头15成为在层叠方向上贯穿第1半导体电路层1a’(即芯片51a和52a)的‘埋入布线’。因此，通过使用这一埋入布线和微凸点电极37(或微凸点电极42及43)，可以在支持基板40和第1半导体电路层1a’(芯片51a和52a)之间(或第1半导体电路层1a’和第2半导体电路层2a’(芯片61a和62a)之间、还有第2半导体电路层2a’以下的相邻的半导体电路层之间)的层叠方向上能容易地实现电气连接。
另外，本发明实施方式2的半导体器件的制造方法，可以从各芯片51、52、61、62的Si基板11的表面一侧(第1主面)起形成沟槽13和向这些沟槽13充填导电材料，同时，沟槽13不贯穿多层布线结构30和层间绝缘膜19。因此，在不能形成沟槽13和从基板11的背面一侧(第2主面)充填导电材料时、或者不能或难以形成贯穿多层布线结构30的沟槽13时，该制造方法相当适用。即能够应对因第1半导体电路层1a’的配置或多层布线结构30内的布线的配置造成的制约。这一点对于第2半导体电路层2a及其以后的半导体电路层也是同样的。
还有，上述示例中，表示在支持基板40之下将第1半导体电路层1a’(芯片51a和52a)和第2半导体电路层2a’(芯片61a和62a)依序层叠、固定的情形，但当然也可以将支持基板40的方向上下颠倒，在支持基板40之上依序层叠、固定第1半导体电路层1a’和第2半导体电路层2a’。
另外，具有上述构成的三维层叠半导体器件也可以原封不动使用，但是也可以沿与支持基板40正交的方向(层叠方向)进行切割，分割成多个部分使用。在这种情况下，分割而成的各部分成为三维层叠半导体器件。
第1及第2半导体电路层1a’和2a’也可以分别由单一的Si芯片(即单一的芯片状Si基板或Si构件)构成。
实施方式3
图14(a)～图16(f)为表示本发明实施方式3的具有三维层叠结构的半导体器件的制造方法的局部断面图。上述实施方式1、2中，充填入沟槽及其内部的导电材料只贯穿Si基板，未贯穿多层布线结构，但在实施方式3中，充填入沟槽及其内部的导电材料不仅贯穿Si基板，而且也贯穿多层布线结构，在这一点上不同于实施方式1及2。另外，这里使用Si晶片进行说明，但和实施方式2的情形一样，当然也可以将Si晶片替换为一片或两片及其以上的Si芯片。
首先，最初如图14(a)所示，准备由单晶硅构成的晶片(Si晶片)11作为半导体基板。然后在该晶片11表面(第1主面)形成绝缘膜12，用SiO2膜覆盖该整个表面。此时的状态如图14(a)所示。
然后，在未形成基板11的表面的沟槽11的部位，换言之，在和基板11表面的沟槽13不重叠的位置上，用已知的方法形成所要个数的MOS晶体管，构成所需的电路。各MOS晶体管由在基板11内部空开一定间隙而形成的一对源极·漏极区域16、在这些源极·漏极区域16之间形成于栅极绝缘膜12b上的栅极18构成。栅极绝缘膜12b由在与SiO2膜12的形成工序不同的工序中形成的SiO2膜形成。即在应形成栅极绝缘膜12b的部分选择性地除去SiO2膜12，此后通过重新在相同部位形成SiO2膜而形成。此时的状态如图14(b)所示。
然后，如图15(c)所示，在绝缘膜12上在基板11整个面上形成层间绝缘膜19，利用该层间绝缘膜19覆盖MOS晶体管及从其露出的整个面。层间绝缘膜19可以由已知的有机或无机的绝缘材料形成。而且选择性地蚀刻层间绝缘膜19，分别形成直达所要的源极·漏极区域16的贯穿孔。然后，利用已知的方法将导电材料21充填于与绝缘膜19的源极·漏极区域16对应的贯穿孔内部。此后，在将导电的金属膜(图中未示出)形成于绝缘膜19上后，选择性地蚀刻该金属膜，得到制成布线图形的金属布线膜20。该金属布线膜20分成若干个布线部分，图15(c)中，一个布线部分通过充填于层间绝缘膜19的对应的贯穿孔的内部的导电材料21与源极·漏极区域16电气连接。
接着，在金属布线膜20上利用已知的方法形成多层布线结构30A。该多层布线结构30A具有：绝缘材料31、埋入绝缘材料31的内部的三个布线层32、33、34、以及主要用于这些布线层32、33、34层间连接的导电体35、36、38。导电体35、36、38通常埋设于形成在绝缘材料31上的通路孔中，但并不限于此，绝缘材料31可由单一的电气绝缘材料形成，但大多由多层不同的电气绝缘材料层组成的层叠体形成。多层布线结构30A的构成、使用材料、形成方法由于均为已知，所以不再详细说明。
具有MOS晶体管的Si基板(Si晶片)11、和形成于基板11上的多层布线结构30A构成第1半导体电路层1A。
接着，用已知的方法从多层布线结构30A表面一侧起，依次选择性地蚀刻多层布线结构30、金属布线膜20、层间绝缘膜19、SiO2膜12、以及Si基板11，以如图15(d)所示在Si基板11上的规定位置形成多条规定深度的沟槽13。这些沟槽13沿其上下方向(厚度方向)贯穿多层布线结构30A，同时还深达基板11内部(沟槽13通常深入基板11内，离基板11表面约30～50μm左右)，但未贯穿基板11。这些沟槽13分别配置在应形成埋入布线(导电插头)的部位。此后，利用已知的方法(例如CVD法)，用SiO2膜14覆盖沟槽13的露出面(内壁面)。该SiO2膜14也覆盖多层布线结构30A表面。
然后，在用SiO2膜14覆盖内壁面(露出面)的各沟槽13内部，从多层布线结构30A表面一侧起，用已知的方法选择性地埋入适当的导电材料。例如可以用实施方式1中所述的方法。即利用CVD法在多层布线结构30A的整个面上淀积导电材料的膜后，利用蚀刻法，或机械研磨法和CMP(Chemical Mechenical Polishing；化学机械研磨)法的组合，选择性地除去该导电材料膜的位于各沟槽13外部的部分，通过这样，在各沟槽13内部得到导电插头15。作为该导电材料，可使用例如多晶硅等半导体、或钨等金属。此时的状态如图15(d)所示，各导电插头15的上端露出于多层布线结构30A表面。此后，如图16(e)所示，在从多层布线结构30的表面露出的导电插头15每一个的上端，利用已知的方法分别形成微凸点电极37。
接着，利用形成于导电插头15上端的微凸点电极37，如图16(e)所示，将第1半导体电路层1A固定于由Si晶片组成的支持基板40上。换言之，实施第1半导体电路层1A和支持基板40间的机械连接。利用微凸点电极37，第1半导体电路层1A也与形成于由Si晶片组成的支持基板40内的半导体电路电气连接。
在该状态下，在多层布线结构30A和支持基板40之间空开与微凸点电极37厚度相当的间隙。因而，能将电气绝缘的粘接剂39充填于该间隙中并使其固化。粘接剂39可使用聚酰亚胺树脂或环氧树脂。这样，利用粘接剂39和微凸点电极37，将第1半导体电路层1A与支持基板40机械·电气连接。这时的状态如图16(e)所示。
还有，在支持基板40由玻璃形成时或由未内装半导体电路的半导体晶片形成时，微凸点电极37只用于第1半导体电路层1A和支持基板40间的机械连接。
此后，和实施方式1的情况一样，一边利用支持基板40支持第1半导体电路层1A，一边利用机械研磨法及CMP法研磨Si基板11的背面(第2主面)直至离内部的各沟槽13下端的距离为例如1μm左右为止，使基板11整体的厚度减薄。以后用1Aa表示经这样研磨减薄的第1半导体电路层1A。
接着，和实施方式1的情况一样地，利用湿法蚀刻或等离子体蚀刻等各向同性蚀刻选择性地除去减薄后的基板11的背面一侧，使沟槽13的内部的SiO2膜14露出。此时的蚀刻量调整成在蚀刻结束后沟槽13内部的导电插头15的下端仅从基板11的背面突出规定的距离。
然后，和实施方式1的情况一样地，在基板11的背面和露出的SiO2膜14上，利用CVD法等已知的方法形成厚度0.2μm左右的SiO2膜41。其后，通过用CMP法研磨如此形成的SiO2膜41，与该SiO2膜41一起，选择性地除去SiO2膜14，如图16(f)所示，使沟槽13内部的导电插头15的下端露出。残留的SiO2膜41覆盖半导体基板11背面的导电插头15和SiO2膜14以外的部分，基板11的背面变得平坦。换言之，第1半导体电路层1Aa的整个背面都变得平坦。
此后，用已知的方法如图16(f)所示，在露出的各导电插头15下端形成各微凸点电极42。这些微凸点电极42的形成方法与实施方式1中所述的相同。
然后，与实施方式1中所述的相同，将第2半导体电路层(图中未示出)固定于第1半导体电路层1Aa的背面。
在该半导体器件是由第1半导体电路层1Aa及图中未示出的第2半导体电路层构成的两层结构时，形成于第2半导体电路层的背面的微凸点电极42可作为外部电路连接用微凸点电极使用。该半导体器件具有第3或其以上的半导体电路层时，可以择需用同上的方法将第3、第4、第5…半导体电路层(图中未示出)层叠·固定，制造出具有三维层叠结构的半导体器件。
如以上所述，本发明实施方式3的半导体器件的制造方法，首先在构成第1半导体电路层1A的Si基板(Si晶片)11的表面的规定位置上从其表面一侧起形成所要的半导体元件(这里为MOS晶体管)，隔着层间绝缘膜19在其上面形成多层布线结构30A。其后，从多层布线结构30A(即Si基板11)的表面一侧贯穿多层布线结构30A和层间绝缘膜19到达基板11内部，同时形成多条用SiO2膜14覆盖内壁面的规定深度的沟槽13。这些沟槽13做成与MOS晶体管不重叠。然后，从多层布线结构30A的表面一侧起，向各沟槽13的内部充填导电材料形成导电插头15。然后，在这些导电插头15的上端(即多层布线结构30A一侧的端部)分别形成微凸点电极37。而且，使用这些微凸点电极37将具有多层布线结构30A的基板11固定于支持基板40。此后，通过将固定于支持基板40的基板11从其背面一侧选择性地除去以减薄，以使SiO2膜14露出于基板11的背面一侧。接着，选择性地除去露出于基板11的背面一侧的SiO2膜14，从而使导电插头15露出于基板11的背面一侧。最后，在露出的导电插头15端部形成微凸点电极42。这一点对于第2半导体电路层或其以后的半导体电路层(图中未示出)也一样。
这些工序都可以利用已知的工艺(例如CVD法、各向同性蚀刻法、机械研磨法、CMP法等)进行。另外，多层布线结构30A的表面一侧的微凸点电极37直接与露出于同一表面一侧的导电插头15电气连接，所以沟槽13内部的导电插头15本身成为在层叠方向上贯穿第1半导体电路层1Aa的‘埋入布线’。因而，通过使用该埋入布线和微凸点电极37(或微凸点电极42及43)，能够容易地实现支持基板40和第1半导体电路层1Aa之间(或第1半导体电路层1Aa和第半2导体电路层之间，还有第2半导体电路层以后相邻的半导体电路层之间)的层叠方向上的电气连接。
另外，本发明实施方式3的半导体器件的制造方法中，沟槽13的形成和导电材料的充填可以从多层布线结构30(即Si基板11)表面一侧开始进行，同时沟槽13贯穿多层布线结构30A和层间绝缘膜19。因而在无法从基板11的背面(第2主面)一侧起形成沟槽13和充填导电材料的情况下、或能形成贯穿多层布线结构30A的沟槽13的情况下，该制造方法相当适用。即能够应对因第1半导体电路层1Aa内半导体元件或布线的配置或多层布线结构30A内布线的配置造成的制约。这对于第2半导体电路层及其以后的半导体电路层都是同样的。
实施方式4
图17(a)～图20(h)为表示本发明实施方式4的具有三维层叠结构的半导体器件的制造方法的局部断面图。上述实施方式1～3中，对沟槽13及其内部充填导电材料从Si基板11(多层布线结构30、30A)的表面一侧起进行。与此不同，在实施方式4中，对沟槽13及其内部充填导电材料从Si基板11的背面一侧起进行。还有，本实施方式中使用Si晶片进行说明，但与实施方式2相同，当然可以将Si晶片替换为一片或两片及其以上的Si芯片。
首先，最初如图17(a)所示，准备Si晶片11作为半导体基板。然后，在该晶片11的表面(第1主面)形成SiO2膜12，用SiO2膜12覆盖该表面之全部。
接着，在基板11表面的未形成沟槽13的部位，换言之，在基板11表面的与沟槽13不重叠的位置，用已知的方法形成所要个数的MOS晶体管，构成所需的电路。各MOS晶体管由在基板11内部空开一定间隔形成的一对源极·漏极区域16、在这些源极·漏极区域16之间形成于栅极绝缘膜12b之上的栅极18构成。栅极绝缘膜12b由不同于形成SiO2膜12的工序的别的工序中形成的SiO2膜形成。即通过在应形成栅极绝缘膜12b的地方选择性地除去SiO2膜12，其后重新在相同的地方形成SiO2膜而形成。
然后，在SiO2膜12上在基板11的整个面上形成层间绝缘膜19，利用该层间绝缘膜19覆盖MOS晶体管及露出于其外的面的全部。再选择性地蚀刻层间绝缘膜19，分别形成直达所要的源极·漏极区域16的贯穿孔。然后将导电材料21充填于层间绝缘膜19的与源极·漏极区域16对应的贯穿孔内部。此后，在层间绝缘膜19上形成导电金属膜(图中未示出)后选择性地蚀刻该金属膜，得到制成布线图形的金属布线膜20。该金属布线膜20分成几个布线部分，图17(a)中，一个布线部分通过充填于层间绝缘膜19对应的贯穿孔内部的导电材料21与源极·漏极区域16电气连接。
接着，在金属布线膜20上利用已知的方法形成多层布线结构30B。该多层布线结构30B具有：绝缘材料31、埋入于绝缘材料31内部的三层布线层32、33、34、以及主要用于这些布线层32、33、34的层间连接的导电体35、36。多层布线结构30B的构成、使用材料和形成方法由于与实施方式1的多层布线结构30A相同，所以其详细说明省略。而且利用已知的方法在多层布线结构30表面形成多个微凸点电极37。这些微凸点电极37如下所述，通过多层布线结构30B内的布线和金属布线膜20，与沟槽13内部的导电插头15电气连接。这时的状态如图17(a)所示，
具有MOS晶体管的Si基板(Si晶片)11和形成于基板11上的多层布线结构30B构成第1半导体电路层1B。
接着，利用形成于多层布线结构30表面的微凸点电极37，如图17(b)所示，使第1半导体电路层1B固定(机械连接)于支持基板40。支持基板40可使用例如玻璃、单晶硅制的晶片等，本实施方式中采用Si晶片。利用微凸点电极37，也将第1半导体电路层1B与形成于由Si晶片组成的支持基板40内的半导体电路电气连接。
在该状态下，多层布线结构30B和支持基板40之间空开与微凸点电极37厚度相当的间隙。因此，可将电气绝缘的粘接剂39充填于该间隙并使其固化。粘接剂39可使用聚酰亚胺树脂或环氧树脂。这样，利用粘接剂39和微凸点电极37，第1半导体电路层1B能与支持基板40实现机械·电气连接。此时的状态如图17(b)所示。
还有，支持基板40在由玻璃形成的情况下、或由未内装半导体电路的半导体芯片形成的情况下，微凸点电极37在第1半导体电路层1B和支持基板40间实施机械连接时使用。
此后，一边利用支持基板40支持第1半导体电路层1B，一边利用机械的研磨法及CMP法研磨Si基板11的背面(第2主面)一侧，直至基板11整体厚度减至规定值。以后用1Ba表示经这样研磨减薄的第1半导体电路层1B。这时的状态如图18(c)所示。
然后，在用SiO2膜45覆盖减薄后的基板11整个背面后，利用等离子蚀刻等各向异性蚀刻从基板11的背面一侧起形成多个沟槽13a。即利用在应该形成埋入布线(导电插头)的部位具有多个通孔的掩模(图中未示出)，选择性地除去基板11的背面上的SiO2膜45，在应该形成埋入布线(导电插头)的部位，在SiO2膜45上形成多个开口。接着，利用相同的掩模，通过SiO2膜45的开口选择性地除去Si基板11，形成多条沟槽13a。
再利用相同的掩模，通过SiO2膜45的开口和沟槽13a，选择性地除去基板11表面一侧的SiO2膜12，在SiO2膜12上形成多个开口。这样从基板11的背面一侧起形成的多条沟槽13a的底部(下端)都通过SiO2膜45的对应的开口露出于下方。而且这些沟槽13a顶部(上端)通过SiO2膜12的对应的开口也露出于上方。其结果是，如图18(d)所示，金属布线20下部通过沟槽13a露出于基板11的下方(沟槽13a内部)。
其后，利用已知的方法(例如CVD法)从基板11的背面一侧开始淀积SiO2膜14。于是，如图19(e)所示，该SiO2膜14覆盖了以下各面，即覆盖着基板11的背面的SiO2膜45的露出面、各沟槽13a内壁的露出面、金属布线膜20的露出面、层间绝缘膜19的露出面、以及SiO2膜12的露出面。
然后，利用各向异性蚀刻，从基板11的背面一侧选择性地除去SiO2膜14。这时，调整蚀刻量，以在各沟槽13a内部完全除去金属布线膜20露出面和层间绝缘膜19露出面上的SiO2膜14。通过这样，如图19(f)所示，SiO2膜14只残留于沟槽13a内壁侧面，能够获得用SiO2膜45覆盖基板11的背面的状态。
接着，从基板11的背面一侧，用已知的方法将适当的导电材料埋入内壁侧面用SiO2膜14覆盖的各沟槽13a的内部。例如在SiO2膜45上，利用CVD法使导电材料膜淀积于Si基板(晶片)11的整个表面后，通过利用蚀刻法、机械研磨法、或CMP法选择性地除去该导电材料膜的位于SiO2膜45上的部分，从而该导电材料只残留于沟槽13内部。通过这样，该导电材料被埋入各沟槽13a内部。这里所用的导电材料有例如硅等半导体或钨(W)等金属。在该状态下，如图20(g)所示，各导电插头15下端位于与SiO2膜41的露出面相同的面内，基板11即第1半导体电路层1Ba的整个背面均变得平坦，各导电插头15的下端露出在外。
接着，用CVD法等已知的方法在基板11的整个背面形成厚0.2μm左右的SiO2膜41，利用该SiO2膜41覆盖第1半导体电路层1Ba的整个背面。而且选择性地蚀刻这样形成的SiO2膜41形成多个通孔，如图20(h)所示，使沟槽13内部各导电插头15下端露出于SiO2膜41对应的通孔外。此后，通过SiO2膜41的通孔在露出的各导电插头15下端分别形成微凸点电极42。各微凸点电极42的高度大于SiO2膜41的厚度，所以各微凸点电极42自SiO2膜41向下方突出。这些微凸点电极42的形成方法和实施方式1所述的相同。此时的状态如图20(h)所示。
然后，在第1半导体电路层1Ba的背面，和实施方式1所述的相同。利用微凸点电极42(和微凸点电极43)固定第2半导体电路层(图中未示出)。
该半导体器件是由第1半导体电路层1Ba和图中未示出的第2半导体电路层构成的两层结构时，形成于第2半导体电路层的背面的微凸点电极42可作为外部电路连接用的微凸点电极使用。在该半导体器件具有第3或其以上的半导体电路层时，可以根据需要用同上的方法将第3、第4、第5…半导体电路层(图中未示出)层叠·固定，制造出具有三维层叠结构的半导体器件。
如上所述，本发明实施方式4的半导体器件的制造方法中，首先，在构成第1半导体电路层1B的Si基板(晶片)11的表面(第1主面)上，从其表面一侧起形成所要的MOS晶体管，构成所需的电路，隔着层间绝缘膜19在这些MOS晶体管上形成多层布线结构30B。然后，在多层布线结构30B表面形成与多层布线结构30B内的布线电气连接的微凸点电极37后，使用这些微凸点电极37将具有多层布线结构30B的基板11固定于支持基板40上。而且，在将基板11减薄后，从基板11的背面(第2主面)一侧起形成向其表面(第1主面)贯穿的多条沟槽13a，这些沟槽13a的内壁面用绝缘膜14覆盖后，从基板11的背面一侧起向沟槽13a内部充填导电材料，得到与多层布线结构30B内的布线电气连接的导电插头15。这一点对于第2半导体电路层或其后的半导体电路层(图中未示出)也都一样。
这些工序都可以利用已知的工艺(例如CVD法、各向同性蚀刻法、机械研磨法、CMP法等)进行。另外，沟槽13a和导电插头15贯穿基板11，通过基板11表面的金属布线膜20与多层布线结构30B内的布线电气连接。另外，多层布线结构30B内的布线与多层布线结构30B表面的微凸点电极37电气连接。因此，沟槽13a内的导电插头15、金属布线膜20、和多层布线结构30B内的布线成为沿层叠方向(厚度方向)贯穿第1半导体电路层1Ba的埋入布线。因而，通过使用该埋入布线和微凸点电极37(或微凸点电极42及43)，可以容易地实现支持基板40和第1半导体电路层1Ba之间(或第1半导体电路层1Ba和第2半导体电路层之间、还有第2半导体电路层以后相邻的半导体电路层之间)的层叠方向上的电气连接。
另外，本发明实施方式4的半导体器件的制造方法中，沟槽13a的形成和向其中充填导电材料从Si基板11的背面(第2主面)一侧起进行。因此，在不能从基板11表面(第1主面)一侧起形成沟槽13a和充填导电材料时，或者不能或难以形成贯穿多层布线结构30的沟槽13时，本制造方法相当适用。即能够应对因第1半导体电路层1Ba内的半导体元件或布线的配置或者多层布线结构30B内的布线的配置造成的制约。这对于第2半导体电路层2及其后的半导体电路层都是同样的。
实施方式5
图21(a)～(c)为表示本发明实施方式5的具有三维层叠结构的半导体器件的制造方法的局部断面图。该实施方式5相当于实施方式1的变形例1，是在上述实施方式1中，将形成MOS晶体管和形成导电插头的次序颠倒的方式。即在实施方式1中，先形成沟槽及导电插头后再形成MOS晶体管，与此相反，实施方式5中，先形成MOS晶体管后再形成沟槽及导电插头，两实施方式在这一点上不同，除此以外两实施方式相同。
首先，如图21(a)所示，在作为半导体基板的Si晶片11的表面(第1主面)形成SiO2膜12，用SiO2膜12覆盖该表面的全部。然后，在基板11表面的未形成沟槽13的部位，换言之，在与基板11表面的与沟槽13不重叠的位置，形成所要个数的MOS晶体管，构成所需的电路。各MOS晶体管由在基板11内部空开一定间隔形成的一对源极·漏极区域16、形成于源极·漏极区域16之间的栅极绝缘膜12b、以及形成于栅极绝缘膜12b上的栅极18构成。栅极绝缘膜12b由不同于SiO2膜12的形成工序的别的工序中形成的SiO2膜形成。即在应该形成栅极绝缘膜12b的地方选择性地除去SiO2膜12，其后重新在相同部位形成SiO2膜以形成。此时的状态如图21(b)所示。
在这样形成MOS晶体管后，利用已知的方法，从基板11表面一侧选择性地蚀刻Si基板11和SiO2膜12，在基板11上的规定位置形成多条规定深度的沟槽13。而且利用热氧化法用SiO2膜14覆盖这些沟槽13的内壁面后，从基板11的表面一侧起向各沟槽13内部充填导电材料，形成导电插头15。
此后的工序，即形成层间绝缘膜19和形成多层布线结构30由于与实施方式1相同，所以其说明省略。
本发明实施方式5的半导体器件的制造方法，除了形成MOS晶体管和形成沟槽及导电插头的次序颠倒外，其余均和实施方式1相同，所以可知能获得和实施方式1相同的效果。
实施方式6
图22为表示本发明实施方式6的具有三维层叠结构的半导体器件的制造方法的局部断面图。该实施方式6相当于实施方式1的变形例2。利用无电解电镀法或选择CVD法在导电插头15端部直接形成微凸点电极42a，代替实施方式1中在沟槽13内部的导电插头15下端形成的微凸点电极42。除此以外，均与实施方式1相同。
即实施方式6中，当精心选择导电插头15用的导电材料，用无电解电镀法在第1半导体电路层1a的背面形成金属膜时，能使该金属膜选择性地只在导电插头15的端面上生长。即由该金属膜组成的微凸点电极42a在各导电插头15的下端面上自动调整地形成。
作为适合无电解电镀法的导电插头15用的导电材料，可以列举出Ni、Cu、Sn、Ag、Au、Ti、Pt或Ta、或者由它们中的两种或两种以上组成的合金、或者它们中的两种或两种以上构成的层叠膜。
这一点在用选择CVD法时也一样。即通过精心选择导电插头15用的导电材料，当用选择CVD法使由金属制的或金属以外的材料构成的金属膜在半导体电路层1a的背面成长时，该导电膜只在导电插头15的端面选择性地生长。就这样，微凸点电极42a能在导电插头15端面自动调整地形成。
作为适合选择CVD法的导电插头15用的导电材料，可以列举出Cu、Ni、W、Ti、Ta、TiN、TaN或者由它们中的两种或两种以上组成的合金、或者它们中的两种或两种以上组成的层叠膜等。
因而，可知实施方式6的半导体器件的制造方法能获得和上述实施方式1同样的效果。
实施方式7
图23(a)～图25(e)为表示本发明实施方式7的具有三维层叠结构的半导体器件的制造方法的局部断面图。该实施方式7相当于实施方式1的变形例3，用不同于实施方式1的方法形成微凸点电极42。即和实施方式1一样，在进行图1(a)～图3(g)的工序后，其后的工序按图23(b)～图25(e)所示的工序依次进行。
首先，和实施方式1一样，形成图23(a)(该图与图3(f)等同)示出的构成。然后，在Si基板11的背面和露出于其外的SiO2膜14上如图23(b)所示，形成SiO2膜14。在实施方式1中，从该状态出发利用CMP法直接研磨SiO2膜14，从而和SiO2膜41一起选择性地除去SiO2膜14，如图4(h)所示，使沟槽13内部的导电插头15下端露出。与此相反，在实施方式7中，在如此形成的SiO2膜41上再形成作为平坦的薄膜的保护膜60。利用该保护膜60如图23(b)所示，填埋第1半导体电路层1a的背面的凹凸不平使其变得平整。
此后，利用蚀刻法选择性地蚀刻该保护膜(平坦的薄膜)60，如图24(c)所示，在各导电插头15下端使SiO2膜41露出于保护膜60外。这时，保护膜60在SiO2膜41上残存于导电插头15和SiO2膜14外测。
而且，将残留于SiO2膜41上的保护膜60作为掩模，选择性地除去SiO2膜14及其上的SiO2膜41，如图24(d)所示，使沟槽13内的导电插头15的下端露出。在该状态下，各导电插头15的下端处于与SiO2膜41和保护膜60的露出面相同的面内，基板11即第1半导体电路层1a的整个背面变得平坦。
此后，如图25(e)所示，在露出的各导电插头15的下端分别形成微凸点电极42。这些微凸点电极42的形成方法可使用上述实施方式1或实施方式6中所用的方法。残留的SiO2膜41和保护膜60在与第2半导体电路层(图中未示出)之间起电气绝缘作用。
还有，也可以在图24(d)示出的状态下除去残留的保护膜60。在这种情况下，残留的SiO2膜41在与第2半导体电路层(图中未示出)之间起电气绝缘作用。通过除去保护膜60在该部分就产生空隙，但这一空隙在将第1半导体电路层1a固定于第2半导体电路层(图中未示出)之际将被粘接剂充填，所以无任何妨碍。
显然施方式7的半导体器件的制造方法能获得和上述实施方式1同样的效果。
实施方式8
图26为表示本发明实施方式8的具有三维层叠结构的半导体器件的制造方法的局部断面图，与图2(d)对应。该实施方式8相当于上述实施方式1的变形例4，不同之处仅在第1半导体电路层不具有多层布线结构30。除此以外，与实施方式1的制造方法相同。
上述实施方式1～实施方式7中，第1半导体电路层都具有多层布线结构，但本发明并不限于此种构成。实施方式8为一种不具有多层布线结构的例子。这里将实施方式8作为实施方式1的变形例进行说明，但作为实施方式2～7中的任一个的变形例也能适用。
实施方式8中，如图26所示，第1半导体电路层1”不具有多层布线结构30。位于构成第1半导体电路层1”的Si基板11表面的层间绝缘膜19上，形成制成布线图形的金属布线膜20(这是使MOS晶体管和导电插头15电气连接用的导电膜，不包含于多层布线结构30)，该金属布线膜20被形成于层间绝缘膜19上的又一层层间绝缘膜19a覆盖。层间绝缘膜19a的表面经平整处理，其表面上形成多个微凸点电极37。各微凸点电极37通过导电体35a与金属布线膜20的对应部分连接。实施方式8中，用两层层间绝缘膜19、19a覆盖基板11表面。
图26的构成当然也能适用于第2半导体电路层或其后的半导体电路层。
这样，本发明中，构成三维层叠半导体器件的多层所述半导体电路层中的一层的半导体电路层只要具有：半导体基板、以及形成于该半导体基板表面或内部的元件或电路即可，可以有单层或多层布线结构，也可以没有。
变形例
上述实施方式1～8为将本发明具体化表示的例子，所以本发明并不限于这些实施方式，当然只要不背离本发明的主要精神可以作各种变形。例如在上述各实施方式中使用微凸点电极，但只要能够将充填入沟槽内部的导电材料的端部作为微凸点电极起作用，则微凸点电极可以省略。另外，上述实施方式1～7中利用熔敷将相邻半导体电路层的微凸点电极彼此相互接合，但本发明并不限于此。由于微凸点电极的材料的原因，靠熔敷不能接合或难以接合，在这种情况下，当然可以利用接合用金属(例如焊接合金)使微凸点电极彼此相互接合。
另外，上述实施方式1～8中，主要对将第1半导体电路层固定于支持基板上的情况进行说明，但本发明不限于此。例如若将本发明用于第2半导体电路层，则该第2半导体电路层就被固定于与其相邻的第1半导体电路层。
再有，上述实施方式1～8中，对由单一半导体晶片形成半导体电路层的各层的情况和由多片半导体芯片形成的情况作了阐述，但本发明不限于此。例如也可以由单一半导体晶片形成至少一层的半导体电路层，由多片半导体芯片形成其他半导体电路层的各层。由多片半导体芯片形成某半导体电路层时，也可以所有这些半导体芯片都不内装电子电路。即也可以某几片半导体芯片是不内装电子电路(或虽然内装电子电路但不使用)的‘空芯片’。另外，在由单一半导体晶片形成某半导体电路层时，该半导体晶片也可以包括未内装电子电路的(或虽然内装电子电路但不使用)的‘空区域’。

Claims (11)

1.一种半导体器件的制造方法，该方法是一种将多层半导体电路层层叠于支持基板上构成的具有三维层叠结构的半导体器件的制造方法，其特征在于，该方法包括：
在构成多层所述半导体电路层中的一层的半导体基板的内部，从其表面一侧起，形成用第1绝缘膜覆盖内壁面的沟槽的工序；
从所述半导体基板的表面一侧起向所述沟槽内部充填导电材料，形成导电插头的工序；
在形成所述导电插头的所述半导体基板的内部或表面上，从其表面一侧起形成所要的元件或电路的工序；
用第2绝缘膜覆盖形成了所述元件或电路的所述半导体基板表面的工序；
通过使所述第2绝缘膜直接地或通过布线结构间接地与所述支持基板或多层所述半导体电路层中的另一层接合，将所述半导体基板固定于所述支持基板或多层所述半导体电路层中的另一层上的工序；
将固定于所述支持基板或多层所述半导体电路层中的另一层上的所述半导体基板从其背面一侧起选择性地除去，以此使所述第1绝缘膜露出于所述半导体基板的背面一侧的工序；
选择性地除去露出于所述半导体基板的背面一侧的所述第1绝缘膜，以此使所述导电插头露出于所述半导体基板的背面一侧的工序；
在使所述第1绝缘膜露出于所述半导体基板的背面一侧的工序和使所述导电插头露出于所述半导体基板的背面一侧的工序之间，还包括形成覆盖所述半导体基板的背面的第3绝缘膜的工序，以及
在使所述导电插头露出的工序中，和所述第1绝缘膜一起，所述第3绝缘膜被选择性地除去。
2.一种半导体器件的制造方法，该方法是一种将多层半导体电路层层叠于支持基板上构成的具有三维层叠结构的半导体器件的制造方法，其特征在于，该方法包括：
在构成多层所述半导体电路层中的一层的半导体基板的内部或表面上，从其表面一侧起形成所要的元件或电路的工序；
在形成所述元件或电路的所述半导体基板内部，从其表面一侧起，形成用第1绝缘膜覆盖内壁面的沟槽的工序；
从所述半导体基板的表面一侧起向所述沟槽的内部充填导电材料，形成导电插头的工序；
用第2绝缘膜覆盖形成了所述元件或电路和所述导电插头的所述半导体基板的表面的工序；
通过使所述第2绝缘膜直接地或通过布线结构间接地与所述支持基板或多层所述半导体电路层中的另一层接合，从而将所述半导体基板固定于所述支持基板或多层所述半导体电路层中的另一层上的工序；
将固定于所述支持基板或多层所述半导体电路层中的另一层上的所述半导体基板从其背面一侧起选择性地除去，以此使所述第1绝缘膜露出于所述半导体基板的背面一侧的工序；
选择性地除去露出于所述半导体基板的背面一侧的所述第1绝缘膜，以此使所述导电插头露出于所述半导体基板的背面一侧的工序；
在使所述第1绝缘膜露出于所述半导体基板的背面一侧的工序和使所述导电插头露出于所述半导体基板的背面一侧的工序之间，还包括形成覆盖所述半导体基板的背面的第3绝缘膜的工序，以及
在使所述导电插头露出的工序中，和所述第1绝缘膜一起，所述第3绝缘膜被选择性地除去。
3.如权利要求1或2所述的半导体器件的制造方法，其特征在于，
还包括在所述第2绝缘膜或所述布线结构、和所述支持基板或多层所述半导体电路层中的另一层之中的至少一方上配置第1电极的工序，将所述半导体基板固定于所述支持基板或多层所述半导体电路层中的另一层上的工序使用所述第1电极进行。
4.如权利要求3所述的半导体器件的制造方法，其特征在于，
所述半导体电路层除所述元件或电路外，还具有形成于所述第2绝缘膜上的布线结构，所述第1电极通过所述布线结构间接地形成于所述第2绝缘膜上。
5.如权利要求3所述的半导体器件的制造方法，其特征在于，
在使所述第1绝缘膜露出于所述半导体基板的背面一侧的工序和使所述导电插头露出于所述半导体基板的背面一侧的工序之间，还包括：在所述第3绝缘膜上形成平坦的薄膜的工序、以及选择性地除去所述平坦的薄膜的工序，
在使所述导电插头露出的工序中，和所述第1绝缘膜一起，所述第3绝缘膜和残留的所述平坦的薄膜被选择性地除去。
6.如权利要求5所述的半导体器件的制造方法，其特征在于，
还包括在露出于所述半导体基板的背面一侧的所述导电插头的端部形成第2电极的工序。
7.如权利要求6所述的半导体器件的制造方法，其特征在于，
在所述形成第2电极的工序中，通过将另行形成的导电材料片固定于所述导电插头的端部，从而形成所述第2电极。
8.如权利要求6所述的半导体器件的制造方法，其特征在于，
在所述形成第2电极的工序中，通过将导电材料直接堆积于所述导电插头的端部，从而形成所述第2电极。
9.如权利要求5所述的半导体器件的制造方法，其特征在于，
将露出于所述半导体基板的背面一侧的所述导电插头的端部作为第2电极使用。
10.如权利要求9所述的半导体器件的制造方法，其特征在于，
所述半导体基板由单一的半导体构件形成。
11.如权利要求9所述的半导体器件的制造方法，其特征在于，
所述半导体基板由多件半导体构件的组合形成。
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