CN101053165A - 用于处理无线数字多媒体的方法和系统 - Google Patents

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Abstract

公开一种利用FPGA无线传输HDMI和/或DVI数据的传输数字处理系统(22)。该FPGA将数据转换成两个数据流，并且包括用于复用视频数据和控制数据的前端组件(46)。还公开互补的接收FPGA(36)。

Description

用于处理无线数字多媒体的方法和系统
技术领域
本发明一般涉及无线多媒体呈现系统。
背景技术
可以利用称为数字视频接口(Digital Visual Interface，DVI)的协议，将数字视频从诸如DVD播放器、视频接收器、ATSC调谐器或其它计算机的源传输到诸如平板视频监视器的显示器。因为开发DVI主要是用于计算机，所以DVI并不预想能处理音频数据。
因此，为了将通信协议扩展到用于例如播放数字电影等的包括音频的数字多媒体，已经开发了称为高清晰度多媒体接口(HighDefinition Multimedia Interface，HDMI)的协议。HDMI与DVI类似，但不同之处在于它预想可以使用音频和视频数据，并且它增加了电视相关的分辨率。DVI和HDMI都用于有线传输，并且HDMI还允许利用称为高带宽数字内容保护(High-Bandwidth Digital ContentProtection，HDCP)的加密方法来对数字多媒体加密。DVI还支持HDCP作为可选特性。
这里应意识到，为了节省桌面空间，并增加人在房间内的活动性和视线，比较理想的是利用最少的布线来在显示器上观看多媒体。例如，比较理想的是，将投影仪安装在天花板上，或将等离子体显示器或液晶高清晰度(HD)电视安装在墙壁上，这样做既不碍事，还能够接收多媒体数据用于显示，而无需电线，这是因为这里可以理解，天花板或墙壁中通常不存在数据传输线。
但是，本发明还了解，不是任何无线传输系统都可以的。具体来说，如果使用带宽不足以传送经过压缩或未经压缩的多媒体(如未经压缩的高清晰度(HD)视频)的无线链路，如IEEE 802.11(b)，那么必须传输经过压缩的多媒体标准清晰度(SD)视频，从而需要在投影仪上具有相对昂贵的解压缩模块。虽然诸如IEEE 802.11(a)的一些链路确实具有高至足以传送经过压缩的HD视频的带宽，但它们不能传送未经压缩的SD或HD视频。而且，在802.11(a)的情况下，还会牵涉到版权保护，这是因为该链路具有足够长的距离(延伸超出它的起点所在的房间)，以致可以在进行传输的膝上型计算机的紧邻位置之外检测到它。有鉴于此，本发明意识到需要一种非常短程的、优选具方向性的高带宽无线链路，该链路特别适合未经压缩的多媒体、尤其是称为HD视频的相当大类型的多媒体的短程无线通信。
本受让人提供了一种在介于57GHz和64GHz之间的频谱(下文称为“60GHz频段”)内运行的无线系统。60GHz频谱的特性包括短程、高方向性(及因此引起的固有安全性)和大数据带宽。本受让人的共同未决美国专利申请序列号10/666,724、10/744,903(系统)、10/893,819、11/136,199(PLL相关发明)和11/035,845(多个天线)公开了利用高带宽60GHz链路将高清晰度多媒体接口(HDMI)格式的高清晰度(HD)视频从房间内的源发送到房间内的接收器的各种系统和方法，通过引用将上述所有专利申请结合于本文。在该频率，信号具有非常短的量程，并且具有方向性，使得可以采用未经压缩的形式传输视频，从而每秒钟传输如此多的数据，以致基本上不可能非法传输内容。
与特定应用无关，本发明对60GHz无线链路进行了以下关键观察。这里应了解，更简单的非音频DVI组件比增加了音频特征的HDMI组件便宜，并且因此适于在可行时代替HDMI组件使用。不幸的是，一旦HDMI传输器发现接收器不是HDMI接收器，那么该HDMI传输器将不会向DVI接收器发送HDMI数据，因此很难混合这两种系统。虽然如此，但是本发明了解，可以在HDMI系统中选择性地使用较便宜的DVI组件。
发明内容
一种用于将HDMI数据从源无线传输到显示器的系统包括用于接收HDMI数据的DVI接收器和用于接收DVI接收器的输出的传输数字处理系统。无线传输器接收传输数字处理系统的输出，并将该输出无线发送到接收器，其中，接收数字处理系统接收该接收器的输出，并将该输出发送到DVI传输器。显示器接收DVI传输器的输出，并对此做出响应而显示HDMI数据，包括HDMI数据中存在的音频数据。
在另一方面，公开一种用于无线传输HDMI和/或DVI数据的传输数字处理系统。该系统将数据转换成两个数据流，并且包括用于复用视频数据和控制数据的前端组件。
在传输数字处理系统的非限制性实现中，诸如里德-所罗门(Reed-Solomon)编码器之类的前向纠错组件接收前端组件的输出，其中该前端组件向里德-所罗门编码器输出基本上连续的数据流。如果到前端组件的视频数据速率不足以满足RS编码器，那么前端组件产生空字，以使得RS编码器不会缺少数据。前端组件可以将4个25位值组合以形成单个100位字，然后将这个100位字转换成5个20位字。
另外，在一些实施例中，加扰器从前向纠错组件接收数据，并使该数据随机化。而且，可以提供报头发生器用于定期输出报头，其中报头的第一部分包括可用于使接收器同步的预置数据，并且报头的第二部分包括可变数据，上述可变数据包括可供接收器使用的控制信息。每个报头都与来自加扰器的多媒体数据的单元有关。此外，如果需要，可以使用差分编码器将来自报头发生器的绝对数据表示成相移正交数据。
在优选但非限制性的实施例中，传输处理系统由FPGA实现，该FPGA配置成准备HDMI和/或DVI数据在60GHz频带内无线传输。
在另一方面，用于无线接收HDMI和/或DVI数据的接收数字处理系统利用解串器来将所接收的数据解串，该解串器通过利用所接收的报头的第一个字符来在I和Q信道内执行对准，从而对准数据。
参照附图，可以最好地理解本发明的关于其结构和操作的细节，附图中，类似的附图标记指代类似的零件。
附图说明
图1是示出本系统的框图；
图2是示例传输处理器的框图；
图3是示例传输处理器的前端的框图；
图4是示例接收处理器的框图；
图5是示例接收处理器的后端的框图；以及
图6是数据流的示意图。
具体实施方式
首先参照图1，示出通常标为10的系统，该系统10包括基带多媒体数据、具体来说是带音频的高清晰度(HD)数字视频的源12。该源12可以是膝上型计算机或其它多媒体计算机或服务器。或者，它可以是卫星、广播、或电缆接收器，或者它也可以是DVD播放器或其它多媒体源。
源12通过线路14将复用的多媒体数据发送到媒体接收器16，因此可以将源12和媒体接收器16共同看作是数据、具体来说是HDMI数据的“源”。媒体接收器16可以是机顶盒，它可包括高清晰度多媒体接口(HDMI)传输器18。HDMI传输器18采用HDMI协议，通过利用高带宽数字内容保护(HDCP)来加密多媒体数据并对多媒体数据支持如16×9显示比的TV分辨率，来处理多媒体数据。
根据本领域中已知的HDMI原理，HDMI传输器18通过电缆或其它电线19将经HDCP加密的多媒体数据发送到数字视频接口(DVI)接收器20。根据本发明，DVI接收器20利用DVI协议来处理所接收的数据。作为处理的一部分，HDMI传输器18复用视频，并且复用视频数据流内的音频。DVI接收器20解复用视频，同时使数据流内复用的音频通过。在任何情况下，任何时候都不需要DVI接收器20解密、或重新加密数据流。
将来自DVI接收器20的加密的多媒体数据发送到处理器22，如专用集成电路(ASCI)或现场可编程门阵列(FPGA)或其它微处理器。处理器22处理完数据后，无线传输器24便通过传输天线26无线传输该数据。下文将进一步描述处理器22。
通过无线链路30将加密的多媒体数据无线传输到接收器天线32，该接收器天线32将数据发送到无线接收器34。可以采用未经压缩的形式在链路30上传输多媒体，使得每秒钟传输如此多的数据以致基本上不可能非法传输内容，但也可以实现一定的数据压缩，但这不太优选。如果需要，也可以采用压缩形式传输数据。传输器24和接收器34(及因此的链路30)优选在大约60千兆赫(60GHz)的固定(单一不变)频率工作，更优选在59GHz-64GHz范围内的频率工作，并且链路30具有至少2千兆比特/秒(2.0Gbps)的优选固定的数据速率。当使用DQPSK时，数据速率可以是2.2Gbps，并且该链路可以具有约2.5Gbps的数据速率。该链路可以具有2.5千兆赫(2.5GHz)的固定带宽。
有鉴于此，现在可以理解，无线传输器24优选包括用于根据本领域中已知的原理进行编码的编码器。调制经编码的数据，并通过向上变换器向上变换该数据，以便用于在约60GHz(即，在60GHz频带)在链路30上传输。利用上述宽信道和更简单的调制方案，如(但不限于)DQPSK、QPSK、BPSK或8-PSK，可以实现高数据速率但仍简单的系统。例如，当利用DQPSK时，可以实现是符号率的两倍的数据速率。对于8-PSK，可以实现3.3Gbps的数据速率。
还可了解，无线接收器34包括与无线传输器24互补的电路，即向下变换器、解调器和解码器。在任何情况下，将来自无线接收器34的数据发送到处理器36，以便用于纠错，并且适当时经重新复用以供DVI传输器38使用。需要时，处理器36还可从视频数据内解复用用于显示器的任何控制信号。DVI传输器38根据本领域中已知的DVI原理进行工作，以便处理加密的多媒体而无需对它解密，并通过电缆或其它电线39将多媒体数据发送到HDMI接收器40，HDMI接收器40可以是诸如DVD播放器或TV或其它播放器的媒体播放器42的一部分。HDMI接收器40根据HDCP原理解密多媒体数据，并从视频数据中解复用音频数据。然后，可以在显示器44，如阴极射线管(CRT)、液晶显示器(LCD)、等离子体显示面板(PDP)或TFT或带有屏幕的投影仪等上，显示多媒体内容。可以将媒体播放器42和显示器44共同看作是视频显示器、HDMI接收方或其它单元。
上述链路优选是双向的，并且可以在60GHz频带的返回链路上发送用于例如HDCP解密目的所必需的返回信道信息，或者也可以在“频带以外”的返回链路上发送该返回信道信息，“频带以外”的返回链路如例如本受让人的共同未决申请中的美国专利申请序列号11/036,932和11/035,845所公开，通过引用将这两个专利申请结合于本文。
根据本发明，DVI接收器20、处理器22和无线传输器24可以包含在单个芯片上，或者包含在分离的衬底上。实际上，可以将DVI接收器20、处理器22和无线传输器24集成到媒体接收器16中。同样地，无线接收器34、处理器36和DVI传输器38可以在单个芯片上实现，并且如果需要，也可以集成到媒体播放器42中。在任何情况下，媒体接收器16和媒体播放器42及相应组件优选共同设置在相同的空间内，这是因为优选的60GHz无线传输频率不会穿透墙壁。
因为在媒体接收器16(如机顶盒)和媒体播放器42(如TV或DVD播放器)之间的通信路径的无线连接中使用了DVI组件，所以该链路不需要任何加密密钥(或伴随许可)。而且，因为在所包含的DVI组件20、38之间所建立的无线连接中未曾解密多媒体，所以涉及很少或不涉及许可事项。此外，由于DVI组件的上述使用，所以通过无线链路连接到源12的HDMI顺应显示器44以及源12的运转就好像它们通过电线连接在一起一样，这是因为该系统能够准确地重现所有的HDMI输出信号，包括视频时钟的精确频率的副本。具体地说，使用传输器部分中的DVI接收器20来驱动接收器部分中的DVI传输器38会导致HDMI显示器44正确地解释所得数据流，包括可能在所谓的“数据岛”中递送的任何音频数据。
转到图2和传输处理器22的非限制性FPGA实现(因此，在以下非限制性公开中，传输处理器22又称为“传输FPGA”)，一个示例的非限制性传输FPGA将24位视频数据转换成两个1.1Gbps的数据流。这在一系列的步骤中完成。首先，前端46复用24位视频数据与5位控制数据(HS、VS和控制[3:1])和可选辅助数据。前端46在例如110MHz将几乎连续的20位数据流输出到里德-所罗门(RS)编码器48。如果输入视频数据速率不足以满足RS编码器，那么产生空字，以使得RS编码器不会缺少数据。
RS编码器48可以包括两个应用(216，200)RS码的10位编码器。这两个RS编码器均接受200个10位字的数据，并增加16个字的前向纠错(FEC)数据。该编码方案使得接收器能够在每个216个字的RS块中校正高达8个错误。这里应了解，诸如里德-所罗门之类的前向纠错有利于校正存在于无线传输系统中的偶然传输错误，如果不进行校正，那么这些错误会临时破坏所显示的图像或产生视频假象。
将数据从RS编码器48发送到加扰器50，该加扰器50使数据随机化。加扰器50不是用于任何加密目的，加密是由上述更高级协议HDCP实现的。实情是，加扰器50使数据随机化，以便确保数据流中发生频繁转换，这有利地允许接收器更好地使它本身与位时钟同步并恢复数据。加扰器50可以利用伪随机数(PRN)发生器来为每个20位字产生一个20位的随机数，利用该随机数对输入字进行“异或”操作，以便产生加扰输出。在接收器中利用同样的PRN发生器来使数据解扰，并且可以每20uS将这两个PRN发生器初始化一次。
将来自加扰器50的数据发送到报头发生器52，该报头发生器52定期(如每20微秒一次)输出例如40个字的报头。该报头的前20个字可以是预置数据，其用于使接收器同步。在此之后是20个字的可变数据，它可包括可供接收器使用的控制信息。在这40个报头字后，报头发生器52可以将10个加扰的RS数据块(2160个字)传递给差分编码器54，然后重复上述过程。
差分编码器54接受作为一对10位字的20位数据。从最高有效位开始，编码器54计算作为10个2位实体的每个字对的值。将每个2位值与前一个2位值进行比较。可以利用格雷(Gray)码来表示差值，并将该差值输出到I和Q流串行器56。目的是为了在退出串行器56并进入如图1所示的无线传输器24(如QPSK调制器)时将绝对数据表示成相移正交数据。串行器56可以包括两个专用FPGA单元，在一个非限制性实现中，这两个专用FPGA单元可以是Xilinx“RocketIO”单元，它们是用于并行接受差分编码数据并使该数据每次移出一位到I/Q输出的10位串行器。
图2还示出时钟发生器58，它用于合成串行器56所用的时钟(如1.1GHz时钟)和用于使并行数据移位通过该系统的例如110MHz时钟。之所以可以使用1.1GHz是因为RF调制器和解调器可以经调谐而在该特定位速率工作。之所以可以使用110MHz是因为它正好是1.1GHz位速率的十分之一。
提供控制器60以便使如图2所示的非限制性传输FPGA 22的所有组件同步。它告知报头发生器52何时产生40字报头并将加扰器50中的PRN发生器初始化。控制器60还启动RS编码器48以使它的输出在合适的时间出现，并且控制器60通知前端46何时必须提供数据给RS编码器48。控制器60可以使用2200状态计数器，其中这2200个状态由10个216字RS块(2160个状态)和40个报头字定义。
控制器60可以将时钟输出到视频时钟分析器62，其中每次都通过该2200状态计数器(即，每20uS一次)。视频时钟分析器(VCA)62计算控制器60的2200个状态期间(20uS)的视频时钟的数量。将所得计数“n”作为报头的可变数据的一部分“n”传输到接收器，接收器中利用数据“n”根据上文中结合于本文的揭示PLL相关发明的申请来重新产生视频时钟。
转到图3，传输FPGA 22的前端46负责将视频数据复用成20位数据流。与此任务相关的主要问题如下：
1.必须将视频数据和控制数据(HS、VS等)一起复用，其中在接收器处具有某些分离部件。
2.视频时钟率与本地110MHz时钟无关。某一机构必须允许视频数据从视频时钟域移动到110MHz时钟域。
3.无论何时断言FE_ENB，前端都必须提供连续的数据输出流。如果有效视频/控制数据不可获得，那么必须产生并插入空字。
可以将前端46分成如图所示的4块。视频/控制数据以每个视频时钟一个视频像素或一个控制字的速率进入前端多路复用器64。单独的控制线“DE”指示输入数据是像素(DE＝1)还是控制字(DE＝0)。对于每个视频时钟，多路复用器64输出一个25位字，其中DE作为最高有效位。当DE＝1时，剩余的24位是视频像素。当DE＝0时，剩余的24位包括一个固定的“1”作为位[23]，还包括5条控制线(HS、VS、控制[3:1])，剩余空间是18位辅助数据。辅助数据可以是可在接收器处使用的任何额外的数据。例如，辅助数据可以包括用于增加/降低显示器亮度的命令。
因此，多路复用器64只输出视频像素数据和控制数据。在100-20位变换器66中产生空的填充数据。这里应了解，最后必须将多路复用器64的25位输出转换成20位值。该变换分两步执行。第一步，通过变换器66组合4个25位值，以便形成单个100位字。当将4个25位字组合成一个100位字时，立即将它们写入到前端FIFO 68中。FIFO 68能够保存15个100位字。FIFO 68利用它的DAV输出通知100-20位变换器70何时数据可用。与视频时钟同步地写入FIFO，并且与110MHz时钟同步地读取FIFO。
当断言FE_ENB时，100-20位变换器70从FIFO中移除字，并以5个20位字的突发来输出这些字。一旦从FIFO中移除一个100位字，便在5个连续的时钟周期中将整个字作为5个20位字输出。如果FE_ENB请求数据，并且FIFO中没有可用数据(即，DAV＝0)，那么100-20位变换器70产生5个空填充字(全部都是0)。在较低的像素时钟率，这可以频繁发生，以便使数据管道保持为满。因此，在非限制性前端46的输出端，总是将数据打包成5个20位字的组，以便允许接收器可靠地提取视频和控制数据，而无需在数据流内嵌入任何额外的标记或标识符。
图4示出接收处理器36(本文又称为“接收FPGA”)的一个非限制性实现。接收FPGA接受I和Q数据流，处理数据，并输出24位视频。这分成如图4所示的几个阶段完成。
更具体地说，通过框图中示为“解串器”72的具有时钟/数据恢复能力的非限制性FPGA RocketIO单元来处理输入I和Q数据流，以便恢复时钟和数据。解串器72自动恢复时钟/数据，以便提取原始的1.1GHz传输时钟，并将该时钟除，降为用于使并行数据移动通过该系统的110MHz。
在将数据解串时，解串器72确定串行数据流内一个字结束并且下一个字开始的位置。该过程称为对准。解串器72利用报头的第一个字符来在I和Q信道内执行该对准操作。
在对准后，解串器72执行“结合”操作，在该“结合”操作中，使并行I和Q数据相互对准。例如，如果并行I数据比并行Q数据超前或落后一个或多个时钟，那么数据发生偏斜，并且处理无法继续。为了防止这种情况发生，解串器72通过寻找在I和Q报头中同时出现的例如4个字的特定序列来执行结合操作。当它们出现时，解串器执行用于使I和Q信道相互对准时可能必需的任何时移。
在结合后，报头检测器74搜索在上述传输器插入的20字报头。当找到报头时，报头检测器74向接收器控制器76发出信号，以便使它本身与数据流同步。一旦同步，控制器76便可使接收器FPGA中的其它处理块同步。报头检测器74还从报头的可变部分中移除特殊的“n”值，并将该“n”值发送给视频时钟发生器77，用于根据上文中结合于本文的涉及PLL发明的申请进行时钟恢复。
如图4所示的非限制性接收器FPGA 36中的剩余处理块与如图2所示的传输器FPGA中的处理块互补。更具体地说，解扰器78包含PRN发生器，通过控制器76在适当时间使该PRN发生器初始化，以便使报头后的数据恢复到它的加扰前的值。而且，里德-所罗门解码器80可以包括两个10位解码器，每个解码器都能够校正216字RS数据块内的总共高达8个错误字。当对每个RS数据块解码时，如果需要，可以通过峰值错误检测器来监测所遇到的错误数。每100mS，可以在LED条形图上显示最坏错误计数一次，并重新设置峰值错误检测器，以便在调节天线以实现最佳操作时向用户提供反馈。
在RS解码器80后，将经过校正的20位数据流发送到接收器的后端82，用于进行最后的处理和解复用。图5示出后端82的细节，后端82与传输器的前端46互补，并且负责获取20位数据流并提取原始的视频和控制数据。然后，将该视频和控制数据输出到如图1所示的DVI传输器38。
后端82接收数据突发，必须识别并丢弃其中的空数据，将剩余数据解复用成视频字和控制字，并且输入和输出数据使用完全无关的时钟。因此，非限制性后端82可以包括用于从RS解码器80接收数据的分离器84。控制器76识别每第5个字作为5字组的第一个字。在每个5字组中，检查第一个字，如果它是空字，那么分离器84便将这个字与随后的4个字一起丢弃。相反，如果第一个字不是空字，那么分离器84便将这个5字组组合成一个100位字，并将该100位字写入到后端FIFO 86中。
将来自FIFO 86的数据发送到解包器88，该解包器88从后端FIFO中获取100位字的数据，并将每个100位字分割成4个25位字。如果最高有效位是1，那么输出剩余的24位作为视频数据(即，像素)，但是如果最高有效位是0，那么输出剩余的24位作为控制数据和辅助数据。
如前所述，非限制性实现中所用的里德-所罗门码是(216，200)。这里应意识到，在选择RS码时，首先应表征传输信道，然后选择RS码来实现所需的位误码率(BER)。传输信道的特性可以是特定安装的函数。接收器和传输器之间的距离是一个变量，但也存在其它变量。例如，多路径失真将影响BER，并且它是环境的强函数。还存在影响哪个RS码最佳的决定的其它因素，例如包括实现该码所需的FPGA结构(双稳态多谐振荡器)的量和实时操作的要求。
(216，200)码可以缩短为(108，100)，甚至可以缩短为(54，50)，以便保持已有冗余度，同时减少所需的FPGA结构的量。但是，这里应了解，使用较短码时，会发生处理突发错误的能力的下降。(216，200)码能够校正一个突发的8字错误(80位错误)，而(54，50)码只能校正一个突发的2字错误(20位错误)。处理突发错误的一个备选方法是使用交织器。更具体地说，交织器可以用于使突发错误分布在多个RS块上，并且因此增加校正所有错误的可能。
图6示出由传输器处理器22产生的数据流。当在110MHz的符号速率使用时，如图6所示的非限制性数据格式允许视频数据速率刚好高达80MHz。在20us数据帧中，在一系列块90中发送2200个20位符号，每个块90包含它自己的报头92和高达200个字的视频/控制数据，并且如果需要，还可包含FEC数据。因此，如图6所示的数据帧包含高达1600个视频字(像素或控制)，在80MHz，这些视频字刚好代表20uS的视频数据。
尽管本文所示和详细描述的特定的“用于处理无线数字多媒体的方法和系统”完全能够达到本发明的上述目的，但应了解，它是本发明的目前优选的实施例，并且因此代表本发明广泛预期的主题，本发明的范围完全涵盖对本领域的技术人员来说显而易见的其它实施例，并且本发明的范围因此只能由所附权利要求限制，在权利要求中，除非明确指出，否则单数形式的元件无意指“一个且仅有一个”，而是指“一个或多个”。一种装置或方法不一定能解决本发明想要解决的所有问题，因为它由本权利要求涵盖。此外，不管权利要求中是否明确叙述了元件、组件或方法步骤，本公开中的元件、组件或方法步骤对公众来说都不是专指的。除非使用“用于…的部件”这一短语来明确叙述权利要求元件，或者在方法权利要求项的情况下，将元件叙述成“步骤”而不是“动作”，否则不应根据35U.S.C.§112第六段中的规定来解释本文中的权利要求元件。在本文缺少明确定义的情况下，权利要求中的术语具有所有普通的习惯含义，它们并不会与本说明书和申请历史相矛盾。

Claims (10)

1.一种用于将HDMI数据从源(12)无线传输到显示器(44)的系统，包括：
DVI接收器(20)，用于接收HDMI数据；
传输数字处理系统(22)，用于接收所述DVI接收器(20)的输出；
无线传输器(24)，用于接收所述传输数字处理系统(22)的输出并将所述输出无线发送到接收器(34)；
接收数字处理系统(36)，用于接收所述接收器(34)的输出；
DVI传输器(38)，用于接收所述接收数字处理系统(36)的输出；以及
显示器(44)，用于接收所述DVI传输器(38)的输出并对此进行响应而显示所述HDMI数据，包括以可听方式显示存在于所述HDMI数据中的音频数据。
2.一种用于无线传输HDMI和/或DVI数据的传输数字处理系统(22)，所述系统将所述数据转换成两个数据流，其中所述系统包括用于复用视频数据和控制数据的前端组件(46)。
3.如权利要求2所述的系统，包括用于接收所述前端组件(46)的输出的里德-所罗门编码器(48)，所述前端组件(46)向所述RS(里德-所罗门)编码器(48)输出基本上连续的数据流，其中，如果到所述前端组件(46)的视频数据速率不足以满足所述RS编码器(48)，那么所述前端组件(46)产生空字，以便使所述RS编码器(48)不会缺少数据。
4.如权利要求2所述的系统，包括用于从所述前端组件(46)接收数据的前向纠错组件(48)。
5.如权利要求4所述的系统，包括用于从所述前向纠错组件(48)接收数据并使所述数据随机化的加扰器(50)。
6.如权利要求5所述的系统，包括用于定期输出报头的报头发生器(52)，所述报头的第一部分包括可用于使接收器同步的预置数据，所述报头的第二部分包括可变数据，所述可变数据包括可供所述接收器使用的控制信息，每个报头都与来自所述加扰器的多媒体数据的单元有关。
7.如权利要求6所述的系统，包括用于将来自所述报头发生器(52)的绝对数据表示成相移正交数据的差分编码器(54)。
8.如权利要求2所述的系统，其特征在于，所述前端组件(46)组合4个25位值以形成单个100位字，然后将所述100位字转换成5个20位字。
9.如权利要求2所述的系统，其特征在于，所述系统由FPGA实现，所述FPGA配置成用于准备所述HDMI和/或DVI数据用于在60GHz频带无线传输。
10.一种用于无线接收HDMI和/或DVI数据的接收数字处理系统(36)，所述系统(36)利用解串器来将所接收的数据解串，所述解串器通过利用所接收的报头的第一个字符来在I和Q信道内执行对准，从而对准数据。
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