CN101057299A - 对非易失性存储器的并行编程 - Google Patents

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Abstract

本发明的一个实施例包括：对一位线施加一第一值(A或B，图12)，对与所述位线(图9上晶体管566的漏极)及一共用选择线(图9上晶体管500的源极)相关联的字线(图9上的WLO/WL31)进行升压以基于所述第一值形成一第一状态，及切断与所述共用选择线相关联的一边界非易失性存储元件(例如图9上的532)以为与所述位线及所述共用选择线相关联的一特定非易失性存储元件(例如图9上的518)保持所述第一状态。对所述位线施加一第二值，并对所述字线的至少一子集进行升压以为与所述位线及共用选择线相关联的一不同的非易失性存储元件(例如图9上的550)形成一第二状态。所述第二状态是基于所述第二值。所述第一状态与所述第二状态在时间上重叠。根据这两个非易失性存储元件的相关联的状态对这两个非易失性存储元件并行编程。

Description

对非易失性存储器的并行编程
相关申请案交叉参考
本申请案与如下美国专利申请案相关，所有这些美国专利申请案均以引用方式全文并入本文中：
2004年5月5日提出申请的第10/839,764号申请案“升压以控制对非易失性存储器的编程(Boosting To Control Programming Of Non-Volatile Memory)”，发明者为Daniel C.Guterman，Nima Mokhlesi及Yupin Fong；
2004年5月5日提出申请的第10/839,806号申请案“用于对非易失性存储器进行编程控制的位线管控的方法(Bitline Governed Approach For Program Control ofNon-Volatile Memory)”，发明者为Daniel C.Guterman，Nima Mokhlesi及Yupin Fong；
2004年5月10日提出申请的第10/842,941号申请案“存储器的锁存编程及方法(Latched Programming Of Memory And Method)”，发明者为Raul-Adrian Cernea。
技术领域
本发明涉及用于编程非易失性存储器的技术。
背景技术
半导体存储器装置已越来越普遍地用于各种电子装置中。举例而言，非易失性半导体存储器用于蜂窝式电话、数字照相机、个人数字助理、移动计算装置、非移动计算装置或其他装置中。电可擦可编程只读存储器(EEPROM)及闪速存储器即为最受欢迎的非易失性半导体存储器。
EEPROM及闪速存储器两者均利用一浮动栅极，所述浮动栅极位于一半导体衬底中的沟道区上方并与所述沟道区绝缘。所述浮动栅极位于源极区与漏极区之间。一控制栅极设置于所述浮动栅极上方，并与所述浮动栅极绝缘。晶体管的阈阈电压受浮动栅极上所保持的电荷量控制。换句话说，浮动栅极上的电荷电平控制在晶体管接通以容许其源极与漏极之间导通之前所必须施加至控制栅极的最小电压值。
某些EEPROM及闪速存储器装置具有一用于存储两个电荷范围的浮动栅极，且因此存储器单元可在两种状态(已擦除状态与已编程状态)之间编程/擦除。当编程一EEPROM或闪速存储器装置(例如一NAND闪速存储器装置)时，通常对控制栅极施加一编程电压且将位线接地。电子会自沟道注入浮动栅极。当电子在浮动栅极中积聚时，浮动栅极变成带负电荷且存储器单元的阈电压升高，从而使存储器单元处于已编程状态。关于编程的更多信息可见于：2003年3月5日提出申请且名称为“自增强技术(Self Boosting Technique)”的美国专利申请案第10/379,608号；及2003年7月29日提出申请且名称为“探测已编程的存储器(Detecting Over Programmed Memory)”的美国专利申请案第10/629,068号，这两个申请案的全文均以引用方式并入本文中。
多状态闪速存储器单元是通过识别由各禁止电压范围隔开的多个不同的容许编程阈电压范围来构建。每一不同的阈电压范围均对应于该组数据位的一预定值。
通常，编程电压是以一系列脉冲的形式施加至控制栅极。所述脉冲的大小随每一连续脉冲增大一预定步长(例如0.2伏、0.4伏或其他步长)。在所述脉冲之间的周期内，实施验证作业。当可编程状态的数量增大时，验证作业的次数增大且需要更多的时间。一种减轻验证的时间负担的方法是使用一更有效的验证过程，例如在2002年12月5日提出申请且名称为“对多状态存储器的智能验证(Smart Verify for Multi-StateMemories)”的美国专利申请案第10/314,055号中所揭示的过程，该美国专利申请案的全文以引用方式并入本文中。然而，消费者需要尽可能快地进行编程的存储器装置。例如，一在闪速存储卡上存储图像的数字照相机的用户不想在各照片之间等待。
因此，进一步需要减少对非易失性存储器进行编程所需的时间量。
发明内容
本发明大体而言涉及用于减少对非易失性存储器进行编程所需的时间的技术。
本发明的一个实施例包括：对一非易失性存储元件群组的一第一非易失性存储元件进行编程，及对所述非易失性存储元件群组的一第二非易失性存储元件进行编程。对所述第一非易失性存储元件进行的编程在时间上与对所述第二非易失性存储元件进行的编程重叠。在一个实例性实施方案中，所述第一非易失性存储元件与所述第二非易失性存储元件是同一NAND串上的NAND闪速存储元件。
本发明的某些实施例包括为一第一非易失性存储元件建立一第一编程状态并在所述第一编程状态持续的同时为一第二非易失性存储元件建立一第二编程状态。所述第一编程状态可不同于所述第二编程状态。所述第一非易失性存储元件与所述第二非易失性存储元件是与一共用源极/漏极控制线相关联的一非易失性存储元件群组的一部分。所述第一非易失性存储元件是使用所述第一编程状态进行编程且所述第二非易失性存储元件是使用所述第二编程状态进行编程。
一个实例性实施方案包括：对一位线施加一第一值，使与所述位线相关联的字线升压以基于所述第一值形成一第一状态，及切断一与所述位线相关联的边界非易失性存储元件以使一与所述位线相关联的特定非易失性存储元件维持所述第一状态。对所述位线施加一第二值并使与所述位线相关联的字线的至少一子集升压以为一不同的非易失性存储元件形成一第二状态。所述第一状态与所述第二状态在重叠时间期间存在。根据相关联的状态对这两个非易失性存储元件进行编程。
本发明的各种实施例包括对一个或多个非易失性存储元件进行编程。例如，本发明可用于对一闪速存储器装置(或其他类型的非易失性存储元件)阵列进行编程。一个实施例利用NAND闪速存储器。在某些实例性实施方案中，由一控制电路或在所述控制电路的指令下执行对所述一个或多个非易失性存储元件的所述编程。所述控制电路的组件可根据特定应用而有所不同。例如，一控制电路可包括如下组件中的任一者或者如下组件中两者或多者的任意组合：控制器，命令电路，状态机，行控制，列控制，源极控制，p-井或n-井控制，或者执行类似功能度的其他电路。
根据下文中结合图式所阐述的本发明较佳实施例的说明，将更清晰地得知本发明的这些及其他目的及优点。
附图说明
图1为一NAND串的俯视图。
图2为所述NAND串的等效电路图。
图3为所述NAND串的剖视图。
图4为一其中构建本发明的各个方面的非易失性存储器系统的一个实施例的方块图。
图5图解说明一存储器阵列的组织的一实例；
图6显示一多状态非易失性存储器装置的阈电压分布。
图7绘示一编程电压信号，所述编程电压信号包括一系列大小随时间增大的编程脉冲。
图8绘示图7所示信号中的编程脉冲及各编程脉冲之间的验证脉冲。
图9绘示一NAND串。
图10为一流程图，其说明一种用于对闪速存储器进行编程的过程的一个实施例。
图11为一流程图，其说明一种用于建立编程状态的过程的一个实施例。
图12为一定时图，其说明在编程过程期间各种信号的行为。
图13为一流程图，其说明一种用于建立编程状态的过程的一个实施例。
图14为一流程图，其说明一种验证过程的一个实施例。
具体实施方式
在附图的各图式中以举例说明而非限定方式对本发明进行图解说明，在附图中，同样的参考编号指示相似的元件。应注意，在本揭示内容中所提及的一或一个实施例未必是同一实施例，而这种提及意味着至少一个实施例。
在下文说明中，将说明本发明的各个方面。然而，所属领域的技术人员将易知：可使用本发明的仅某些或全部方面来实施本发明。出于解释的目的，陈述具体的编号、材料及配置以提供对本发明的透彻了解。然而，所属领域的技术人员将易知：无需所有这些具体细节也可实施本发明。在其他示例中，为避免遮掩本发明而省却或简化了众所周知的特征。
将以一种最有助于理解本发明的方式将各个实施例依次阐述为多个离散步骤。然而，不应将本说明的次序视为意味着这些作业必定依赖于次序。
一适于构建本发明的存储器系统的一实例使用NAND闪速存储器结构，所述NAND闪速存储器结构包括在两个选择栅极之间串联布置多个晶体管。所述串联晶体管及所述选择栅极称作一NAND串。图1为一显示一个NAND串的俯视图。图2为其一等效电路。图1及2中所绘示的NAND串包括夹于一第一选择栅极120与一第二选择栅极122之间的四个串联晶体管100、102、104及106。选择栅极120将NAND串连接至位线126。NAND串上各晶体管的沟道中的每一者均由位线126实现。选择栅极122将NAND串连接至源极线128。选择栅极120是通过对控制栅极120CG施加合适的电压而受到控制。选择栅极122则是通过对控制栅极122CG施加合适的电压而受到控制。所述晶体管100、102、104及106中的每一晶体管均具有一控制栅极及一浮动栅极。晶体管100具有控制栅极100CG及浮动栅极100FG。晶体管102包括控制栅极102CG及浮动栅极102FG。晶体管104包括控制栅极104CG及浮动栅极104FG。晶体管106包括一控制栅极106CG及浮动栅极106FG。控制栅极100CG连接至字线WL3，控制栅极102CG连接至字线WL2，控制栅极104CG连接至字线WL1，控制栅极106CG连接至字线WL0。在一实施例中，晶体管100、102、104及106均为存储器单元。在其他实施例中，存储器单元可包括多个晶体管，或者可不同于图1及2中所绘示。选择栅极120连接至选择线SGD。选择栅极128连接至选择线SGS。
图3提供上述NAND串的剖视图。如图3中所示，NAND串的晶体管形成于p井区140中。每一晶体管均包括一由控制栅极(100CG、102CG、104CG及106CG)及一浮动栅极(100FG、102FG、104FG及106FG)组成的堆叠栅极结构。所述浮动栅极形成于一氧化物薄膜或其他介电薄膜顶上的p-井的表面上。控制栅极位于浮动栅极上面，其中一多晶硅间介电层将控制栅极与浮动栅极相隔离。存储器单元(100、102、104、106)的控制栅极形成字线。N+掺杂层130、132、134、136及138为各相邻单元之间所共享，从而使所述单元相互串联连接以形成一NAND串。这些N+掺杂层形成所述单元中每一单元的源极及漏极。例如，N+掺杂层130用作晶体管122的漏极及晶体管106的源极，N+掺杂层132用作晶体管106的漏极及晶体管104的源极，N+掺杂区134用作晶体管104的漏极及晶体管102的源极，N+掺杂区136用作晶体管102的漏极及晶体管100的源极，且N+掺杂层138用作晶体管100的漏极及晶体管120的源极。N+掺杂层126连接至NAND串的位线，同时N+掺杂层128连接至多个NAND串的一共用源极线。
注意，虽然图1-3显示NAND串中的四个存储器单元，但使用四个晶体管仅是提供作为实例。一NAND串可具有少于四个存储器单元或多于四个存储器单元。例如，某些NAND串将包括8个存储器单元、16个存储器单元、32个存储器单元等等。本文中的论述并不限定于一NAND串中任一特定数量的存储器单元。
每一存储器单元均可存储以模拟形式或数字形式表示的数据。当存储一位数字数据时，将存储器单元的可能的阈电压范围划分成两个范围，为这两个范围分配逻辑数据“1”及“0”。在一NAND型闪速存储器的一个实例中，在存储器单元被擦除后所述电压阈值为负并定义为逻辑“1”。在编程作业后的阈电压为正并定义为逻辑“0”。当阈电压为负并尝试进行一读取时，存储器单元将接通以指示正存储逻辑1。而当阈电压为正且尝试进行一读取作业时，存储器单元将不接通，此指示存储逻辑零。存储器单元也可存储例如多种状态，从而存储多位数字数据。在存储多种数据状态的情况下，将可能阈电压的范围划分成状态数量。例如，如果使用四种状态，则将有四个阈电压范围分配给数据值“11”、“10”、“01”及“00”。在一NAND型存储器的一个实例中，在一擦除作业之后的阈电压为负并被定义为“11”。对状态“10”、“01”及“00”使用正阈电压。
在下列美国专利/专利申请案中提供NAND型闪速存储器及其作业的相关实例，所有这些美国专利/专利申请案的全文均以引用方式并入本文中：美国专利第5,570,315号；美国专利第5,774,397号；美国专利第6,046,935号；美国专利第5,386,422号；美国专利第6,456,528号及美国专利申请案第09/893,277号(公开号US2003/0002348)。其他类型的非易失性存储器也可与本发明一起使用。
图4为一可用于实施本发明的一闪速存储器系统的一个实施例的方块图。存储器单元阵列302由列控制电路304、行控制电路306、c-源极控制电路310及p-井控制电路308控制。列控制电路304连接至存储器单元阵列302的位线以读取存储于存储器单元中的数据、确定在编程作业期间存储器单元的状态、及控制位线的电位电平以促进编程或禁止编程。行控制电路306连接至字线以选择所述字线之一、施加读取电压、施加编程电压及施加一擦除电压。C-源极控制电路310控制一连接至所述存储器单元的共用源极线(在图5中标记为“C-源极”)。P-井控制电路308控制p-井电压。
存储于所述存储器单元中的数据被列控制电路304读出并经由数据输入/输出缓冲器312输出至外部I/O线。要存储于存储器单元中的编程数据则经由所述外部I/O线输入至数据输入/输出缓冲器312，并传送至列控制电路304。所述外部I/O线连接至控制器318。
用于控制闪速存储器装置的命令数据输入至控制器318。命令数据会将所请求的是何种作业通知闪速存储器。所述输入命令传送至状态机316，由状态机316控制列控制电路304、行控制电路306、c-源极控制310、p-井控制电路308及数据输入/输出缓冲器312。状态机316也可输出闪速存储器的状态数据，例如READY/BUSY(准备好/忙)或PASS/FAIL(成功/失败)。
控制器318与或可与例如个人计算机、数字照相机、个人数字助理等主机系统相连。控制器318与所述主机进行通信，以便自所述主机接收命令、自所述主机接收数据、向所述主机提供数据及向所述主机提供状态信息。控制器318将来自所述主机的命令转换成可由与状态机316进行通信的命令电路314解译及执行的命令信号。控制器318通常包含用于正写入至或读取自存储器阵列的用户数据的缓冲存储器。
一个实例性存储器系统包括一个包含控制器318的集成电路、及一个或多个分别含有一存储器阵列及相关联的控制电路、输入/输出电路及状态机电路的集成电路芯片。目前的趋势是将一系统中的存储器阵列及控制器电路一同集成于一个或多个集成电路芯片上。存储器系统可作为主机系统的一部分嵌入，或者可包含于一以可抽换方式插入主机系统内的存储卡(或其他封装)中。此一可抽换式卡可包括整个存储器系统(例如包括控制器)或仅包括该(这些)存储器阵列及相关联的外围电路(其中控制器或控制功能嵌入于主机中)。因此，可将控制器嵌入于主机中或包含于一可抽换式存储器系统内。
在某些实施方案中，可组合图4中的某些组件。在不同设计中，可将图4中除存储器单元阵列302以外的一个或多个组件视为一控制电路。
参考图5，说明存储器单元阵列302的一实例性结构。作为一个实例，说明一分割成1,024个块的NAND闪速EEPROM。存储于每一块中的数据同时受到擦除。在一实施例中，块是同时受到擦除的单元的最小单位。在每一块中，在本实例中，均有8,512个列，其划分成偶数列及奇数列。位线也划分成偶数字线(BLe)及奇数字线(BLo)。图5显示四个存储器单元串联连接而形成一NAND串。尽管图中显示在每一NAND串中包含四个单元，然而，也可使用多于或少于四个存储器单元。NAND串的一个端经由一第一选择晶体管SGD连接至对应的位线，而另一个端经由一第二选择晶体管SGS连接至c-源极。
在读取及编程作业的一个实施例中，同时选择4,256个存储器单元。所选存储器单元具有相同的字线及相同种类的位线(例如偶数字线或奇数字线)。因此，可同时读取或编程532个字节的数据。同时受到读取或编程的这532个字节的数据形成一逻辑页面。因此，一个块可存储至少八个逻辑页面(四条字线，每一字线均具有奇数及偶数页面)。当每一存储器单元存储两位数据时(例如一多电平单元)，一个块存储16个逻辑页面。其他大小的块及页面也可与本发明一起使用。此外，也可使用不同于图4及5所示的架构来构建本发明。
在一实施例中，通过在源极线及位线浮动的同时将p-井升至一擦除电压(例如20伏)并将一所选块的字线接地来擦除存储器单元。由于电容性耦合，未选择的字线、位线、选择线及c-源极也被升高至20伏。由此将一强的电场施加至所选存储器单元的隧道氧化物层，且当浮动栅极的电子被发射至衬底侧时，所选存储器单元的数据被擦除。当电子自浮动栅极传送至p井区时，所选单元的阈电压变为负值。可对整个存储器阵列、单独的块、或另一单位的单元实施擦除。
在读取及验证作业中，一所选块的选择栅极(SGD及SGS)升至一个或多个选择电压且所选块的未选定的字线(例如WL0、WL1及WL3)升至一读取通过电压(例如4.5伏)以使晶体管用作通过栅极。所选块的所选字线(例如WL2)连接至一参考电压—其电平是针对每一读取及验证作业来规定，以便判定所关心存储器单元的阈电压是否已达到此电平。例如，在对一两电平存储器单元的读取作业中，可将所选字线WL2接地，以探测阈电压是否高于0v。在对一两电平存储器单元的验证作业中，将所选字线WL2连接至例如2.4v，以便在编程进行时验证阈电压是否已达到至少2.4v。源极及p井在验证期间处于零伏。所选位线(BLe)预充电至一例如0.7v的电平。若阈电压高于字线上的读取或验证电平，则所关心位线(BLe)的电位电平会因存储器单元未导通而保持高电平。另一方面，若阈电压低于读取或验证电平，则所关心位线(BLe)的电位电平会因存储器单元导通而降至一例如低于0.5V的低电平。存储器单元的状态由一连接至位线的读出放大器来探测。
上面所述的擦除、读取及验证作业是根据所属领域中已知的技术来实施。因此，所属领域的技术人员可改变所阐释的许多细节。也可使用所属领域中已知的其他读取及验证技术。
图6图解说明存储两位数据(例如四种数据状态)的存储器单元的阈电压分布。在一实施例中，分布460代表处于已擦除状态(例如存储“11”)的具有负阈电压电平的单元的阈电压分布。分布462代表正存储“10”的单元的阈电压分布。分布464代表存储“00”的存储器单元的阈电压分布。分布“466”代表正存储“01”的单元的阈电压分布。在其他实施例中，每一分布均可对应于不同于上述状态的数据状态。在某些实施方案中，使用一格雷码(gray code)分配将这些数据值(例如逻辑状态)分配给各阈值范围，以使如果一浮动栅极的阈电压错误地偏移至其相邻物理状态，则将仅影响一个位。编程至存储器单元内的数据与所述单元的阈电压范围之间的具体关系相依于对所述单元所采用的数据编码方案。例如，美国专利第6,222,762号及2003年6月13日提出申请的美国专利申请案第10/461,244号“用于一存储器系统的跟踪单元(Tracking Cells ForA Memory System)”，即阐述各种用于多状态闪速存储器单元的数据编码方案，这二者的全文均以引用方式并入本文中。另外，本发明也可对存储多于两位数据的存储器单元行之有效。
在一实施方案中，可将一处于已擦除状态的存储器单元(例如分布460)编程至所述编程状态(分布462、464或466)中的任一状态。在另一实施例中，根据一两步骤方法来编程处于已擦除状态的存储器单元。在该两步骤方法中，以一数据状态形式存储的所述位中的每一位均对应于不同的逻辑页面。换句话说，存储于存储器单元中的每一位均具有一不同的逻辑页面地址，所述逻辑页面地址属于一下部逻辑页面及一上部逻辑页面。例如，在状态“10”中，对于下部逻辑页面存储“0”，且对于上部逻辑页面存储“1”。在一第一编程步骤中，根据要编程至下部逻辑页面内的位来设定所述单元的阈电压电平。如果该位是逻辑“1”，则所述阈电压不改变，因为其因先前已被擦除而处于适当状态(例如分布460)。然而，若要将所述位编程至逻辑“0”，则所述单元的阈电平会升高至处于阈电压分布462内。
在第二编程步骤中，根据正编程至上部逻辑页面内的位来设定所述存储器单元的阈电压电平。如果上部逻辑页面位将为逻辑“1”，则不再进一步进行编程，这是因为所述单元处于对应于阈电压分布460或462的状态之一，而阈电压分布460或462二者均带有一上部页面位“1”。如果上部逻辑页面位将为逻辑“0”，且第一步骤使所述单元保持在对应于阈值460的已擦除状态，则所述编程方法的第二步骤会包括使所述阈电压升至处于阈值分布466内。如果上部逻辑页面位将为逻辑“0”，且作为第一编程步骤的结果所述单元已编程至对应于阈值分布462的状态，则所述编程方法的第二步骤会包括使所述阈电压升至处于阈电压分布464内。所述两步骤方法仅是用于编程多状态存储器的方法的一个实例。也可使用许多其他方法，包括单步骤方法或多于两步骤方法。虽然图6显示四种状态(两个位)，但本发明也可与其他多状态结构一起使用，包括那些包含八种状态、十六种状态、三十二种状态及其他数量种状态的多状态结构。
在一实施例中，使用一已擦除状态及仅一个已编程状态的存储器单元将仅使用两个阈电压分布。例如，阈电压分布460可用于代表已擦除状态且阈电压分布462可用于代表已编程状态。其他状态分配也可与本发明一起使用。
当编程一EEPROM或闪速存储器装置(例如一NAND闪速存储器装置)时，通常对控制栅极施加一编程电压且将位线接地。电子会自沟道注入浮动栅极内。当电子在浮动栅极中积聚时，浮动栅极变成带负电荷且存储器单元的阈电压升至上面所述的阈电压分布之一。通常，施加至控制栅极的编程电压是以一系列脉冲形式施加。在一实施例中，各脉冲的大小随每一连续脉冲而增大一预定步长大小(例如0.4v、0.2v或其他值)。图7显示一施加至闪速存储器单元的控制栅极的编程电压信号Vpgm。
在各编程脉冲之间的周期内，实施验证作业。换句话说，在各连续编程脉冲之间读取一正被并行编程的单元群组中每一单元的编程电平，以确定其是否等于或大于其正编程至的验证电平。对于多状态闪速存储器单元阵列而言，存储器单元将对每一状态实施一验证步骤，以确定存储器单元处于哪一状态中。例如，一能够以四种状态存储数据的多状态存储器单元可能需要针对三个比较点实施验证作业。图8显示三个编程脉冲10a、10b及10c(每一编程脉冲也绘示于图7中)。在各编程脉冲之间为三个验证脉冲，以便实施三次验证作业。根据这三次验证作业，所述系统可判定是否已达到与正并行编程的存储器单元群体中的每一存储器单元相关联的数据状态的阈值比较点。注意，其中一个验证脉冲处于0伏。
本发明涉及用于减少为将一既定量的数据编程至一非易失性存储器内所需的总体时间的技术。一个实施例通过对单个可擦除块内的多个页面进行并行编程来实现更快的总体编程，从而提高写入性能而不增大擦除块大小。例如，可对同一NAND串上的多个存储器单元进行并行编程。在一种实施方案中，在NAND串内相间的存储器单元中建立各种数据条件性沟道编程电位(使用中间的存储器单元(也称作边界存储器单元)作为其间的隔离单元)。可通过一循序数据加载过程、后面跟随一隔离(电压陷获)作业来完成对各种内部电位的设置。将在下文中予以更详细解释的数据加载过程实质上包括使选定进行编程的被寻址存储单元的沟道处于适合进行编程的电压电位并使未选定进行编程的存储单元的沟道处于适合禁止编程的电压电位。一旦该“数据加载”序列完成，所有所选控制栅极(例如要被进行数据条件性编程的被寻址存储单元的控制栅极)便斜升至其编程电压(例如在一实施例中为一可具有高达～20v的大小的脉冲)以实现数据条件性编程。
该编程及所得到的阈电压偏移的大小取决于沟道电位及下伏沟道和源极/漏极储存库的相对存储强度(即相对电容)二者。下伏沟道和源极/漏极储存库用于为要被禁止的存储器单元保持升高的电压。下伏沟道和源极/漏极储存库还用于吸收施加至字线的电压，以使对于正被编程的存储器单元而言所述沟道保持处于或接近0伏(或其他目标电位)。如果下伏沟道和源极/漏极储存库过小(例如有限的阴极编程电荷情景)，则将进行非常轻微的编程，从而需要许多次重复才能达到有用的编程。使用明显更高的电压可能会有些帮助，但并不可取，其会对支持此种更高电压的过程及电路施加更大的负担，从而增大对编程扰动的敏感性以及降低总体可靠性。
如果一个单元的沟道和相邻源极/漏极相对电容不足以支持此种储存库阴极功能，则需要将更多的存储元件串在一起以保持适当的电压电平。例如，这可通过如下方式来完成：设置每第四个存储器单元(即行)进行并行编程，以其中一个中间存储器单元用作隔离且另两个中间存储器单元为数据条件性编程提供额外的阴极储存库电容。倘若为一个十六元件NAND串，此将包括四个并行编程的页面，从而能够在四次数据写入作业中编程该组十六个页面(在一二进制闪速装置中)。如果将NAND串长度加倍至三十二，则可并行编程八个页面，使有效编程速度大体上进一步加倍。然而，擦除块大小也加倍，从而以相同的比例增大无用单元收集区域。此外，实际的写入速度增大量取决于进行验证所需的时间比例，由于必须对并行编程的页面中的每一个页面实施单独的验证作业，因而进行验证所需的时间比例不会变化。
为增大相对电容以便更好地支持此种储存库阴极功能，可对每第八个或每第十六个存储器单元进行并行编程，以其中一个中间存储器单元用作隔离且其他中间存储器单元为数据条件性编程提供额外的阴极储存库电容。应注意，并行编程的存储器单元的数量取决于提供额外阴极储存库电容的中间存储器单元的数量。为提供必要的额外阴极储存库电容所需的中间存储器单元的数量取决于晶体管及相邻源极/漏极结的装置物理性质。重要的是有足够的中间存储器单元来提供必要的额外阴极储存库电容。
图9绘示一具有三十二个存储器单元502-564的NAND串。所述NAND串还包括一源极侧选择栅极500及一漏极侧选择栅极566。连接至源极侧选择栅极500的控制栅极的是一选择信号SGS。连接至漏极侧选择栅极566的控制栅极的是一选择信号SGD。图9所示的每一存储器单元均连接至一字线。存储器单元502连接至字线WL0。存储器单元504连接至字线WL1。存储器单元506连接至字线WL2。存储器单元508连接至字线WL3。存储器单元510连接至字线WL4。存储器单元512连接至字线WL5。存储器单元514连接至字线WL6。存储器单元516连接至字线WL7。存储器单元518连接至字线WL8。存储器单元520连接至字线WL9。存储器单元522连接至字线WL10。存储器单元524连接至字线WL11。存储器单元526连接至字线WL12。存储器单元528连接至字线WL13。存储器单元530连接至字线WL14。存储器单元532连接至字线WL15。存储器单元534连接至字线WL16。存储器单元536连接至字线WL17。存储器单元538连接至字线WL18。存储器单元540连接至字线WL19。存储器单元542连接至字线WL20。存储器单元544连接至字线WL21。存储器单元546连接至字线WL22。存储器单元548连接至字线WL23。存储器单元550连接至字线WL24。存储器单元552连接至字线WL25。存储器单元554连接至字线WL26。存储器单元556连接至字线WL27。存储器单元558连接至字线WL28。存储器单元560连接至字线WL29。存储器单元562连接至字线WL30。存储器单元564连接至字线WL31。将使用图9所示的NAND串来解释本发明。然而，应注意，本发明也可与其他类型的非易失性存储器一起使用。
为举例起见，假定一其中对图9所示NAND串上的两个存储器单元进行并行编程的实施例。在一种实施方案中，将所述NAND串划分成两个区域。例如，假定一底部区域包括存储器单元502-532且一顶部区域包括存储器单元534-564。在一编程过程期间，顶部区域中的一个存储器单元将与底部区域中的一个存储器单元并行编程。存在许多种适用于选取底部区域中的哪一存储器单元与顶部区域中的哪一存储器单元配对的方法。在一实例中，顶部区域中的所述存储单元距底部区域中的所述存储单元16个存储单元(NAND串上的总的单元除以群组数量)。此意味着存储单元518将与存储单元550并行编程，存储单元520将与存储单元552并行编程等等。
图10为一流程图，其说明一种使用上述技术进行编程的过程的一个实施例。在步骤602中，选择要编程的存储器部分。在一种实施方案中，此可为适合于存储器结构的一个或多个写入单位。写入单位的一实例称作页面。在其他实施例中，也可使用其他单位及/或结构。在步骤604中，有时使用一预编程过程，其中对所寻址存储器单元实施非数据相关编程，以使存储元件的磨损平均化并为随后的擦除提供一更均匀的起始点。在步骤606中，实施一适合于正使用的存储元件类型的擦除过程。一合适的智能擦除过程的一个实例阐述于美国专利第5,095,344号中，该专利的全文以引用方式并入本文中。步骤608包括一可选的软编程过程，其设计用于在实际写入阶段中将所擦除存储器单元的阈电压置入一更均匀的起始范围内。在一实施例中，如果任何存储器单元在擦除过程中(或在软编程过程中)验证失败，则可将其映射出逻辑地址空间外。此时，存储器即准备进行数据条件性编程阶段。
在步骤610中，将编程电压(Vpgm)设定为一初始值。例如，在某些实施例中，使用图7所示的波形且步骤610包括设定初始脉冲。此外，在步骤610中，将编程计数器(PC)初始化至零。
在步骤618中，建立各种编程状态。在上文所述的在一32单元NAND链上包括两个群组的实例中，存在两个状态设置：底部群组的一第一编程状态及顶部群组的一第二编程状态。如果存在多于两个群组(例如4个、5个、6个等等)，则(在一实施例中)为每一群组设置一编程状态。在一种实施方案中，自最接近于源极线的群组开始，循序地设置编程状态。尽管可在不同时刻建立所述各种编程状态，然而在施加编程脉冲之前，其均将持续至少一共用时间部分。例如，在完成步骤618之后，将设定所有群组的编程状态。
在步骤620中，并行地施加编程脉冲。如果正在并行地编程两个存储器单元，则施加两个编程脉冲：对正在编程的第一存储器单元施加一个编程脉冲并对正在编程的第二存储器单元并行地施加一第二编程脉冲。如果正在并行地编程四个存储器单元，则施加四个编程脉冲。
在步骤622中，对正在并行编程的存储器单元实施一验证过程。在步骤622的验证过程期间，如果一正在编程的存储器单元已获得其目标阈电压状态，则在所述数据编程会话的其余部分期间禁止对其进一步编程。正在并行编程的两个存储器单元可在不同的时刻达到其目标阈电压状态，从而使这些存储器单元在不同的时刻被禁止。因此，存在一其中一个存储器单元正在被编程、而另一存储器单元则被禁止的时刻。尽管可出现此种情形，然而对存储器单元的编程过程仍在时间上重叠。
在步骤624中，判定是否每一存储器单元均已验证出其阈电压处于该存储器单元的目标阈电压状态。如果是，则在步骤626中成功地完成编程过程(状态＝通过)，从而退出图10所示的编程循环。如果并非所有存储器单元均全部得到验证，则判定编程计数器(PC)是否小于20。如果编程计数器(PC)不小于20(步骤628)，则所述编程过程指示一“失败”状态，从而再次退出图10所示的编程循环(步骤630)。如果所述编程计数器(PC)小于20，则在步骤632中，使编程计数器(PC)递增1且使编程电压向上步进至下一脉冲。在步骤632之后，所述过程环回至步骤620并对存储器单元施加该组编程状态。
图11为一流程图，其说明用于建立编程状态的过程(图10中的步骤618)的一个实施例的更多细节。图11中的各步骤构建一如上文所述将一NAND串划分成两个群组的实例。为易于进行说明，假定图9中的存储器单元518及550将要进行并行编程。注意，尽管各实例大多与图9中的NAND串相关，然而在许多实施方案中，将对许多NAND串同时编程(例如如上文所述可同时对一个块的所有偶数位线或所有奇数位线同时编程)。
在步骤700中，接通漏极侧选择栅极556。例如，可对信号SGD施加Vdd。在步骤702中，将底部群组中存储器单元的数据施加至位线。例如，连接至将不接受编程的底部群组存储器单元的NAND串的位线可接收一禁止电压，例如Vdd(例如-2.5伏)，且连接至将接受编程的NAND串的位线可接收一启动编程的电压(例如～0伏)。在其他实施例中，所述位线可接收一允许进行局部或降低速度编程的中间电压(例如1.5v或其他值)。例如，作为一粗略/精细编程方法的一部分，所述中间电压可用于使编程减速。关于粗略/精细编程方法的更多信息可见于以引用方式全文并入本文中的如下专利文献中：2004年1月27日提出申请的第10/766,217号美国专利申请案“对非易失性存储器的粗略/精细编程的有效验证(Efficient Verification for Coarse/FineProgramming of Non-Volatile Memory)”；2002年1月22日提出申请的第10/051,372号美国专利申请案“适于在单个存储器单元中存储一多值数据的非易失性半导体存储器装置(Non-Volatile Semiconductor Memory Device Adapted to Store A Multi-ValuedData in a Single Memory Cell)”；第6,301,161号美国专利；第5,712,815号美国专利；第5,220,531号美国专利；及第5,761,222号美国专利。
在步骤702中施加至位线的数据是用于底部群组中的存储器单元。例如，所述数据用于存储器单元518。
在步骤704中，对连接至NAND串的字线施加一个或多个升高的电压。在位线处接收0伏的那些NAND串将耗散所述升高的电压，以使那些NAND串(包括底部群组)的沟道区将处于或接近0伏。倘若对字线施加一9伏的升高的电压，在位线处接收2.5伏的那些NAND串的沟道区将升压例如至大约7.5伏。
考虑如果VG-VS＞VTH则NAND串中的一晶体管将接通，其中VG是施加至栅极的电压，VS是源极处的电压且VTH是晶体管的阈电压。NAND晶体管是对称的，因为其两侧中的每一侧均可为源极或漏极。具有较低电压的侧通常称作源极。因此，当电压变化时，哪一侧为源极及哪一侧为漏极也可变化。如果VG小于VTH，则切断晶体管(源极与漏极之间不导通)。如果相对于一既定的VG升高VS与VD二者，以使VG-VS＜VTH(记住VD＞VS)，则所述装置也切断。
为禁止一NAND串编程，将要被禁止的位线(称作未选定的位线)升至Vdd(例如-2.5伏)。在一实施例中，漏极侧选择栅极的控制栅极也处于Vdd，从而使选择栅极导通。然后通过施加至字线的升高的电压对未选定位线上的NAND串进行升压，此会升高NAND串中的电压。当NAND串中的电压达到VG-VTH(选择栅极的)时，则选择栅极将切断，此将使NAND串自位线隔离从而使NAND串上的电压将不会耗散至位线内。NAND串上的电压将随后继续增大以使其高于VG，但由于位线电位大于VG-VTH，因而选择栅极将保持切断且NAND串中的电压将继续与增大的升高电压一致地增大例如至约7.5伏。当沟道中的电压处于该升高的电位(例如7.5伏)时，隧道介电质两端的差将不足以使电子在编程时间期间隧穿至浮动栅极内而可能造成数据状态失败。
在步骤706中，对于每一NAND串而言，底部群组与顶部群组之间的边界单元将被切断。在一实施例中，边界单元是处于各群组之间边界处的存储器单元。在上述实例中，底部群组与顶部群组之间的边界单元可为存储器单元532或存储器单元534。在另一实施例中，边界单元可为位于正在编程的这两个存储器单元之间中点处的存储器单元。在其他实施例中，边界单元可为正在编程的这两个存储器单元之间的某个其他存储器单元。在一种实施方案中，通过对边界单元的控制栅极施加一小于该边界单元的阈电压的电压来切断边界单元。在一个实例中，可使一得到擦除的存储器单元具有一负的阈电压；因此，为确保切断边界单元，对边界单元的控制栅极施加负的电压(例如-4伏)。
注意，在某些实施例中，边界单元是也可能需要编程的存储器单元。当是对一为边界单元的存储器单元进行编程的时候时，一不同的存储器单元将变为边界单元。例如，一相邻的存储器单元或在NAND串中相距两个或更多个存储单元并隔开正被编程的存储器单元的存储单元可变成新的边界单元。
在步骤708中，将顶部群组的字线复位(例如复位至0伏)。在步骤710中，对顶部群组的位线施加数据。在步骤712中，对顶部群组的字线施加一个或多个升高的电压，同时使早已施加至底部群组的字线的电压保持不变。在步骤710中在位线处接收0伏的那些NAND串将耗散在步骤712中施加至顶部群组的升高的电压，从而使沟道区处于或接近0伏。在施加至字线的升高的电压为9伏的情况下，在步骤710中在位线处接收2.5伏的那些NAND串的(顶部群组的)沟道将升压例如至大约7.5伏。在步骤714中，视需要切断漏极侧选择栅极(例如通过将其控制栅极电压降低至0伏)。
图12为一定时图，其解释根据图11所示过程工作的七个信号(VBL，VSGD，VTUWL，VBUWL，VWL8，VWL24及VWL15)的行为。图12所示各信号执行图10中的618与620两个步骤。注意，图12绘制各种信号的电压-时间图。为改善所述解释，为各时间单位分配编号。在一个实例性实施方案中，各时间单位可对应于微秒。然而，本发明决非仅限于任一特定定时且所述时间单位只是出于举例目的而选取。
位线电压VBL的曲线图显示四个可能的位线电压信号：A，B，C及D。处于大约0伏的到14个时间单位为止的信号A施加至一位线以允许对底部群组的一存储器单元进行编程。处于大约2.5伏的到14个时间单位为止的信号B施加至一位线以禁止底部群组的一存储器单元。处于大约2.5伏的自18个时间单位开始直到视需要33个时间单位为止的信号C施加至一位线以禁止顶部群组的一存储器单元。处于大约0伏的自18个时间单位开始并视需要保持于此处直到33个时间单位为止的信号D施加至一位线以允许对顶部群组的一存储器单元进行编程。这些可选的状态是下文所述VSGD的可选波形考虑因素。信号A或信号B将作为图11中步骤702的一部分加以确定。信号C或信号D将作为步骤710的一部分加以确定。因此，当进行编程时，存在四种可能的位线电压VBL的形式：(1)信号A后跟随信号C，以对底部群组中的存储器单元进行编程、同时禁止顶部群组中的存储器单元，(2)信号A后跟随信号D，以对底部群组中的存储器单元进行编程并对顶部群组中的存储器单元进行编程，(3)信号B后跟随信号C，以禁止底部群组中的存储器单元并禁止顶部群组中的存储器单元，及(4)信号B后跟随信号D，以禁止底部群组中的存储器单元并对顶部群组中的存储器单元进行编程。对位线施加这四个波形中的哪一个取决于所要存储的数据及存储器单元的当前阈电压。
作为步骤700的一部分，在时刻0处将施加至漏极侧选择栅极的电压VSGD升至大约5伏。在时间单位5处，将VSGD降低至2.5伏。在时刻20处，将其升至5伏，并然后接着在时刻25处降低至2.5伏。在时刻30处，按照图11中的步骤714将VSGD视需要降低至0伏。注意，在时间单位30处视需要将VSGD带至0v会释放位线，从而允许VBL变化以使位线可用于其他目的。另一选择为，可在该编程步骤(例如到时刻58为止)及此后的切断的持续时间中使VSGD停留在2.5伏的所选电压电平。在此种情形中，信号C及D的位线电压条件VBL也应保持该持续时间(例如大约至时刻58)。当VSGD处于5伏时的周期用于在每一升压阶段之前对位线进行预充电。
信号VTUWL是与顶部群组中的存储器单元相关联的未选定字线(顶部未选定字线)上的电压。信号VBUWL是连接至底部群组中存储器单元的未选定字线(底部未选定字线)上的电压。信号VWL8是连接至图9中底部群组中被选择进行编程的存储器单元518的所选字线WL8上的电压。信号VWL24是连接至顶部群组中被选择进行编程的存储器单元550的所选字线WL24上的电压。信号VWL15是连接至边界存储器单元532上的字线WL15上的电压。在当VSGD处于5伏的初始周期期间，信号VTUWL、VBUWL、VWL8、VWL24及VWL15升至大约1.5伏，以便对位线/NAND串预充电。在时刻5处，按照图11中的步骤704，信号VTUWL、VBUWL、VWL8、VWL24及VWL15升至大约9.5伏(也可为9伏或其他电平)，以提供一升高的电压。在位线上接收信号B的那些NAND串将升压且在位线上接收信号A的那些NAND串将保持处于或接近0伏。在时刻10处，通过将VWL15降低至大约-4伏而切断边界单元(按照步骤706)。通过在时刻15处将信号VTUWL及VWL24降低至0伏而在步骤708中使顶部群组的字线复位。VBUWL保持处于9.5伏直至时刻55为止。VWL8保持处于9.5伏直至在时刻35处开始编程为止。
此时，已为底部存储器单元群组建立并保持一第一编程状态。在一实施例中，底部群组晶体管的沟道将处于或接近0伏以便进行编程或者处于或接近7.5伏以便禁止编程。
作为步骤710的一部分，将在VBL上对信号C或信号D加以确定。信号VTUWL及VWL24在时刻20处升至大约1.5v以允许NAND串预充电，并在时刻25处升至大约9.5伏以在步骤712中为顶部群组提供升压，且在时刻55之前保持处于9.5伏。按照步骤714，在时刻30处视需要将漏极侧晶体管的控制栅极电压VSGD降低至0伏，以便切断选择晶体管。此时，已为顶部存储器单元群组建立并保持一第二编程状态。在一实施例中，顶部群组晶体管的沟道将处于或接近0伏以便进行编程或者处于或接近7.5伏以便禁止编程。注意，此时第一编程状态与第二编程状态二者均持续存在。在该实例性波形中所述的与在时间间隔0至5及20至25中将VSGD升至5v相关联的预充电状态是可选的。在其他实施例中，未使用此种预充电作业，且在那些时间间隔期间VSGD保持处于2.5v。
在时刻35处，对VWL8及VWL24施加编程脉冲。在一实施例中，脉冲的大小可在12伏与20伏之间变化。因此，VWL8与VWL24二者在时刻35处均升至所需编程脉冲电压的大小，且如刚刚所述的位线相关数据编程设置所决定，对存储器单元518与550二者进行并行编程。编程脉冲持续至时刻55为止，此时，VTUWL、VBUWL、VWL8、VWL24及VWL15(及视需要VBL和VSGD)全部被带至0伏。
图13是一流程图，其说明用于建立编程状态的过程(图10中的步骤618)的另一实施例的更多细节。图13所示各步骤构建一将一NAND串划分成四个群组以便对一共用NAND串上的四个存储器单元进行并行编程的实例。在使用图9所示NAND串的一个此种实施方案中，第一群组对应于存储器单元502-516、第二群组对应于存储器单元518-532、第三群组对应于存储器单元534-548且第四群组对应于存储器单元550-564。一个实例性的边界单元组包括存储器单元516、532及548。其他存储器单元也可用作边界单元。
在图13中的步骤750中，接通漏极侧选择栅极556。例如，可对信号SGD施加Vdd。在步骤702中，对位线施加数据。在步骤752中施加至位线的数据是用于第一群组中正被编程的存储器单元。例如，所述数据是用于存储器单元508。在步骤754中，对连接至NAND串的字线施加一个或多个升高的电压。在步骤756中，第一群组与第二群组之间的边界单元将被切断。在步骤758中，将用于未被切断的群组(例如群组2-4)的字线复位。群组1字线保持处于升高的电压。在步骤760中，对位线施加第二群组的数据。在步骤762中，对用于未被切断的群组(群组2-4)的字线施加一个或多个升高的电压。在步骤764中，第二群组与第三群组之间的边界单元被切断。
在步骤766中，将用于未被切断的群组(例如群组3-4)的字线复位。用于群组1及2的字线保持处于升高的电压。在步骤768中，对位线施加第三群组的数据。在步骤770中，对用于未被切断的群组(群组3-4)的字线施加一个或多个升高的电压。在步骤772中，切断第三群组与第四群组之间的边界单元。
在步骤774中，将用于未被切断的群组(例如群组4)的字线复位。群组1、2及3的字线保持处于升高的电压。在步骤776中，对位线施加第四群组的数据。在步骤778中，对用于未被切断的群组(群组4)的字线施加一个或多个升高的电压。在步骤780中，视需要切断漏极侧选择栅极。对此种可选的选择栅极切断的考量因素类似于前面针对所述两群组情形所阐述的考量因素。注意，在一实施例中，对许多NAND串同时执行图13所示过程。
图13所示过程说明使用四个群组以便可对一NAND串上的四个存储器单元同时进行编程。图13所示过程可经修改以与多于四个群组一起使用，以便可对一NAND串上的多于四个存储器单元同时编程。例如，可对每一额外群组重复执行步骤758-764(其中步骤760的迭代施加适当的数据且步骤764切断适当的边界单元)。
图14是一流程图，其说明一种验证过程的一个实施例。在一种实例性实施方案中，对一划分成两个群组的NAND串作为图10中步骤622的一部分执行图14中的过程。注意，尽管对多个存储器单元同时编程，然而在一实施例中循序地执行所示验证过程。在步骤820中，对与底部群组相关的未选定字线施加通过电压。换句话说，底部群组中除被选择进行编程的存储器单元以外的所有存储器单元的字线均接收一通过电压。所述通过电压(例如4.5伏)经设计以确保使每一未选定的存储器单元均充分接通。在步骤822中，对与底部群组中被选择进行编程的存储器单元相关联的字线施加一个或多个验证脉冲(适于正被编程的数据的类型)。步骤822也可如上文所述包括对位线进行预充电。对于所述验证脉冲中的每一验证脉冲，均对数据进行检测。对二进制存储器存储使用一个验证脉冲，且对多状态存储器存储则使用多个验证脉冲(例如按照图8为状态-1的总数量)。在步骤824中，系统判定所述存储器单元是否已达到其目标阈电压状态。如果一存储器单元已达到其目标阈电压状态，则在步骤826中将该存储器单元锁定而不再进行进一步编程(例如通过将其位线电压升至Vdd)，从而在该编程会话的持续时间中将编程终止于该存储器单元。
在步骤828中，对与顶部群组相关的未选定字线施加通过电压。换句话说，顶部群组中除被选择进行编程的存储器单元以外的所有存储器单元的字线均接收一通过电压。所述通过电压(例如4.5伏)经设计以确保使每一未选定的存储器单元均充分接通。在步骤830中，对与顶部群组中被选择进行编程的存储器单元相关联的字线施加一个或多个验证脉冲。步骤830也可如上文所述包括对位线进行预充电。对于所述验证脉冲中的每一验证脉冲，均对数据进行检测。在步骤832中，系统判定所述存储器单元是否已达到其目标阈电压状态。如果一存储器单元已达到其目标阈电压，则在步骤834(类似于步骤826)中将该存储器单元锁定而不再进行进一步编程(例如通过将其位线电压升至Vdd)。注意，图14所示过程同时对多个NAND串执行。此外，图14所示过程可经修改以通过对每一额外群组重复步骤820-826而用于多于两个群组。
出于例示及说明目的，上文已通过了对本发明的详细说明。本文并不打算作为穷尽性说明或将本发明限制于所揭示的确切形式。根据上文的教示也可作出许多种修改及改变。选择所述实施例是为了最佳地解释本发明的原理及其实际应用，从而使所属领域的其他技术人员能够以适合于所构想的具体应用的各种实施例形式及使用各种修改来最佳地利用本发明。本发明的范畴打算由随附权利要求书来界定。

Claims (40)

1、一种用于对非易失性存储器进行编程的方法，其包括：
对一第一NAND串上的一第一非易失性存储元件进行编程；及
对所述第一NAND串上的一第二非易失性存储元件进行编程，对所述第一非易失性存储元件进行的所述编程在时间上与对所述第二非易失性存储元件进行的所述编程重叠。
2、如权利要求1所述的方法，其中：
所述对一第一非易失性存储元件进行编程的步骤包括对所述第一非易失性存储元件的一控制栅极施加一第一编程脉冲；及
所述对一第二非易失性存储元件进行编程的步骤包括在对所述第一非易失性存储元件的所述控制栅极施加所述第一编程脉冲的同时，对所述第二非易失性存储元件的一控制栅极施加一第二编程脉冲。
3、如权利要求1所述的方法，其中：
所述对一第一非易失性存储元件进行编程的步骤包括为所述第一非易失性存储元件建立一第一编程状态；及
所述对一第二非易失性存储元件进行编程的步骤包括为所述第二非易失性存储元件建立一第二编程状态，所述第二编程状态与所述第一编程状态分离。
4、如权利要求3所述的方法，其中：
所述第一编程状态包括一处于或接近于0伏的沟道电压；及
所述第二编程状态包括一处于或接近于一禁止电平的沟道电压。
5、如权利要求3所述的方法，其中：
所述第一编程状态包括一处于或接近于0伏的沟道电压；及
所述第二编程状态包括一处于或接近于一延缓(retard)但不禁止编程的电平的沟道电压。
6、如权利要求1所述的方法，其进一步包括：
在对所述第一非易失性存储元件进行编程的同时，对一第二NAND串上的一第三非易失性存储元件进行编程；及
在对所述第二非易失性存储元件进行编程的同时，对所述第二NAND串上的一第四非易失性存储元件进行编程，对所述第三非易失性存储元件进行的所述编程在时间上与对所述第四非易失性存储元件进行的所述编程重叠。
7、如权利要求1所述的方法，其进一步包括：
对所述第一NAND串上的一第三非易失性存储元件进行编程，对所述第三非易失性存储元件进行的所述编程在时间上与对所述第一非易失性存储元件进行的所述编程重叠。
8、如权利要求7所述的方法，其进一步包括：
对所述第一NAND串上的一第四非易失性存储元件进行编程，对所述第四非易失性存储元件进行的所述编程在时间上与对所述第一非易失性存储元件进行的所述编程重叠。
9、如权利要求1所述的方法，其中：
所述第一NAND串包括一第一非易失性存储元件群组及一第二非易失性存储元件群组；
所述第一群组包括所述第一非易失性存储元件；
所述第二群组包括所述第二非易失性存储元件；
所述第一NAND串包括一边界存储元件，所述边界存储元件在所述第一群组与所述第二群组之间的一边界处起作用达至少一时间周期；及
所述第一NAND串包括一选择栅极。
10、如权利要求9所述的方法，其中所述对一第一非易失性存储元件进行编程及对一第二非易失性存储元件进行编程的步骤包括：
对一与所述第一NAND串相关联的位线施加一第一值；
对与所述第一NAND串相关联的字线进行升压，以根据所述第一值为所述第一群组形成一第一状态；
切断所述边界存储元件以为所述第一群组保持所述第一状态；
对所述位线施加一第二值；及
对与所述第一NAND串相关联的所述字线的至少一子集进行升压，以根据所述第二值为所述第二群组形成一第二状态，所述第一状态与所述第二状态在时间上重叠。
11、如权利要求10所述的方法，其中：
所述对一第一非易失性存储元件进行编程的步骤包括对所述第一非易失性存储元件的一控制栅极施加一第一编程脉冲；及
所述对一第二非易失性存储元件进行编程的步骤包括在对所述第一非易失性存储元件的所述控制栅极施加所述第一编程脉冲的同时，对所述第二非易失性存储元件的一控制栅极施加一第二编程脉冲。
12、如权利要求1所述的方法，其中：
所述第一非易失性存储元件及所述第二非易失性存储元件为多状态NAND闪速存储器晶体管。
13、如权利要求1所述的方法，其中：
所述第一NAND串是在一可抽换式存储卡上。
14、一种用于对非易失性存储器进行编程的方法，其包括：
对一第一非易失性存储元件进行编程；及
在对所述第一非易失性存储元件进行编程的同时，对一第二非易失性存储元件进行编程，所述第一非易失性存储元件与所述第二非易失性存储元件为一非易失性存储元件群组的一部分，所述非易失性存储元件群组具有与一共用选择线相关联的沟道。
15、如权利要求14所述的方法，其中：
对所述第一非易失性存储元件的所述编程包括为所述第一非易失性存储元件建立一第一编程状态；及
对所述第二非易失性存储元件的所述编程包括为所述第二非易失性存储元件建立一第二编程状态，所述第二编程状态与所述第一编程状态分离。
16、如权利要求14所述的方法，其进一步包括：
对一第三非易失性存储元件进行编程，所述第三非易失性存储元件是所述非易失性存储元件群组的一部分，对所述第三非易失性存储元件的所述编程在时间上与对所述第一非易失性存储元件的所述编程重叠；及
对一第四非易失性存储元件进行编程，所述第四非易失性存储元件是所述非易失性存储元件群组的一部分，对所述第四非易失性存储元件的所述编程在时间上与对所述第一非易失性存储元件的所述编程重叠。
17、如权利要求14所述的方法，其中所述对一第一非易失性存储元件进行编程及对一第二非易失性存储元件进行编程的步骤包括：
对一共用位线施加一第一值；
对与所述群组相关联的字线进行升压，以根据所述第一值为所述第一非易失性存储元件形成一第一状态；
切断一与所述群组相关联的边界存储元件，以为所述第一非易失性存储元件保持所述第一状态；
对所述共用位线施加一第二值；及
对与所述群组相关联的所述字线的至少一子集进行升压，以根据所述第二值为一第二非易失性存储元件形成一第二状态，所述第一状态与所述第二状态在时间上重叠。
18、如权利要求17所述的方法，其中：
所述第一非易失性存储元件及所述第二非易失性存储元件为NAND闪速存储器装置；及
所述共用选择线为一漏极侧选择栅极控制线。
19、如权利要求14所述的方法，其中：
所述第一非易失性存储元件及所述第二非易失性存储元件为多状态NAND闪速存储器装置；
对所述第一非易失性存储元件的所述编程包括将所述第一非易失性存储元件的一阈电压升至一第一已编程状态；及
对所述第二非易失性存储元件的所述编程包括将所述第二非易失性存储元件的一阈电压升至一第二已编程状态。
20、一种非易失性存储系统，其包括：
一与一共用源极/漏极控制线及一共用选择线相关联的非易失性存储元件群组，所述群组包括一第一非易失性存储元件及一第二非易失性存储元件；及
一控制电路，所述控制电路促成对所述第一非易失性存储元件的编程，所述控制电路促成在对所述第一非易失性存储元件的所述编程期间对所述第二非易失性存储元件的编程。
21、如权利要求20所述的非易失性存储系统，其中：
所述控制电路为所述第一非易失性存储元件建立一第一编程状态并为所述第二非易失性存储元件建立一第二编程状态，所述第二编程状态与所述第一编程状态分离。
22、如权利要求20所述的非易失性存储系统，其中：
所述群组包括一第三非易失性存储元件及一第四非易失性存储元件；
所述控制电路促成在对所述第一非易失性存储元件的所述编程期间对所述第三非易失性存储元件的编程；及
所述控制电路促成在对所述第一非易失性存储元件的所述编程期间对所述第四非易失性存储元件的编程。
23、如权利要求20所述的非易失性存储系统，其中所述控制电路执行一种包括如下步骤的方法：
对所述共用源极/漏极控制线施加一第一值；
对与所述群组相关联的字线进行升压，以根据所述第一值为所述第一非易失性存储元件形成一第一状态；
切断一与所述群组相关联的边界存储元件，以为所述第一非易失性存储元件保持所述第一状态；
对所述共用源极/漏极控制线施加一第二值；及
对与所述群组相关联的所述字线的至少一子集进行升压，以根据所述第二值为一第二非易失性存储元件形成一第二状态，所述第一状态与所述第二状态在时间上重叠。
24、如权利要求23所述的非易失性存储系统，其中
所述控制电路通过对所述第一非易失性存储元件的一控制栅极施加一第一编程脉冲来对所述第一非易失性存储元件进行编程；及
所述控制电路通过在对所述第一非易失性存储元件的所述控制栅极施加所述第一编程脉冲的同时，对所述第二非易失性存储元件的一控制栅极施加一第二编程脉冲来对所述第二非易失性存储元件进行编程。
25、如权利要求24所述的非易失性存储系统，其中：
所述非易失性存储元件群组包括一NAND串上的NAND闪速存储器装置；
所述共用源极/漏极控制线是一用于所述NAND串的位线；及
所述共用选择线是一用于所述NAND串的漏极侧选择栅极控制线。
26、如权利要求20所述的非易失性存储系统，其中：
所述控制电路包括一控制器、一状态机、若干解码器及若干读出放大器。
27、一种用于对非易失性存储器进行编程的方法，其包括：
为一第一非易失性存储元件建立一第一编程状态；
在所述第一编程状态持续的同时，为一第二非易失性存储元件建立一第二编程状态，所述第一编程状态不同于所述第二编程状态以使所述第一非易失性存储元件编程至一不同于所述第二非易失性存储元件的电平，所述第一非易失性存储元件及所述第二非易失性存储元件为一非易失性存储元件群组的一部分，所述非易失性存储元件群组与一共用源极/漏极控制线及一共用选择线相关联；及
使用所述第一编程状态对所述第一非易失性存储元件进行编程且使用所述第二编程状态对所述第二非易失性存储元件进行编程。
28、如权利要求27所述的方法，其中：
所述编程包括对所述第一非易失性存储元件施加一编程脉冲及对所述第二非易失性存储元件施加一编程脉冲。
29、如权利要求27所述的方法，其中：
所述建立一第一编程状态包括对所述共用源极/漏极控制线施加一第一值、对与所述群组相关联的字线进行升压、及切断一与所述群组相关联的边界非易失性存储元件；及
所述建立一第二编程状态包括对所述共用源极/漏极控制线施加一第二值，及对与所述共用源极/漏极控制线相关联的所述字线的至少一子集进行升压。
30、如权利要求29所述的方法，其中：
所述第一非易失性存储元件及所述第二非易失性存储元件是一NAND串上的NAND闪速存储器装置；
所述共用源极/漏极控制线是一连接至所述NAND串的位线；
所述共用选择线是一用于所述NAND串的漏极侧选择栅极控制线；及
对所述第一非易失性存储元件的所述编程在时间上与对所述第二非易失性存储元件的所述编程重叠。
31、一种非易失性存储系统，其包括：
一与一共用源极/漏极控制线及一共用选择线相关联的非易失性存储元件群组，所述群组包括一第一非易失性存储元件及一第二非易失性存储元件；及
一控制电路，所述控制电路为所述第一非易失性存储元件建立一第一编程状态，并在所述第一编程状态持续的同时为所述第二非易失性存储元件建立一分离的第二编程状态，所述控制电路促成根据所述第一编程状态对所述第一非易失性存储元件的编程及根据所述第二编程状态对所述第二非易失性存储元件的编程。
32、如权利要求31所述的设备，其中：
对所述第一非易失性存储元件的所述编程包括对所述第一非易失性存储元件施加一编程脉冲且对所述第二非易失性存储元件的所述编程包括对所述第二非易失性存储元件施加一编程脉冲。
33、如权利要求31所述的设备，其中：
所述建立一第一编程状态包括使一第一值被施加至所述共用源极/漏极控制线、使与所述群组相关联的字线接收一个或多个升高电压、及切断一与所述群组相关联的边界非易失性存储元件；及
所述建立一第二编程状态包括使一第二值被施加至所述共用源极/漏极控制线、及使与所述群组相关联的所述字线的至少一子集接收升高电压。
34、如权利要求31所述的设备，其中：
所述第一非易失性存储元件及所述第二非易失性存储元件是一NAND串上的NAND闪速存储器装置；
所述共用源极/漏极控制线是一连接至所述NAND串的位线；
所述共用选择线是一用于所述NAND串的漏极侧选择栅极控制线；及
对所述第一非易失性存储元件的所述编程在时间上与对所述第二非易失性存储元件的所述编程重叠。
35、如权利要求34所述的设备，其中：
对所述第一非易失性存储元件的所述编程包括对所述第一非易失性存储元件施加一编程脉冲且对所述第二非易失性存储元件的所述编程包括对所述第二非易失性存储元件施加一编程脉冲；
所述建立一第一编程状态包括使一第一值被施加至所述共用源极/漏极控制线、使与所述群组相关联的字线接收一个或多个升高电压、及切断一与所述群组相关联的边界非易失性存储元件；及
所述建立一第二编程状态包括使一第二值被施加至所述共用源极/漏极控制线、及使与所述群组相关联的所述字线的至少一子集接收升高电压。
36、一种用于对非易失性存储器进行编程的方法，其包括：
为一第一NAND串上的一第一非易失性存储元件建立一第一编程状态；
在所述第一编程状态持续的同时，为所述第一NAND串上的一第二非易失性存储元件建立一第二编程状态，所述第一编程状态与所述第二编程状态分离；及
使用所述第一编程状态对所述第一非易失性存储元件进行编程及使用所述第二编程状态对所述第二非易失性存储元件进行编程。
37、一种用于对非易失性存储器进行编程的方法，其包括：
对一位线施加一第一值；
对与一非易失性存储元件群组相关联的字线进行升压，以基于所述第一值形成一第一状态，所述非易失性存储元件群组与所述位线相关联；
切断所述群组的一第一非易失性存储元件，以为所述群组的一第二非易失性存储元件保持所述第一状态；
对所述位线施加一第二值；
对所述字线的至少一子集进行升压，以根据所述第二值为所述群组的一第三非易失性存储元件形成一第二状态，所述第一状态与所述第二状态在时间上重叠；及
对所述第二非易失性存储元件及所述第三非易失性存储元件进行编程。
38、如权利要求37所述的方法，其中：
对所述第二非易失性存储元件及所述第三非易失性存储元件的所述编程包括对所述第二非易失性存储元件施加一编程脉冲及对所述第三非易失性存储元件施加一编程脉冲。
39、如权利要求37所述的方法，其中：
所述非易失性存储元件群组是一NAND串。
40、如权利要求37所述的方法，其中：
所述第一非易失性存储元件、所述第二非易失性存储元件及所述第三非易失性存储元件是一NAND串上的多状态NAND闪速存储器装置。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101552036A (zh) * 2008-03-31 2009-10-07 三星电子株式会社 具有哑单元的快闪存储设备及其操作方法
CN102667948A (zh) * 2009-11-11 2012-09-12 桑迪士克科技股份有限公司 减小存储器沟道与浮置栅极耦合的数据状态相关沟道升压
CN103155044A (zh) * 2010-07-21 2013-06-12 莫塞德技术公司 用于闪速存储器的多页编程方案
CN103366813A (zh) * 2012-03-26 2013-10-23 上海华虹Nec电子有限公司 非挥发性存储器的擦除方法
US8644061B2 (en) 2008-10-17 2014-02-04 Samsung Electronics Co., Ltd. Variable resistance memory device performing program and verification operation
CN106062882A (zh) * 2013-10-24 2016-10-26 桑迪士克科技有限责任公司 用于数据储存装置的功率降保护
CN110675908A (zh) * 2018-07-03 2020-01-10 东芝存储器株式会社 半导体存储装置

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7307884B2 (en) * 2004-06-15 2007-12-11 Sandisk Corporation Concurrent programming of non-volatile memory
US7885119B2 (en) 2006-07-20 2011-02-08 Sandisk Corporation Compensating for coupling during programming
JP2008090451A (ja) * 2006-09-29 2008-04-17 Toshiba Corp 記憶装置
US20080158986A1 (en) * 2006-12-29 2008-07-03 Daniel Elmhurst Flash memory and associated methods
US8391061B2 (en) * 2006-12-29 2013-03-05 Intel Corporation Flash memory and associated methods
US7738291B2 (en) * 2007-03-12 2010-06-15 Micron Technology, Inc. Memory page boosting method, device and system
CN101715596B (zh) * 2007-05-07 2013-08-21 桑迪士克科技股份有限公司 使用沟道隔离切换的非易失性存储器的升压
KR101296289B1 (ko) * 2007-08-20 2013-08-14 삼성전자주식회사 비휘발성 메모리 장치의 프로그래밍 방법
KR20100114086A (ko) * 2008-01-25 2010-10-22 램버스 인코포레이티드 다중-페이지 병렬 프로그램 플래시 메모리
US8130528B2 (en) 2008-08-25 2012-03-06 Sandisk 3D Llc Memory system with sectional data lines
US7950688B2 (en) * 2008-09-17 2011-05-31 Tk Holdings Inc. Airbag module
US8027209B2 (en) * 2008-10-06 2011-09-27 Sandisk 3D, Llc Continuous programming of non-volatile memory
US8279650B2 (en) 2009-04-20 2012-10-02 Sandisk 3D Llc Memory system with data line switching scheme
US7978511B2 (en) * 2009-05-28 2011-07-12 Micron Technology, Inc. Data line management in a memory device
US8102712B2 (en) * 2009-12-22 2012-01-24 Intel Corporation NAND programming technique
US8400822B2 (en) * 2010-03-22 2013-03-19 Qualcomm Incorporated Multi-port non-volatile memory that includes a resistive memory element
US20140198576A1 (en) * 2013-01-16 2014-07-17 Macronix International Co, Ltd. Programming technique for reducing program disturb in stacked memory structures
JP6179206B2 (ja) * 2013-06-11 2017-08-16 株式会社リコー メモリ制御装置
KR102175039B1 (ko) * 2013-06-25 2020-11-05 삼성전자주식회사 불휘발성 메모리 장치의 데이터 기입 방법
KR102292183B1 (ko) 2014-11-07 2021-08-25 삼성전자주식회사 불휘발성 메모리의 동작 방법 및 불휘발성 메모리를 포함하는 스토리지 장치의 동작 방법
KR102340328B1 (ko) * 2016-01-07 2021-12-16 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
US9812183B2 (en) * 2016-03-04 2017-11-07 Adesto Technologies Corporation Read latency reduction in a memory device
US10381094B2 (en) 2016-10-11 2019-08-13 Macronix International Co., Ltd. 3D memory with staged-level multibit programming
WO2018076239A1 (en) * 2016-10-27 2018-05-03 Micron Technology, Inc. Erasing memory cells
US10978156B2 (en) 2018-06-29 2021-04-13 Sandisk Technologies Llc Concurrent programming of multiple cells for non-volatile memory devices
US11545221B2 (en) 2018-06-29 2023-01-03 Sandisk Technologies Llc Concurrent programming of multiple cells for non-volatile memory devices
US11062759B1 (en) * 2020-04-01 2021-07-13 Macronix International Co., Ltd. Memory device and programming method thereof
KR20220015245A (ko) * 2020-07-30 2022-02-08 삼성전자주식회사 프로그래밍 동안 양방향 채널 프리차지를 수행하는 비휘발성 메모리 장치
JP2023027622A (ja) 2021-08-17 2023-03-02 キオクシア株式会社 メモリデバイス及びメモリシステム

Family Cites Families (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07235193A (ja) * 1993-12-28 1995-09-05 Toshiba Corp 半導体記憶装置
KR100253868B1 (ko) 1995-11-13 2000-05-01 니시무로 타이죠 불휘발성 반도체기억장치
KR100244864B1 (ko) 1996-03-18 2000-03-02 니시무로 타이죠 불휘발성 반도체 기억 장치
US5712815A (en) 1996-04-22 1998-01-27 Advanced Micro Devices, Inc. Multiple bits per-cell flash EEPROM capable of concurrently programming and verifying memory cells and reference cells
US5675537A (en) 1996-08-22 1997-10-07 Advanced Micro Devices, Inc. Erase method for page mode multiple bits-per-cell flash EEPROM
JPH10134588A (ja) * 1996-10-31 1998-05-22 Toshiba Corp 半導体不揮発性記憶装置及びその書き込み方法
US5847998A (en) 1996-12-20 1998-12-08 Advanced Micro Devices, Inc. Non-volatile memory array that enables simultaneous read and write operations
US5841696A (en) 1997-03-05 1998-11-24 Advanced Micro Devices, Inc. Non-volatile memory enabling simultaneous reading and writing by time multiplexing a decode path
JP3481817B2 (ja) 1997-04-07 2003-12-22 株式会社東芝 半導体記憶装置
JP4157189B2 (ja) 1997-05-14 2008-09-24 株式会社東芝 不揮発性半導体記憶装置
US5959892A (en) 1997-08-26 1999-09-28 Macronix International Co., Ltd. Apparatus and method for programming virtual ground EPROM array cell without disturbing adjacent cells
JPH1187659A (ja) * 1997-09-05 1999-03-30 Mitsubishi Electric Corp 不揮発性半導体記憶装置
US5894437A (en) 1998-01-23 1999-04-13 Hyundai Elecronics America, Inc. Concurrent read/write architecture for a flash memory
JP3629144B2 (ja) * 1998-06-01 2005-03-16 株式会社東芝 不揮発性半導体記憶装置
JP3905979B2 (ja) 1998-06-03 2007-04-18 株式会社東芝 不揮発性半導体メモリ
JP3999900B2 (ja) 1998-09-10 2007-10-31 株式会社東芝 不揮発性半導体メモリ
US5978267A (en) * 1998-10-20 1999-11-02 Advanced Micro Devices, Inc. Bit line biasing method to eliminate program disturbance in a non-volatile memory device and memory device employing the same
KR100290283B1 (ko) 1998-10-30 2001-05-15 윤종용 불휘발성 반도체 메모리 장치 및 그의 워드 라인 구동 방법
JP2000149577A (ja) 1998-11-10 2000-05-30 Sony Corp 不揮発性半導体記憶装置およびそのデータ書き込み方法
JP4154771B2 (ja) 1998-11-10 2008-09-24 ソニー株式会社 不揮発性半導体記憶装置およびそのデータ書き込み方法
US6091633A (en) 1999-08-09 2000-07-18 Sandisk Corporation Memory array architecture utilizing global bit lines shared by multiple cells
JP3863330B2 (ja) * 1999-09-28 2006-12-27 株式会社東芝 不揮発性半導体メモリ
US6529410B1 (en) 2000-09-20 2003-03-04 Advanced Micro Devices, Inc. NAND array structure and method with buried layer
KR100385230B1 (ko) * 2000-12-28 2003-05-27 삼성전자주식회사 불휘발성 반도체 메모리 장치의 프로그램 방법
JP3631463B2 (ja) 2001-12-27 2005-03-23 株式会社東芝 不揮発性半導体記憶装置
US6424566B1 (en) * 2001-02-08 2002-07-23 Advanced Micro Devices, Inc. Program reconnaissance to eliminate variations in vt distributions of multi-level cell flash memory designs
US6480419B2 (en) * 2001-02-22 2002-11-12 Samsung Electronics Co., Ltd. Bit line setup and discharge circuit for programming non-volatile memory
US6738289B2 (en) 2001-02-26 2004-05-18 Sandisk Corporation Non-volatile memory with improved programming and method therefor
US6731544B2 (en) * 2001-05-14 2004-05-04 Nexflash Technologies, Inc. Method and apparatus for multiple byte or page mode programming of a flash memory array
US6522585B2 (en) * 2001-05-25 2003-02-18 Sandisk Corporation Dual-cell soft programming for virtual-ground memory arrays
US6532172B2 (en) 2001-05-31 2003-03-11 Sandisk Corporation Steering gate and bit line segmentation in non-volatile memories
US6522584B1 (en) * 2001-08-02 2003-02-18 Micron Technology, Inc. Programming methods for multi-level flash EEPROMs
US6529409B1 (en) 2001-09-10 2003-03-04 Silicon Storage Technology, Inc. Integrated circuit for concurrent flash memory with uneven array architecture
US7177197B2 (en) * 2001-09-17 2007-02-13 Sandisk Corporation Latched programming of memory and method
JP4061272B2 (ja) * 2002-01-09 2008-03-12 株式会社ルネサステクノロジ メモリシステム及びメモリカード
US7031192B1 (en) * 2002-11-08 2006-04-18 Halo Lsi, Inc. Non-volatile semiconductor memory and driving method
DE60328354D1 (de) * 2003-02-20 2009-08-27 St Microelectronics Srl Programmierverfahren eines elektrisch programmierbaren, nichtflüchtigen Multibithalbleiterspeichers
US6859397B2 (en) * 2003-03-05 2005-02-22 Sandisk Corporation Source side self boosting technique for non-volatile memory
US7177199B2 (en) 2003-10-20 2007-02-13 Sandisk Corporation Behavior based programming of non-volatile memory
US7023739B2 (en) * 2003-12-05 2006-04-04 Matrix Semiconductor, Inc. NAND memory array incorporating multiple write pulse programming of individual memory cells and method for operation of same
US7154779B2 (en) * 2004-01-21 2006-12-26 Sandisk Corporation Non-volatile memory cell using high-k material inter-gate programming
US7307884B2 (en) 2004-06-15 2007-12-11 Sandisk Corporation Concurrent programming of non-volatile memory
KR101263167B1 (ko) * 2006-02-13 2013-05-09 삼성전자주식회사 메모리 셀에 대한 액세스 정보를 저장하는 반도체 메모리장치
US7525841B2 (en) * 2006-06-14 2009-04-28 Micron Technology, Inc. Programming method for NAND flash
US7468911B2 (en) * 2006-11-02 2008-12-23 Sandisk Corporation Non-volatile memory using multiple boosting modes for reduced program disturb
US7525843B2 (en) * 2006-12-30 2009-04-28 Sandisk Corporation Non-volatile storage with adaptive body bias

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101552036B (zh) * 2008-03-31 2014-10-01 三星电子株式会社 具有哑单元的快闪存储设备及其操作方法
CN101552036A (zh) * 2008-03-31 2009-10-07 三星电子株式会社 具有哑单元的快闪存储设备及其操作方法
US8644061B2 (en) 2008-10-17 2014-02-04 Samsung Electronics Co., Ltd. Variable resistance memory device performing program and verification operation
CN102667948A (zh) * 2009-11-11 2012-09-12 桑迪士克科技股份有限公司 减小存储器沟道与浮置栅极耦合的数据状态相关沟道升压
CN102667948B (zh) * 2009-11-11 2015-07-08 桑迪士克科技股份有限公司 减小存储器沟道与浮置栅极耦合的数据状态相关沟道升压
US9484097B2 (en) 2010-07-21 2016-11-01 Conversant Intellectual Property Management Inc. Multipage program scheme for flash memory
CN103155044A (zh) * 2010-07-21 2013-06-12 莫塞德技术公司 用于闪速存储器的多页编程方案
CN103366813A (zh) * 2012-03-26 2013-10-23 上海华虹Nec电子有限公司 非挥发性存储器的擦除方法
CN103366813B (zh) * 2012-03-26 2016-02-10 上海华虹宏力半导体制造有限公司 非挥发性存储器的擦除方法
CN106062882A (zh) * 2013-10-24 2016-10-26 桑迪士克科技有限责任公司 用于数据储存装置的功率降保护
CN106062882B (zh) * 2013-10-24 2019-09-17 桑迪士克科技有限责任公司 用于数据储存装置的功率降保护
CN110675908A (zh) * 2018-07-03 2020-01-10 东芝存储器株式会社 半导体存储装置
CN110675908B (zh) * 2018-07-03 2023-06-30 铠侠股份有限公司 半导体存储装置

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