CN101064244A - 形成用于高孔径比应用的各向异性特征图形的蚀刻方法 - Google Patents

形成用于高孔径比应用的各向异性特征图形的蚀刻方法 Download PDF

Info

Publication number
CN101064244A
CN101064244A CNA2007100799601A CN200710079960A CN101064244A CN 101064244 A CN101064244 A CN 101064244A CN A2007100799601 A CNA2007100799601 A CN A2007100799601A CN 200710079960 A CN200710079960 A CN 200710079960A CN 101064244 A CN101064244 A CN 101064244A
Authority
CN
China
Prior art keywords
layer
etching
gas
substrate
oxide layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2007100799601A
Other languages
English (en)
Other versions
CN101064244B (zh
Inventor
沈美华
鲁维勒科
金关善
王希昆
刘伟
斯科特·威廉姆斯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Inc
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Publication of CN101064244A publication Critical patent/CN101064244A/zh
Application granted granted Critical
Publication of CN101064244B publication Critical patent/CN101064244B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors

Abstract

本发明公开了在蚀刻工艺中用于对高孔径比应用形成各向异性特征图形的方法。这里所述的方法的优势在于通过侧壁钝化管理方案方便对具有高孔径比的特征图形进行轮廓以及尺寸控制。在一实施方式中,通过在蚀刻层的侧壁和/或底部上选择性形成氧化钝化层来管理侧壁钝化。在另一实施方式中,通过周期性清除过多的重复沉积层而管理侧壁钝化从而在其上保持平坦而均匀的钝化层。该平坦而均匀的钝化允许以在衬底上的高和低特征图形密度区域中保持所需深度和特征尺寸的垂直剖面的方式逐渐蚀刻具有高孔径比的特征图形,同时不产生缺陷和/或过蚀刻下层。

Description

形成用于高孔径比应用的各向异性特征图形的蚀刻方法
技术领域
本发明涉及用于形成用于高孔径比应用的各向异性特征图形的蚀刻方法。具体地,本发明主要涉及在半导体制造领域中通过蚀刻工艺形成用于高孔径比应用的各向异性特征图形的方法。
背景技术
可靠地制造深亚微米和较小尺寸的特征图形已经成为下一代大规模集成电路(VLSI)和超大规模集成电路(ULSI)半导体器件的关键技术。但是,由于受到电路技术的限制,在VLSI和ULSI技术中减小互连线的尺寸已经对处理能力提出了更多的要求。形成可靠的栅图案对于成功形成VLSI和ULSI并进而提高电路密度以及单独衬底和芯片块的质量来说至关重要。
随着特征尺寸变得越来越小,孔径比或者特征图形的深度以及特征图形的宽度之间的比例已经稳步提高,从而要求制造工艺将材料蚀刻到孔径比为约50∶1到约100∶1或者更大的特征图形。通常,通过将介电层各向异性地蚀刻为预定的深度和宽度而制造孔径比约为10∶1的特征图形。但是,当形成更高孔径比的特征图形时,采用传统侧壁钝化技术的各向异性蚀刻已经很难实现,从而产生具有均匀间距和/或具有两个或者多个倾斜轮廓的特征图形,因此失去了特征图形的特征尺寸。
而且,在蚀刻工艺期间在特征图形的顶部或者侧壁产生的钝化层的重复沉积或者富集可能阻挡在掩模中限定的开口。由于累积的重复沉积层缩减或者密封了掩模的开口和/或蚀刻特征图形的开口,阻挡了反应剂进入该开口,从而限制了可能获得的孔径比。因此,不能充分蚀刻特征图形将导致无法获得所需孔径比的特征图形。
蚀刻具有高孔径比的特征图形的另一问题在于存在微负载效应,该微负载效应为在高低特征图形密度区域之间蚀刻尺寸变化的测量。由于低特征图形密度区域(例如,隔离区域)与高特征图形密度区域(例如,密集区域)相比具有更大的表面积开口而在单位表面积上接收更多的反应剂,从而产生更高的蚀刻速率。产生于蚀刻附产物的侧壁钝化由于在形成有更强钝化的区域中产生了更多的副产物而导致在该区域表现出类似的特征图形密度依赖性。在这两个区域之间单位表面积的蚀刻剂和钝化物的区别随着特征图形密度差异的增加而增加。如图8A所示,由于在高低特征图形密度区域中存在不同的蚀刻速率和不同的副产物,通常研究发现在以一定期望和控制的垂直尺寸蚀刻并限定低特征图形密度区域802的同时,由于不充分的侧壁钝化产生的横向攻击导致高特征图形密度区域出现弓形和/或底切806。在另一工艺中,如图8B所示,以更快的蚀刻速率蚀刻具有比高特征图形密度区域810更多钝化的低特征图形密度区域808,从而在蚀刻层814的侧壁上产生锥形顶部812。因此,与具有高孔径比的高低特征图形密度区域的不同蚀刻速率相关的不充分的侧壁保护通常导致不能保持蚀刻特征图形的特征尺寸并且产生质量较差的图案转移。
与具有高孔径比的蚀刻特征图形相关的再一挑战为控制由多层形成并具有不同特征图形密度的特征图形的蚀刻速率。这里,可以根据特征图形密度而以不同的速率蚀刻每一层。如图9所示,低特征图形密度区域902中的较快蚀刻速率经常导致对位于上蚀刻层906下部的层904产生过蚀刻,而在密集特征图形区域908中的较低蚀刻速率防止了层910的部分被完全蚀刻。随着特征图形向更高的孔径比发展,在低和高特征图形密度区域中保持有效的蚀刻速率而同时既不底切上层又不过蚀刻下层已经逐渐变得难于控制。不能在衬底上形成设计的特征图形或者图案会导致意想不到的缺陷,并且对随后的工艺步骤产生不利的影响,最终将降低或使产生的集成电路结构的性能失效。
因此,在该技术领域中需要一种用于蚀刻高孔径比特征图形的改进方法。
发明内容
本发明提供了一种用于形成用于高孔径比应用领域的各向异性特征图形的方法。这里所述的方法通过侧壁钝化物管理方案有助于促进特征图形轮廓和尺寸控制。在一实施方式中,通过在蚀刻层侧壁和/或底部选择性形成氧化钝化层来管理侧壁钝化物。在另一实施方式中,通过周期性清除过多的重复沉积层管理侧壁钝化物从而在其上保持平坦而均匀的钝化层。该平坦而均匀的钝化物允许以在衬底上的高和低特征图形密度区域保持所需深度和特征尺寸的垂直剖面的方式蚀刻具有高孔径比的特征图形,同时不产生缺陷和/或过蚀刻下层。
在一实施方式中,该方法包括在蚀刻腔室中设置其上具有层的衬底,采用第一气体混合物通过在掩模中形成的开口蚀刻该层以限定特征图形的第一部分,采用第二气体混合物通过原位蚀刻在蚀刻期间形成的重复沉积层清洁开口,并通过清洁后的开口蚀刻该层。
在另一实施方式中,该方法包括在蚀刻腔室中设置其上具有层的衬底,蚀刻衬底上的至少部分层,在蚀刻层上形成氧化层,并在蚀刻腔室中蚀刻没有通过氧化层保护的暴露部分蚀刻层。
在再一实施方式中,该方法包括在蚀刻腔室中设置具有包括第一层和第二层的膜层叠的衬底,在蚀刻腔室中蚀刻膜层叠以暴露第一层和第二层,在第一层上形成氧化层,并在蚀刻腔室中蚀刻第二层。
在又一实施方式中,该方法包括在蚀刻腔室中设置具有包括第一层和第二层的膜层叠的衬底,在蚀刻腔室中采用第一气体混合物蚀刻膜层叠以暴露第一层和第二层,采用第二气体混合物蚀刻在蚀刻期间形成的重复沉积层,并通过将衬底暴露在含有氧气的环境中在第一层上形成氧化层,并蚀刻没有被氧化层保护的第二层。
附图说明
结合附图,通过考虑如下详细描述可以更容易地理解本发明的技术,其中:
图1所示为根据本发明的实施方式在执行蚀刻处理中所采用的等离子体处理装置的示意图;
图2所示为表示结合本发明一实施方式的方法的工艺流程图;
图3A-3E为表示具有密集区域和隔离区域的复合结构的部分截面图;
图4A-4G所示为具有含至少一种高K材料层的部分复合结构的截面图;
图5A-5E所示为具有窄沟隔离(STI)结构的衬底的部分截面图;
图6所示为结合本发明另一实施方式的方法流程图;
图7A-7D所示为具有要形成的高孔径比结构的部分衬底的截面图;
图8A-8B所示为具有通过较差尺寸控制蚀刻的高孔径比的现有技术特征图形的截面图;
图9所示为在多层中具有高孔径比的特征图形的现有技术实施方式的截面图。
为了便于理解,尽可能地,采用相同的附图标记表示共用于附图的相同元件。应该认识到,在没有进一步叙述的情况下,一个实施方式的元件和特征图形可以有益地结合到其它实施方式中。
但是,应该注意到,附图仅描述了本发明的典型实施方式,因此附图并非是对本发明的限制,本发明承认其他等效的实施方式。
具体实施方式
本发明主要涉及用于通过蚀刻工艺形成用于高孔径比应用的各向异性特征图形的方法。在一实施方式中,该方法包括等离子体蚀刻在具有高孔径比的特征图形的顶部和/或侧壁上沉积的重复沉积材料。在另一实施方式中,该方法包括在衬底表面的蚀刻区域的部分上形成保护性氧化层。可以在一个或者集成在集束型工具中的多个腔室中执行该蚀刻工艺。
可以在任意等离子体蚀刻腔室中执行这里所述的蚀刻工艺,例如,HART蚀刻反应器、HART TS蚀刻反应器、去耦合等离子体源(DPS)、DPS-II或者DPS PLUS或者CENTURA蚀刻系统的DPS DT蚀刻反应器,所有这些产品均由位于California的Santa Clara的Applied Material公司出售。也可以采用来自其他制造商的等离子体蚀刻腔室。所述DPS反应器采用13.56MHz感应等离子体源产生并保持高密度等离子体并且采用13.56MHz偏压功率源对晶圆施加偏压。等离子体的去耦合特性和偏压源允许对离子密度和离子能量进行独立控制。该DPS反应器通过改变源/偏压功率、气压、蚀刻气体化学成分并采用端点检测系统确定工艺端点而提供较宽的工艺窗口。
图1示出了蚀刻工艺腔室100一实施方式的示意图。腔室100包括支撑介电圆顶形顶板(以下称之为圆顶120)的导电腔室壁130。其他腔室可以具有其他类型的顶板(例如平面顶板)。壁130与地134电连接。
至少一条电感线圈天线段112通过匹配网络119与射频(RF)源118耦合。天线段112设置在圆顶120的外部并用于在该腔室内维持由工艺气体形成的等离子体。在一实施方式中,施加给感应线圈天线112的源RF功率处于约0瓦到约2500瓦的范围之间,频率处于约50KHz到约13.56MHz之间。在另一实施方式中,施加给感应线圈天线112的源RF功率处于约200瓦到约800瓦的范围之间,例如约400瓦。
工艺腔室100还包括与第二(偏压)RF源122耦合的衬底支撑座116(偏压元件),该第二(偏压)RF源122通常能够提供用于在大约13.56MHz频率下产生约1500瓦或者更少(例如,无偏压功率)的偏压功率的RF信号。该偏压源122通过匹配网络123与衬底支撑座116耦合。施加给衬底支撑座116的偏压功率可以为DC或者RF。
在操作中,衬底支撑座116上设置衬底114并通过传统技术在其上保持,所述传统技术诸如静电吸附或者机械固定衬底114。通过入口126从气路板138向工艺腔室100提供气体成分从而形成气体混合物150。通过分别从RF源118和122向天线112和衬底支撑座116施加的RF功率而在工艺腔室100中保持由混合物150形成的等离子体。采用位于工艺腔室100和真空泵136之间的节流阀127控制蚀刻腔室100内部的气压。采用位于腔室100的壁130中的含液体导管(未示出)控制壁130的表面温度。
通过稳定衬底支撑座116的温度并通过导管149将热传输气体从源148流向由衬底114的背部和位于底座表面上的沟槽(未示出)形成的通道而控制衬底114的温度。可以采用氦气作为热传输气体以便于在衬底支撑座116和衬底114之间的热传输。在蚀刻工艺期间,通过设置在衬底支撑座116中的电阻式加热器经由DC功率源124将衬底114加热至稳态温度。设置在衬底支撑座116和衬底114之间的氦气有助于对衬底114进行均匀加热。采用对于圆顶120和衬底支撑座116的热控制,将衬底114维持在约100摄氏度和约500摄氏度之间的温度。
熟悉本领域的技术人员应该理解,可以采用其他形式的蚀刻腔室实施本发明。例如,可以采用具有远程等离子体源的腔室、微波等离子体腔室、电子回旋共振(ECR)等离子体腔室等类似腔室实施本发明。
控制器140与DPS蚀刻工艺腔室100的各个元件连接以便于控制蚀刻工艺,其中该控制器140包括中央处理单元(CPU)144、存储器142和用于CPU 144的支持电路146。为了便于控制如上所述的腔室,该CPU 144可以是任意形式的通用计算机处理器,在用于控制各种腔室以及子处理器的工业设定中可以采用该处理器。存储器142与CPU 144连接。存储器142或者计算机可读介质可以为一个或者多个容易访问的存储器,诸如随机存储器(RAM)、只读存储器(ROM)、软盘、硬盘或者其他任意形式的数字存储器、本地或者远程存储器。支持电路146以传统方式与CPU144连接以支持该处理器。这些电路包括高速缓冲存储器、功率源、时钟电路、输入/输出电路和子系统等。通常在存储器142中将这里所述的蚀刻工艺存储为软件应用程序。还可以通过第二CPU(未示出)存储和/或执行该软件程序,其中该CPU设置为远离通过CPU 144控制的硬件。
图2所示为在腔室100或者在其他适用的处理腔室中实施的蚀刻工艺200的一实施方式的流程图。图3A-3D所示为对应于工艺200各个阶段的复合衬底部分的截面示意图。尽管在图3A-3D中示出用于形成栅结构的工艺200,但是可以采用该工艺200蚀刻其他结构。
工艺200开始于步骤202,在该步骤将衬底114传输(提供)到蚀刻工艺腔室中。在图3A所示的实施方式中,衬底114具有适用于制造栅结构的膜叠层300。衬底114可以是任意形式的半导体衬底、硅晶圆、玻璃衬底等。可以采用一种或者多种传统沉积技术形成包括膜层叠300的层,所述沉积技术诸如原子层沉积(ALD)、物理气相沉积(PVD)、化学气相沉积(CVD)、等离子体增强CVD(PECVD)等。采用各种由CENTURA、PRODUCER、ENDURA和其他半导体晶圆处理系统构成的处理模块沉积膜层叠300,所述处理模块由位于California的Santa Clara的Applied Material公司以及其他模块制造商出售。在一实施方式中,膜层叠300包括栅极层314和栅介电层302。暴露至少部分栅极层314以进行蚀刻。在图3所示的实施方式中,通过构图掩模308中的一个或者多个开口而暴露栅极层314的部分318和320。
在一实施方式中,栅极层314可以包括位于多晶硅材料304顶部上的金属材料306的层叠。金属材料306可以选自钨(W)、氮化钨(WN)、硅化钨(WSi)、钨多晶硅(W/多晶)、钨合金、钽(Ta)、氮化钽(TaN)、硅氮化钽(TaSiN)、氮化钛(TiN)、单体或者其组合。
在图3A所示的典型实施方式中,掩模308可以为硬掩模、光刻胶掩模或者其组合。掩模308可以用做蚀刻掩模以在密集区域320以及隔离区域318中形成用于将栅极层314和栅介电层302蚀刻为预定的特征图形的开口部分。
在步骤204,向蚀刻腔室提供第一气体混合物以蚀刻位于其中的衬底114。如图3B所示,在蚀刻期间,蚀刻衬底114上的层306并使其从部分318、320上去除,从而剩余通过掩模308限定的沟槽。在达到端点以后,在衬底上已经去除了至少部分层306。可以通过任意适用的方法确定该端点。例如,通过监控光学散射、到达预定时间周期或者通过另一用于确定等待蚀刻的层已经充分去除的指示器而确定端点。
第一气体混合物可以包括适用于蚀刻含金属的栅极层的任意气体。在一实施方式中,第一气体混合物可以包括但不限于与如下气体至少其中之一结合的氧气,其中所述气体为氮气(N2)、氯气Cl2)、三氟化氮(NF3)、六氟化硫(SF6)、含碳和氟的气体,诸如CF4、CHF3、C4F8或者氩气(Ar)、氦气(He)等。
在向蚀刻腔室提供气体混合物的同时调整几个工艺参数。在一实施方式中,在第一气体混合物存在的情况下调整腔室压力。在一典型实施方式中,将蚀刻腔室的工艺压力调整为约2mTorr到约100mTorr,例如约10mTorr。可以施加RF功率源从而保持由第一工艺气体形成的等离子体。例如,可以向电感耦合天线源施加RF源功率以保持蚀刻腔室内部的等离子体。第一气体混合物以约50sccm到约1000sccm的速率流入腔室。衬底温度保持在约30摄氏度到约500摄氏度之间。
在蚀刻期间,在蚀刻腔室内未遮蔽区域的蚀刻期间形成的诸如含硅、含碳成分的副产物在掩模层308以及蚀刻层306的侧壁或者顶部上聚集并累积,从而形成重复沉积层324,如图3B所示。随着沉积层324不断生长,沟槽的开口部分320可能会关闭或者变窄,从而破坏了蚀刻工艺。因此,向蚀刻腔室中提供清洁气体的选择性步骤205用于蚀刻累积在掩模层308以及蚀刻层306的侧壁或者顶部上的重复沉积层324。该清洁气体去除了重复沉积层324,从而重新打开其预定的构图掩模。
清洁气体可以包括含氟气体。在一实施方式中,该清洁气体包括三氟化氮(NF3)、六氟化硫(SF6)、四氟化碳(CF4)。在另一实施方式中,该清洁气体包括含碳和氟的气体,诸如CHF3、C4F8等。还可以在清洁期间向蚀刻腔室中提供诸如氩气(Ar)、氦气(He)等的载气。
参照图3B,由于隔离区域312的表面区域存在较大的开口,因此与隔离区域312的部分318相比,密集区域310的部分320在单位表面积上接收较少的蚀刻物质。在这两个区域中单位面积上蚀刻剂的差异随着图案密度差异的增加而增加,从而增强了不希望出现的微负载效应。在蚀刻具有高孔径比或者在其上形成有密集拥挤的特征图形的衬底时该微负载效应普遍存在。在隔离区域312的部分318中累积了相对较多的蚀刻物质,从而产生较高的蚀刻速率,并且因此,在隔离区域312中暴露的部分318具有比密集区域310更快的蚀刻速率。在蚀刻衬底预定时间周期以后,由于存在不同的蚀刻速率导致在密集区域310的该层的部分320仍剩余至少部分要蚀刻的区域的同时而位于隔离区域312中的该层的部分318已经完全去除。
在步骤206,如图3C所示,在衬底114上沉积氧化层322。在一实施方式中,向蚀刻腔室施加包括含氧气体的第二气体或者气体混合物。该含氧气体与暴露的下层304的部分318(例如,多晶硅层)反应以形成诸如SiO2的氧化层322。形成在其上的氧化层322用做钝化层从而在去除通过掩模层308限定的密集区域310中的所述层306的剩余部分的同时保护下层304不受攻击。由于材料的不活跃特性以及与氧气物质的不充分接触,从而选择性地氧化部分衬底表面,导致在密集区域310中栅极层306的部分320形成不可能与在底部多晶硅层304上暴露的部分318一起形成氧化层,从而选择性氧化衬底表面的部分。因此,在已经暴露的下层304的部分318上选择性形成氧化层322,该氧化层322将待蚀刻的层306的部分320设置于未受保护的状态,并提供进一步蚀刻以去除层306的剩余部分320。
可以通过各种方法形成这里所述的氧化层。在一实施方式中,可以通过向蚀刻腔室中提供至少一种含氧气体以与多晶硅表面反应而原位形成氧化层,所述含氧气体诸如O2、N2O、NO、CO、CO2等。在另一实施方式中,可以将多晶硅层暴露于含有至少一种氧化气体或者含氧气体的环境中(例如,将衬底传输到缓冲腔室或者传输腔室)以在其表面上形成氧化层。在再一实施方式中,可以将衬底传输到另一工艺腔室或者提供至少氧化气体或者含氧气体的另一工具中,从而在衬底的表面上形成氧化层。
在向蚀刻腔室中提供含氧气体的同时调整几个工艺参数。在一实施方式中,调节蚀刻腔室内部存在含氧气体状态时的腔室压力。在一典型实施方式中,调节蚀刻腔室中含氧气体的压力使其处于约2mTorr到约150mTorr之间,例如,位于约10mTorr到约100mTorr之间。可以施加RF功率源从而维持由第二气体形成的等离子体以氧化衬底上的层304的至少一部分。例如,向电感耦合天线源施加约200瓦到约1500瓦的功率以维持蚀刻腔室内部的等离子体。同时以约50sccm到约2000sccm之间的流速引入含氧气体。
在步骤208,向工艺腔室中施加第三气体混合物从而进一步蚀刻该工艺腔室内部的所述层306的剩余部分320,如图3D所示。在一实施方式中,当已经完全去除密集区域310中所述层306的剩余部分320时终止该蚀刻工艺。在另一实施方式中,通过过蚀刻进入下层304的部分316(如虚线所示)而终止蚀刻工艺。在再一实施方式中,在已经去除下层304的暴露平面并已经成功地将掩模308的构图图形转移到膜叠层300后终止该蚀刻工艺,如图3E所示。在可选实施方式中,如在图2中通过环210所示,可以重复执行步骤205、206和208以逐渐去除密集区域310中所述层306的部分320,直到完全去除部分320,从而暴露栅极层302。
第三气体混合物可以为任意适用于蚀刻衬底上层的剩余部分的气体混合物。在一实施方式中,第三气体混合物可以与如上所述的步骤202中的第一气体混合物相同。在另一实施方式中,第三气体混合物可以为适用于蚀刻硅层的任意气体。在再一实施方式中,第三气体混合物可以选自由诸如Cl2、HCl、HBr、CF4、CHF3、NF3、SF6、O2、N2、He或者Ar等构成的组。
而且,在向蚀刻腔室中提供第三气体混合物的同时调整工艺参数。在一实施方式中,调节蚀刻腔室中的工艺压力使其处于约2mTorr到约100mTorr之间,例如位于约4mTorr。可以施加RF功率源从而维持由第一工艺气体形成的等离子体以蚀刻衬底上的层304的至少一部分。例如,向电感耦合天线源施加约150瓦到约1500瓦的功率以维持蚀刻腔室内部的等离子体。同时以约50sccm到约1000sccm之间的流速引入第三气体混合物。衬底温度保持在约20摄氏度到约80摄氏度的温度范围内。
可以采用这里所述的蚀刻衬底的方法蚀刻具有不同膜层和结构的衬底。如图4A-4G所示,在另一实施方式中,通过采用图2所示方法200的另一实施方式蚀刻衬底。图4A-4G为对应于用于蚀刻复合衬底的工艺200的复合衬底的部分截面示意图。尽管在图4A-4G中示出了用于蚀刻栅结构的工艺200,但是该工艺200还可以有益地用于蚀刻其他结构。
方法200开始于步骤202,在该步骤提供衬底并将其传输到蚀刻工艺腔室中。如图4A所示,衬底114含有包含位于其上的高K介电层的层。在一实施方式中,衬底114包括膜叠层410,在该膜叠层上要形成诸如栅的结构。膜叠层410包括插入有高介电常数材料层402(具有大于4.0的介电常数的高K介电材料)的至少一层或者多层404、406。在诸如栅介电层的介电层414上或者直接在衬底114上设置膜叠层410。可以采用诸如硬掩模、光刻胶掩模或者其组合的掩模408作为暴露膜叠层410的部分412的蚀刻掩模从而蚀刻其上的特征图形。衬底114可以是任意形式的半导体衬底、硅晶圆、玻璃衬底等。可以想到,所述插入的介电层402可以是适用于在衬底上形成结构的任意介电层。适用的介电层实施例包括但不限于氧化层、氮化层、氧化氮化混合层、插入有氮化层的至少一种或者多种氧化层等。
在图4所示的实施方式中,高K材料层402可以包括介电常数大于4的材料,其实施例包括二氧化铪(HfO2)、二氧化锆(ZrO2)、铪硅酸盐(HfSiO2)、锆硅酸盐(ZrSiO2)、二氧化钽(TaO2)、氧化铝、掺杂铝的二氧化铪、钛酸锶钡(BST)以及钛酸锫酸铅(PZT)等。
高K材料402上部的层406可以包括一层或者多层。在一实施方式中,层406包括用于栅极的金属材料,包括钨(W)、硅化钨(WSi)、钨多晶硅(W/多晶)、钨合金、钽(Ta)、氮化钽(TaN)、硅氮化钽(TaSiN)、氮化钛(TiN)等。可选地,层406还可以是或者包括多晶硅层。根据需要,对于由叠层410构成的结构,可将诸如多晶硅层或者氧化层的层404选择性设置在高K材料层402以下。
在步骤204,如图4B所示,向蚀刻腔室中提供第一气体混合物从而蚀刻膜叠层410。在步骤204,通过由掩模408限定的开口而蚀刻层406的部分412,以在叠层410中形成沟道。
在一实施方式中,该第一气体混合物包括含卤素的气体并且不包括含氧气的气体。含卤素的气体可以为含氯气体,其包括但不限于氯气(Cl2)、三氯化硼(BCl3)、氯化氢(HCl)等至少其中之一。可选地,在第一气体混合物可以既包括氯气(Cl2)又包括三氯化硼(BCl3)。选择卤素气体的类型(例如Cl2、BCl3或者二者都有)从而有效地从层406中去除金属(例如,铪、锆等)。
在另一实施方式中,在步骤204中采用的第一气体混合物还可以包括具有含氧气体或者没有含氧气体的还原剂。适用的还原剂包括但不限于碳氢化合物气体,诸如一氧化碳(CO)、氧气(O2)、甲烷(CH4)、乙烷(C2H6)、乙炔(C2H4)及其组合物等。在一替代实施方式中,选择碳氢化合物(例如甲烷)作为与蚀刻工艺期间产生的副产物结合的聚合气体。甲烷用于抑制硅材料的蚀刻,从而获得高K介电材料(二氧化铪或者铪硅酸盐)对于硅材料的高蚀刻选择比。此外,第一气体混合物还可以包括一种或者多种附加气体,诸如氦气(He)、氩气(Ar)、氮气(N2)等。
在向蚀刻腔室中提供第一气体混合物的同时调整工艺参数。在一实施方式中,调节蚀刻腔室中存在第一气体混合物时的腔室压力使其处于约2mTorr到约100mTorr之间,例如位于约10mTorr。以约0瓦到约800瓦的功率范围向衬底支撑底座施加衬底偏压功率。施加RF功率源从而维持由第一工艺气体形成的等离子体以蚀刻层406的至少一部分。例如,向电感耦合天线源施加约0瓦到约3000瓦的功率以维持蚀刻腔室内部的等离子体。衬底温度保持在约30摄氏度到约500摄氏度的温度范围内。
在选择性步骤205,提供清洁气体以蚀刻在蚀刻步骤204期间沉积的重复沉积层426。在蚀刻腔室中所述重复沉积层426可能由蚀刻期间暴露的释放副产物形成,该释放的副产物为诸如含硅和含碳的成分。如图4B所示,该副产物在掩模层408以及蚀刻层406的侧壁或者顶部上聚集并累积,从而形成重复沉积层426。随着沉积层426不断生长,沟槽的开口部分412可能会变窄和/或密封,从而破坏了蚀刻工艺的终止。因此,向蚀刻腔室中提供清洁气体以蚀刻重复沉积层426从而消除聚合物累积的情况,这样重新打开构图的掩模以在不对特征尺寸和/或沟槽侧壁轮廓/角度产生不利影响的情况下继续蚀刻。
清洁气体包括含氟气体。在一实施方式中,该清洁气体包括诸如三氟化氮(NF3)、六氟化硫(SF6)、四氟化碳(CF4)等的至少一种含氟气体。在另一实施方式中,该清洁气体包括含碳和氟的气体,诸如CHF3、C4F8等。在清洁气体中还可以提供诸如氩气(Ar)、氦气(He)等的惰性气体。
在传统工艺中,在蚀刻工艺期间会发现具有高孔径比的蚀刻层的不充分的侧壁钝化。没有足够的侧壁钝化,在蚀刻工艺之后,横向以及垂直蚀刻可能会同时发生,从而导致特征图形的预定尺寸发生很大变化或者腐蚀特征图形的拐角,例如形成圆形拐角。所述变化被称之为特征尺寸(CD)偏差。
为了防止特征尺寸偏差,在步骤206沉积氧化层418。如图4C所示,通过向蚀刻腔室提供包括含氧气体的第二气体混合物而施加氧化层418以在衬底的蚀刻层406的侧壁上形成氧化层418。在一实施方式中,层406的暴露侧壁422与提供给工艺腔室的含氧气体反应以形成氧化层418作为SiO2层。氧化层418用做钝化层从而在随后的蚀刻步骤中保护所述层406的侧壁422不受横向攻击。
可以通过各种方法形成氧化层418。在一实施方式中,可以通过向蚀刻腔室中提供至少一种含氧气体以与衬底反应而原位形成氧化层418,所述含氧气体诸如为O2、N2O、NO、CO、CO2等。在另一实施方式中,可以将蚀刻层406暴露于氧气或者含氧气的环境中以在其表面上形成氧化层。在再一实施方式中,可以通过将衬底传输到缓冲腔室或者传输腔室中而将衬底暴露在工具的真空环境以外的大气环境中以在工具之间传输期间形成氧化层。
在步骤208,向工艺腔室中施加第三气体混合物从而进一步蚀刻高K材料层402,如图4D所示。在一实施方式中,在蚀刻层402的同时蚀刻在步骤204后剩余的层406的部分。在步骤208蚀刻工艺基本为垂直。在一实施方式中,在已经完全去除高K材料402的同时可以结束步骤208的蚀刻工艺。在另一实施方式中,蚀刻工艺包括过蚀刻衬底以去除位于高K材料层402下部的下层404的部分424。
在步骤208的随后蚀刻工艺期间可能重复沉积重复沉积层426,并且在蚀刻工艺期间可能消耗氧化层418。因此,可以选择性循环执行步骤205、206和208以逐渐蚀刻层402。通过重复去除重复沉积层426以及沉积氧化层418的逐步蚀刻改进了沟槽的垂直性并通过在层402的特征图形蚀刻期间重复打开构图的掩模并保持氧化层而提高了掩模对于沟槽的CD传输。
在替代实施方式中,如图4E所示,通过再次向蚀刻腔室提供第二气体混合物在消耗完第一氧化层418后在蚀刻层406、402的侧壁422上涂敷第二氧化层420,从而防止在随后的蚀刻工艺期间对该层进行横向蚀刻。
在选择性沉积第二氧化层420以后,如图4F所示,向工艺腔室中提供第三气体混合物以蚀刻层404。该第三气体混合物可以是用于去除层404的任意适用的气体。在一实施方式中,第三气体混合物可以与步骤204中的第一气体混合物相同。在另一实施方式中,第三气体混合物可以选自由HBr、Cl2、HCl、CF4、CHF3、NF3、SF6、N2、O2、He、Ar等组成的组。
在蚀刻层404期间可以调整工艺参数。例如,调节蚀刻腔室的腔室压力使其处于约2mTorr到约100mTorr之间,例如位于约20mTorr。施加RF功率源从而维持由第一工艺气体形成的等离子体。例如,向电感耦合天线源施加约100瓦到约800瓦的功率以维持蚀刻腔室内部的等离子体。以约50sccm到约1000sccm之间的速率向腔室中引入第三气体混合物。衬底温度保持在20摄氏度到500摄氏度的温度范围内。
如图4G所示,在已经蚀刻掉膜叠层410以后去除掩模层408。在替代实施方式中,重复执行步骤205、206和208以在重复打开构图的掩模并保持保护蚀刻的特征图形侧壁的氧化层的同时逐渐蚀刻层404,如图2中的环210所示。
可以采用如上所述的方法蚀刻具有不同膜层的衬底和/或形成不同结构。在如图5A-5E的再一典型实施方式中,通过采用图2所示的方法200的另一实施方式蚀刻衬底114。
图5A-5E所示为对应于用于蚀刻窄沟隔离(STI)结构的工艺200的衬底的部分截面示意图。尽管在图5A-5E中示出用于形成STI结构的工艺200,但是该工艺200还可以有益地用于蚀刻其他结构。
方法200开始于步骤202,在该步骤中将衬底传输到蚀刻工艺腔室中。如图5A所示,衬底114含有包含位于其上的层500。在一实施方式中,层500适于制造STI结构。层500可以是硅薄膜,例如空白裸硅薄膜。在不存在层500的实施方式中,在层500上执行的所述工艺可替代为在衬底114上执行的工艺。衬底114可以是任意形式的半导体衬底,诸如硅晶圆、玻璃衬底等。
掩模502可以是硬掩模、光刻胶掩模或者其组合。用作蚀刻掩模的掩模502具有暴露层500的部分504的开口。通过该开口可以蚀刻具有或者没有层500的衬底114以从暴露的部分504去除材料从而形成特征图形。
在步骤204,向蚀刻腔室中提供第一气体混合物从而蚀刻层500。在步骤204,如图5B所示,通过掩模502限定的开口蚀刻层500的部分504以在膜层500中形成沟槽。
在一实施方式中,该第一气体混合物包括含卤素的气体。含卤素的气体可以为含溴气体,其包括但不限于溴化氢(HBr)、溴气(Br2)等至少其中之一,并且可结合至少一种含氟气体。在一实施方式中,在第一气体混合物可以包括溴气(Br2)和三氟化氮(NF3)。在另一实施方式中,用在步骤204中的第一气体混合物还可以包括含硅气体。一种适用的含硅气体为四氟化硅(SiF4)气体。
在步骤204期间可以调整工艺参数。在一实施方式中,调节蚀刻腔室内部存在第一气体混合物状态的腔室压力使其处于约2mTorr到约100mTorr之间,例如位于约10mTorr。以约0瓦到约300瓦的功率范围向衬底支撑底座施加衬底偏压功率。可以施加RF功率源从而维持由第一工艺气体形成的等离子体以蚀刻层406的至少一部分。例如,向电感耦合天线源施加约200瓦到约3000瓦的功率以维持蚀刻腔室内部的等离子体。衬底温度维持在约30摄氏度到约500摄氏度之间的温度。
在选择性步骤205,通过向腔室中提供清洁气体以去除在蚀刻步骤204期间沉积的重复沉积层506(如图5B所示)。清洁气体蚀刻在掩模502以及蚀刻层500的顶部或者侧面累积的重复沉积层506从而重新打开构图的掩模。
这里所用到的清洁气体包括含氟气体。在一实施方式中,该清洁气体包括三氟化氮(NF3)、六氟化硫(SF6)、四氟化碳(CF4)等含氟气体。在另一实施方式中,该清洁气体包括含碳和氟的气体,诸如CHF3、C4F8等。清洁气体还可以包括诸如氩气(Ar)、氦气(He)等的惰性气体。
如上所述,在蚀刻工艺期间可以发现具有高孔径比的蚀刻层的不充足的侧壁钝化。为了提供充分的侧壁保护,在步骤206沉积氧化层508。如图5C所示,通过向蚀刻腔室提供包括含氧气体的第二气体混合物而施加氧化层508以在衬底的蚀刻层500的侧壁510上形成氧化层508。在一实施方式中,层500的暴露侧壁510与提供给工艺腔室的含氧气体反应以形成诸如SiO2的氧化层508。氧化层508用做钝化层从而在随后的蚀刻步骤中保护所述层500的侧壁510不受横向攻击。
可以通过各种方法形成氧化层508。在一实施方式中,可以通过向蚀刻腔室中提供至少一种含氧气体与衬底反应而原位形成氧化层508,所述含氧气体诸如为O2、N2O、NO、CO、CO2等。在另一实施方式中,可以将蚀刻层500暴露于含有氧气和/或含氧气体的环境中(例如通过将衬底传输到缓冲腔室或者传输腔室中)以在其表面形成氧化层。在再一实施方式中,可以通过将衬底暴露在工具的真空环境以外的大气环境中而在工具之间传输期间形成氧化层。
在步骤208,向工艺腔室中施加第三气体混合物以蚀刻通过掩模502暴露的蚀刻层500的剩余部分504,如图5D所示。蚀刻工艺基本垂直。第三气体混合物气体可以为与步骤204中的第一气体混合物相同的物质。在一实施方式中,当已经完全去除层500时终止步骤208的蚀刻工艺。
在步骤208的随后蚀刻工艺期间可能重复沉积重复沉积层506,并且在蚀刻工艺期间会消耗氧化层508。因此,可以选择性循环执行步骤205、206和208以逐渐蚀刻层500,如图2的环210所示。重复去除重复沉积层506和/和沉积氧化层508的逐渐蚀刻工艺通过在蚀刻层500中的特征图形期间而重复打开构图掩模并保持氧化层,改进了沟槽的垂直性并提高了精确的CD传输。如图5E所示,在将层500蚀刻为所需的特征图形以后去除掩模层。
第三气体混合物可以是用于去除层500的任意适用气体。在一实施方式中,第三气体混合物可以与步骤204中的第一气体混合物相同。
图6所示为蚀刻工艺600的另一实施方式的流程图。图7A-7D所示为对应于用于蚀刻具有高孔径比结构的衬底的部分截面示意图。尽管在图7A-7D中示出了用于形成高孔径比结构的工艺600,但是该工艺600还可以有益地用于蚀刻其他结构。
工艺600开始于步骤602,在该步骤将衬底114传输到蚀刻工艺腔室中。在图7A所示的一个实施方式中,衬底114具有适用于制造高孔径比结构的层700。层700可以为任意材料,诸如介电材料、硅材料、金属、金属氮化物、金属合金和其他导体材料。衬底114可以是任意一种半导体衬底,诸如硅衬底、玻璃衬底等。可以采用适合的传统沉积技术形成包括层700的层,所述沉积技术诸如原子层沉积(ALD)、物理气相沉积(PVD)、化学气相沉积(CVD)、等离子体增强CVD(PECVD)等。
诸如硬掩模、光刻胶掩模或者其组合的掩模702可以用做暴露层700的部分704的蚀刻掩模。通过掩模702中的开口蚀刻层700的暴露部分704以形成特征图形,诸如高孔径比沟槽。
在步骤604,如图7B所示,向蚀刻腔室提供第一气体混合物以蚀刻层700。在步骤604,通过由掩模702限定的开口蚀刻层700的部分704以在膜层700中形成沟槽。
在步骤606,可以采用清洁气体蚀刻在蚀刻步骤604期间产生的重复沉积层706。掩模层702或者蚀刻层700在步骤604期间受到攻击时会在蚀刻腔室中释放诸如含硅或者含碳成分的反应物。该反应物在掩模层702以及蚀刻层700的侧壁和/或顶部上聚集并累积,从而形成重复沉积层706,如图7B所示。随着沉积层706的累积,沟槽的开口部分704可能会关闭和/或变窄,从而破坏了蚀刻工艺。因此,向蚀刻腔室中提供清洁气体以蚀刻聚合物重复沉积层706,从而重新打开构图的掩模。
清洁气体包括至少一种含氟气体。在一实施方式中,该清洁气体包括至少含氟气体,诸如三氟化氮(NE3)、六氟化硫(SF6)、四氟化碳(CF4)等。在另一实施方式中,该清洁气体包括含碳和氟的气体,诸如CHF3、C4F8等。在清洁气体中还可以包含诸如氩气(Ar)、氦气(He)等的惰性气体。
在步骤608,如图7C所示,向工艺腔室中提供第二气体混合物以蚀刻未由掩模702保护的蚀刻层700的剩余部分704。蚀刻工艺基本垂直。第二气体混合物可以是用于去除层700的任意适用气体。在一实施方式中,第二气体混合物可以与步骤604中的第一气体混合物相同。在一实施方式中,当已经完全去除层700时终止步骤608的蚀刻工艺。
在步骤608的随后蚀刻工艺期间可能重复沉积重复沉积层706。因此,可以选择性循环执行步骤606和608以循环蚀刻层700,如图6的环610所示。重复去除重复沉积层706的逐渐蚀刻工艺通过在蚀刻层700的特征图形期间重新打开构图的掩模而改进了沟道的垂直性并提供了精确的CD传输。如图7D所示,在将层700蚀刻为所需特征图形以后可根据需要去除掩模层702。
因此,本发明提供了一种用于蚀刻衬底的改进方法。该方法的优势在于通过选择性形成保护氧化层和/或去除在蚀刻期间产生的重复沉积层而在蚀刻期间方便了轮廓以及尺寸控制。
尽管上述指出了本发明的实施方式,但是在不脱离本发明的范围的情况下可以想到本发明的其他以及进一步的实施方式,并且通过如下权利要求书限定本发明的范围。

Claims (22)

1.一种用于各向异性蚀刻具有高孔径比的衬底层的方法,该方法包括:
(a)在蚀刻腔室中放置其上设置有层的衬底;
(b)在蚀刻腔室中蚀刻衬底上的层的至少一部分;
(c)在所述蚀刻层上形成氧化层;并且
(d)在蚀刻腔室中蚀刻未受到氧化层保护的蚀刻层的暴露部分。
2.根据权利要求1所述的方法,其特征在于,还包括:
采用含氟气体蚀刻在步骤(b)期间形成的重复沉积层。
3.根据权利要求1所述的方法,其特征在于,蚀刻所述层的至少一部分的步骤还包括:
重复步骤(c)-(d)以逐步蚀刻所述层。
4.根据权利要求1所述的方法,其特征在于,所述方法还包括:
循环地重新打开设置在所述层上的构图掩模。
5.根据权利要求2所述的方法,其特征在于,所述含氟气体包括三氟化氮、六氟化硫、四氟化碳、CHF3和C4F8至少其中之一。
6.根据权利要求1所述的方法,其特征在于,所述形成氧化层的步骤还包括:
在所述蚀刻层的侧壁上形成氧化层。
7.根据权利要求1所述的方法,其特征在于,所述形成氧化层的步骤还包括:
优先于具有高图案密度的第二组特征图形,在具有低图案密度的第一组特征图形中形成所述氧化层。
8.根据权利要求1所述的方法,其特征在于,所述形成氧化层的步骤还包括:
向所述蚀刻腔室中提供含氧气体。
9.根据权利要求1所述的方法,其特征在于,所述形成氧化层的步骤还包括:
将所述衬底暴露于含氧环境中。
10.一种用于各向异性蚀刻具有高孔径比的衬底上的层的方法,该方法包括:
(a)在蚀刻腔室中放置具有包括第一层和第二层的膜叠层的衬底;
(b)在蚀刻腔室中蚀刻所述膜叠层以暴露第一层和第二层;
(c)在第一层上形成氧化层;并且
(d)在蚀刻腔室中蚀刻第二层。
11.根据权利要求10所述的方法,其特征在于,所述蚀刻所述膜叠层以暴露第一层和第二层的步骤包括:
蚀刻所述第一层;
在所述第一层上形成氧化层;并且
蚀刻所述第一层以暴露所述第二层。
12.根据权利要求10所述的方法,其特征在于,所述蚀刻所述膜叠层以暴露第一层和第二层的步骤包括:
向所述腔室中流入含氟气体;并且
蚀刻在蚀刻所述第一层期间形成的重复沉积层。
13.根据权利要求10所述的方法,其特征在于,还包括:
重复步骤(c)-(d)以逐步蚀刻所述第二层。
14.根据权利要求12所述的方法,其特征在于,还包括:
周期性去除所述重复沉积层以保持在构图掩模层中限定的开口。
15.根据权利要求12所述的方法,其特征在于,所述蚀刻重复沉积层的步骤还包括:
通过含氟气体蚀刻所述重复沉积层。
16.根据权利要求10所述的方法,其特征在于,所述第二层为高K材料。
17.根据权利要求16所述的方法,其特征在于,所述高K材料为二氧化铪、二氧化锆、铪硅酸盐、锆硅酸盐、二氧化钽、氧化铝、掺杂铝的二氧化铪及其组合。
18.根据权利要求10所述的方法,其特征在于,所述第一层为多晶硅层。
19.根据权利要求10所述的方法,其特征在于,所述形成氧化层的步骤还包括:
优先于具有高图案密度的区域,在具有低图案密度的区域中形成所述氧化层。
20.根据权利要求10所述的方法,其特征在于,在所述第一层的侧壁上形成所述氧化层。
21.根据权利要求10所述的方法,其特征在于,所述形成氧化层的步骤还包括:
在所述第二层的顶部上形成所述氧化层。
22.根据权利要求14所述的方法,其特征在于,所述第二层为包括氧化层、氮化层、氧化氮化混合层以及插入有氮化层的至少一种或者多种氧化层的介电层。
CN2007100799601A 2006-02-27 2007-02-27 形成用于高孔径比应用的各向异性特征图形的蚀刻方法 Expired - Fee Related CN101064244B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/363,834 US7368394B2 (en) 2006-02-27 2006-02-27 Etch methods to form anisotropic features for high aspect ratio applications
US11/363,834 2006-02-27

Publications (2)

Publication Number Publication Date
CN101064244A true CN101064244A (zh) 2007-10-31
CN101064244B CN101064244B (zh) 2010-09-01

Family

ID=38443019

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2007100799601A Expired - Fee Related CN101064244B (zh) 2006-02-27 2007-02-27 形成用于高孔径比应用的各向异性特征图形的蚀刻方法

Country Status (5)

Country Link
US (2) US7368394B2 (zh)
JP (1) JP2007235136A (zh)
KR (1) KR100892797B1 (zh)
CN (1) CN101064244B (zh)
TW (1) TWI352387B (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102810470A (zh) * 2011-05-29 2012-12-05 南亚科技股份有限公司 降低微负载效应的方法
CN103065959A (zh) * 2011-10-21 2013-04-24 上海华虹Nec电子有限公司 一种减小硅刻蚀负载效应的方法
CN106158619A (zh) * 2015-05-11 2016-11-23 东京毅力科创株式会社 被处理体的处理方法
CN107437581A (zh) * 2016-05-25 2017-12-05 上海磁宇信息科技有限公司 一种以氧化钽为硬掩模的磁性隧道结的制备方法
CN108695193A (zh) * 2017-03-30 2018-10-23 株式会社日立国际电气 基板处理方法、记录介质和基板处理装置
CN109110726A (zh) * 2018-07-03 2019-01-01 北京大学 一种提高高深宽比钨合金刻蚀均匀性的方法

Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8119210B2 (en) 2004-05-21 2012-02-21 Applied Materials, Inc. Formation of a silicon oxynitride layer on a high-k dielectric material
US7837838B2 (en) 2006-03-09 2010-11-23 Applied Materials, Inc. Method of fabricating a high dielectric constant transistor gate using a low energy plasma apparatus
US7678710B2 (en) 2006-03-09 2010-03-16 Applied Materials, Inc. Method and apparatus for fabricating a high dielectric constant transistor gate using a low energy plasma system
US7645710B2 (en) 2006-03-09 2010-01-12 Applied Materials, Inc. Method and apparatus for fabricating a high dielectric constant transistor gate using a low energy plasma system
US7300878B1 (en) * 2006-05-25 2007-11-27 Texas Instruments Incorporated Gas switching during an etch process to modulate the characteristics of the etch
US7544521B1 (en) * 2006-09-11 2009-06-09 Lam Research Corporation Negative bias critical dimension trim
US8183161B2 (en) 2006-09-12 2012-05-22 Tokyo Electron Limited Method and system for dry etching a hafnium containing material
US7902018B2 (en) 2006-09-26 2011-03-08 Applied Materials, Inc. Fluorine plasma treatment of high-k gate stack for defect passivation
KR20080060017A (ko) * 2006-12-26 2008-07-01 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR20080076173A (ko) * 2007-02-15 2008-08-20 삼성전자주식회사 금속 산화막 패턴 형성 방법 및 이를 이용한 반도체 소자의형성 방법
KR100914301B1 (ko) * 2008-03-27 2009-08-27 주식회사 하이닉스반도체 표면 거침도가 개선된 텅스텐층 형성 방법
US20090246713A1 (en) * 2008-03-31 2009-10-01 Tokyo Electron Limited Oxygen-containing plasma flash process for reduced micro-loading effect and cd bias
US8298949B2 (en) * 2009-01-07 2012-10-30 Lam Research Corporation Profile and CD uniformity control by plasma oxidation treatment
JP5035300B2 (ja) * 2009-06-15 2012-09-26 株式会社デンソー 半導体装置の製造方法
US8901004B2 (en) * 2009-07-27 2014-12-02 Lam Research Corporation Plasma etch method to reduce micro-loading
US9653353B2 (en) * 2009-08-04 2017-05-16 Novellus Systems, Inc. Tungsten feature fill
JP2011187557A (ja) * 2010-03-05 2011-09-22 Toshiba Corp 半導体装置の製造方法
JP2011194629A (ja) * 2010-03-18 2011-10-06 Fujifilm Corp マスターモールドの製造方法およびモールド構造体の製造方法
US10658161B2 (en) * 2010-10-15 2020-05-19 Applied Materials, Inc. Method and apparatus for reducing particle defects in plasma etch chambers
US9679751B2 (en) * 2012-03-15 2017-06-13 Lam Research Corporation Chamber filler kit for plasma etch chamber useful for fast gas switching
JP5898549B2 (ja) 2012-03-29 2016-04-06 株式会社Screenホールディングス 基板処理方法および基板処理装置
JP5968130B2 (ja) * 2012-07-10 2016-08-10 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
JP2014036104A (ja) * 2012-08-08 2014-02-24 Tokyo Electron Ltd パターン形成方法及び固体撮像装置
US9082719B2 (en) 2012-10-19 2015-07-14 Infineon Technologies Ag Method for removing a dielectric layer from a bottom of a trench
US9142417B2 (en) * 2012-12-14 2015-09-22 Lam Research Corporation Etch process with pre-etch transient conditioning
JP6077354B2 (ja) * 2013-03-26 2017-02-08 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
US8906810B2 (en) * 2013-05-07 2014-12-09 Lam Research Corporation Pulsed dielectric etch process for in-situ metal hard mask shape control to enable void-free metallization
JP6095528B2 (ja) * 2013-09-04 2017-03-15 株式会社日立ハイテクノロジーズ プラズマ処理方法
JP6267953B2 (ja) * 2013-12-19 2018-01-24 東京エレクトロン株式会社 半導体装置の製造方法
US9653320B2 (en) * 2014-09-12 2017-05-16 Applied Materials, Inc. Methods for etching a hardmask layer for an interconnection structure for semiconductor applications
EP3067919A1 (en) * 2015-03-11 2016-09-14 IMEC vzw Method for forming vertical structures in a semiconductor target layer
KR20160116915A (ko) * 2015-03-31 2016-10-10 삼성전자주식회사 반도체 소자 제조 방법
TWI734201B (zh) 2016-02-22 2021-07-21 日商東京威力科創股份有限公司 圖案化層之循環式蝕刻的方法
TWI680535B (zh) 2016-06-14 2019-12-21 美商應用材料股份有限公司 金屬及含金屬化合物之氧化體積膨脹
TWI719262B (zh) 2016-11-03 2021-02-21 美商應用材料股份有限公司 用於圖案化之薄膜的沉積與處理
KR20190067939A (ko) 2016-11-08 2019-06-17 어플라이드 머티어리얼스, 인코포레이티드 패터닝 응용들을 위한 상향식 필러들의 기하형상 제어
WO2018102088A1 (en) * 2016-11-29 2018-06-07 Lam Research Corporation Method for generating vertical profiles in organic layer etches
US10770349B2 (en) 2017-02-22 2020-09-08 Applied Materials, Inc. Critical dimension control for self-aligned contact patterning
US10636659B2 (en) 2017-04-25 2020-04-28 Applied Materials, Inc. Selective deposition for simplified process flow of pillar formation
US10840186B2 (en) 2017-06-10 2020-11-17 Applied Materials, Inc. Methods of forming self-aligned vias and air gaps
TW201906035A (zh) 2017-06-24 2019-02-01 美商微材料有限責任公司 生產完全自我對準的介層窗及觸點之方法
US10510602B2 (en) 2017-08-31 2019-12-17 Mirocmaterials LLC Methods of producing self-aligned vias
WO2019046402A1 (en) 2017-08-31 2019-03-07 Micromaterials Llc METHODS FOR GENERATING SELF-ALIGNED INTERCONNECTION HOLES
US11315943B2 (en) 2017-09-05 2022-04-26 Applied Materials, Inc. Bottom-up approach to high aspect ratio hole formation in 3D memory structures
US10600688B2 (en) 2017-09-06 2020-03-24 Micromaterials Llc Methods of producing self-aligned vias
CN110034017A (zh) 2017-12-07 2019-07-19 微材料有限责任公司 用于使金属和阻挡层-衬垫可控凹陷的方法
EP3499557A1 (en) 2017-12-15 2019-06-19 Micromaterials LLC Selectively etched self-aligned via processes
TW201939628A (zh) 2018-03-02 2019-10-01 美商微材料有限責任公司 移除金屬氧化物的方法
US10790191B2 (en) 2018-05-08 2020-09-29 Micromaterials Llc Selective removal process to create high aspect ratio fully self-aligned via
TW202011547A (zh) 2018-05-16 2020-03-16 美商微材料有限責任公司 用於產生完全自對準的通孔的方法
US10699953B2 (en) 2018-06-08 2020-06-30 Micromaterials Llc Method for creating a fully self-aligned via
TW202105505A (zh) * 2019-02-22 2021-02-01 日商東京威力科創股份有限公司 電漿蝕刻製程
US11164938B2 (en) 2019-03-26 2021-11-02 Micromaterials Llc DRAM capacitor module
KR20210002099A (ko) * 2019-06-26 2021-01-06 주식회사 히타치하이테크 플라스마 처리 방법
US11177137B2 (en) * 2020-01-17 2021-11-16 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer etching process and methods thereof
TWI759754B (zh) * 2020-06-03 2022-04-01 台灣奈米碳素股份有限公司 製作半導體裝置的溝槽結構的乾式蝕刻製程
KR20230012459A (ko) * 2021-07-14 2023-01-26 주식회사 히타치하이테크 플라스마 처리 방법

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5071714A (en) * 1989-04-17 1991-12-10 International Business Machines Corporation Multilayered intermetallic connection for semiconductor devices
US5188979A (en) * 1991-08-26 1993-02-23 Motorola Inc. Method for forming a nitride layer using preheated ammonia
US5264716A (en) * 1992-01-09 1993-11-23 International Business Machines Corporation Diffused buried plate trench dram cell array
US5337207A (en) * 1992-12-21 1994-08-09 Motorola High-permittivity dielectric capacitor for use in a semiconductor device and process for making the same
US5356833A (en) * 1993-04-05 1994-10-18 Motorola, Inc. Process for forming an intermetallic member on a semiconductor substrate
US5563343A (en) * 1993-05-26 1996-10-08 Cornell Research Foundation, Inc. Microelectromechanical lateral accelerometer
US5354417A (en) * 1993-10-13 1994-10-11 Applied Materials, Inc. Etching MoSi2 using SF6, HBr and O2
JP2924723B2 (ja) * 1995-08-16 1999-07-26 日本電気株式会社 ドライエッチング方法
US6148072A (en) * 1997-01-03 2000-11-14 Advis, Inc Methods and systems for initiating video communication
US5925918A (en) * 1997-07-30 1999-07-20 Micron, Technology, Inc. Gate stack with improved sidewall integrity
US6001706A (en) * 1997-12-08 1999-12-14 Chartered Semiconductor Manufacturing, Ltd. Method for making improved shallow trench isolation for semiconductor integrated circuits
KR200180937Y1 (ko) * 1998-04-08 2000-05-15 이충곤 자동차용 고무부쉬
US6190988B1 (en) * 1998-05-28 2001-02-20 International Business Machines Corporation Method for a controlled bottle trench for a dram storage node
US6242350B1 (en) * 1999-03-18 2001-06-05 Taiwan Semiconductor Manufacturing Company Post gate etch cleaning process for self-aligned gate mosfets
US6348686B1 (en) * 1999-07-14 2002-02-19 Hubbell Incorporated Adapter for positioning a lens
US6319730B1 (en) * 1999-07-15 2001-11-20 Motorola, Inc. Method of fabricating a semiconductor structure including a metal oxide interface
US6270568B1 (en) * 1999-07-15 2001-08-07 Motorola, Inc. Method for fabricating a semiconductor structure with reduced leakage current density
US6328905B1 (en) * 1999-08-12 2001-12-11 Advanced Micro Devices, Inc. Residue removal by CO2 water rinse in conjunction with post metal etch plasma strip
US6274500B1 (en) * 1999-10-12 2001-08-14 Chartered Semiconductor Manufacturing Ltd. Single wafer in-situ dry clean and seasoning for plasma etching process
US6479395B1 (en) * 1999-11-02 2002-11-12 Alien Technology Corporation Methods for forming openings in a substrate and apparatuses with these openings and methods for creating assemblies with openings
GB0000901D0 (en) 2000-01-14 2000-03-08 Isis Innovation Antiparasitic agent
US6300202B1 (en) * 2000-05-18 2001-10-09 Motorola Inc. Selective removal of a metal oxide dielectric
US6284666B1 (en) * 2000-05-31 2001-09-04 International Business Machines Corporation Method of reducing RIE lag for deep trench silicon etching
US6444512B1 (en) 2000-06-12 2002-09-03 Motorola, Inc. Dual metal gate transistors for CMOS process
US6297095B1 (en) * 2000-06-16 2001-10-02 Motorola, Inc. Memory device that includes passivated nanoclusters and method for manufacture
US6692903B2 (en) * 2000-12-13 2004-02-17 Applied Materials, Inc Substrate cleaning apparatus and method
US6326261B1 (en) * 2001-01-05 2001-12-04 United Microelectronics Corp. Method of fabricating a deep trench capacitor
US6348386B1 (en) * 2001-04-16 2002-02-19 Motorola, Inc. Method for making a hafnium-based insulating film
US6563160B2 (en) * 2001-08-09 2003-05-13 International Business Machines Corporation High dielectric constant materials forming components of DRAM such as deep-trench capacitors and gate dielectric (insulators) for support circuits
US6534376B2 (en) * 2001-08-15 2003-03-18 Infineon Technologies Ag Process flow for sacrificial collar scheme with vertical nitride mask
US6528386B1 (en) * 2001-12-20 2003-03-04 Texas Instruments Incorporated Protection of tungsten alignment mark for FeRAM processing
US6897155B2 (en) * 2002-08-14 2005-05-24 Applied Materials, Inc. Method for etching high-aspect-ratio features
EP1602125B1 (en) * 2003-03-07 2019-06-26 Taiwan Semiconductor Manufacturing Company, Ltd. Shallow trench isolation process
US7009237B2 (en) * 2004-05-06 2006-03-07 International Business Machines Corporation Out of the box vertical transistor for eDRAM on SOI
DE102004031741B4 (de) * 2004-06-30 2010-04-01 Qimonda Ag Verfahren zur Herstellung einer Kontaktanordnung für Feldeffekttransistorstrukturen mit Gateelektroden mit einer Metalllage und Verwendung des Verfahrens zur Herstellung von Feldeffekttransistoranordnungen in einem Zellenfeld
US20060017043A1 (en) * 2004-07-23 2006-01-26 Dingjun Wu Method for enhancing fluorine utilization

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102810470A (zh) * 2011-05-29 2012-12-05 南亚科技股份有限公司 降低微负载效应的方法
CN103065959A (zh) * 2011-10-21 2013-04-24 上海华虹Nec电子有限公司 一种减小硅刻蚀负载效应的方法
CN103065959B (zh) * 2011-10-21 2015-12-09 上海华虹宏力半导体制造有限公司 一种减小硅刻蚀负载效应的方法
CN106158619A (zh) * 2015-05-11 2016-11-23 东京毅力科创株式会社 被处理体的处理方法
CN107437581A (zh) * 2016-05-25 2017-12-05 上海磁宇信息科技有限公司 一种以氧化钽为硬掩模的磁性隧道结的制备方法
CN107437581B (zh) * 2016-05-25 2020-10-09 上海磁宇信息科技有限公司 一种以氧化钽为硬掩模的磁性隧道结的制备方法
CN108695193A (zh) * 2017-03-30 2018-10-23 株式会社日立国际电气 基板处理方法、记录介质和基板处理装置
CN108695193B (zh) * 2017-03-30 2022-03-18 株式会社国际电气 基板处理方法、记录介质和基板处理装置
CN109110726A (zh) * 2018-07-03 2019-01-01 北京大学 一种提高高深宽比钨合金刻蚀均匀性的方法
CN109110726B (zh) * 2018-07-03 2021-06-29 北京大学 一种提高高深宽比钨合金刻蚀均匀性的方法

Also Published As

Publication number Publication date
US20070199922A1 (en) 2007-08-30
KR20070089058A (ko) 2007-08-30
TWI352387B (en) 2011-11-11
CN101064244B (zh) 2010-09-01
JP2007235136A (ja) 2007-09-13
US20080057729A1 (en) 2008-03-06
KR100892797B1 (ko) 2009-04-10
TW200737337A (en) 2007-10-01
US7368394B2 (en) 2008-05-06

Similar Documents

Publication Publication Date Title
CN101064244A (zh) 形成用于高孔径比应用的各向异性特征图形的蚀刻方法
CN101030530A (zh) 形成用于高孔径比应用的各向异性特征图形的蚀刻方法
US9865472B2 (en) Fabrication of a silicon structure and deep silicon etch with profile control
US7977390B2 (en) Method for plasma etching performance enhancement
US20100330805A1 (en) Methods for forming high aspect ratio features on a substrate
KR101111924B1 (ko) 이중층 레지스트 플라즈마 에칭 방법
JP4791956B2 (ja) プラズマエッチングチャンバ内でポリシリコンゲート構造をエッチングするための方法、及び基板の異なるドープ済み材料の間のエッチング速度のマイクロローディングを減少させる方法
US9595451B1 (en) Highly selective etching methods for etching dielectric materials
CN1815697A (zh) 等离子体蚀刻方法
CN1505831A (zh) 蚀刻有机抗反射涂层(arc)的方法
JP2010245512A (ja) 基板のエッチング方法及びシステム
US10497578B2 (en) Methods for high temperature etching a material layer using protection coating
JPH05102107A (ja) 半導体装置の製造方法
KR101224747B1 (ko) 감소된 에칭률 마이크로-로딩을 갖는 텅스텐 실리사이드에칭 공정
JP2021515394A (ja) 空隙を形成するためのシステム及び方法
TW202226378A (zh) 選擇性各向異性金屬蝕刻
US7183220B1 (en) Plasma etching methods
US7226867B2 (en) Method of etching a metal layer using a mask, a metallization method for a semiconductor device, a method of etching a metal layer, and an etching gas
US7795151B2 (en) Methods of forming a trench having side surfaces including a uniform slope
CN114885614B (zh) 用于蚀刻用于半导体应用的材料层的方法
US7265053B2 (en) Trench photolithography rework for removal of photoresist residue
JP2005166838A (ja) プラズマエッチング方法
US20080203056A1 (en) Methods for etching high aspect ratio features
JP2005136097A (ja) 半導体装置の製造方法
KR102646804B1 (ko) 실리콘 질화물층을 포함하는 기판을 처리하는 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C56 Change in the name or address of the patentee
CP01 Change in the name or title of a patent holder

Address after: American California

Patentee after: Applied Materials Inc.

Address before: American California

Patentee before: Applied Materials Inc.

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20100901

Termination date: 20160227

CF01 Termination of patent right due to non-payment of annual fee