CN101079427A - 半导体器件以及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件，该半导体器件能够在写入动作之际不发生写入不良、可靠性低下等问题地、进行向氮化硅膜的电子注入，并可以同时实现控制写入力、防止电荷从氮化硅膜的逸失、以及可靠地向沟道区施加偏压。在沟道区(23)的上侧相互离间设置第1及第2浮栅(39a及39b)。并且，以覆盖这些第1及第2浮栅的方式形成控制栅(51)。而且，含有存储功能体的第1及第2ONO膜(37a及37b)，设在第1及第2浮栅的下侧。

Description

半导体器件以及其制造方法
技术领域
本发明是关于具备具有保持电荷功能的存储功能体的半导体器件以及其制造方法。
背景技术
过去，有具有以下特征的公知的非易失性存储器件：搭载于半导体器件的每1个晶体管具有2位的存储功能，即所谓“1单元2位功能”。这种非易失性存储器件的结构为，使设在栅电极的侧面以及栅电极的周边衬底上的氮化硅膜具有电荷保持功能，以该氮化硅膜作为存储功能体。
作为这种根据过去技术的、具备具有电荷保持功能的氮化硅膜的半导体器件，已知有例如由专利文件1所公开的半导体器件。下面，参照附图对该专利文件1所公开的半导体器件进行说明。
图8是表示根据专利文件1所公开的半导体器件的切口的剖面图。专利文件1中所公开的半导体器件，如图8所示，具有形成有沟道区111、和夹持该沟道区而设置的两个互相分离的作为源和漏的第1主电极区域以及第2主电极区域113a以及113b(代表主电极区域，以113表示)的衬底115。另外，在图8中，相对于沟道区111形成在纸面的右侧的主电极区域表示为第1主电极区域113a，而且相对于沟道区111形成在纸面的左侧的主电极区域表示为第2主电极区域113b。然后，在衬底的上侧表面(上表面)的沟道区111上，形成有栅氧化膜117、和设在该栅氧化膜117上的控制栅119。进一步，该半导体器件，具有覆盖控制栅119的上侧表面以及两个侧面、以及衬底115的上侧表面而形成的等厚的氮化硅膜121。该氮化硅膜121作为存储功能体发挥作用。具体的，该氮化硅膜121存储通过写入动作而导入的电子，并且具有保持电荷的功能、即电荷保持功能。然后，在控制栅119的两侧周边部的氮化硅膜121的上侧表面上，夹持控制栅119地设有浮栅123。另外，在图8中相对于控制栅119设在纸面右侧的浮栅123表示为123a，而且相对于控制栅119设在纸面左侧的浮栅123表示为123b。在此，衬底115以及氮化硅膜121之间，为了缓和这些衬底115和氮化硅膜121的应力差，设有等厚的下部氧化硅膜125。而且，在氮化硅膜121的上侧表面上，为了缓和该氮化硅膜121和浮栅123的应力差，设有等厚的上部氧化硅膜127。另外，在下面把由这些下部氧化硅膜125、上部氧化硅膜127以及氮化硅膜121构成的叠层体称为ONO膜129。而且，图8中把浮栅123以及衬底115之间的ONO膜129表示为129a，把浮栅123以及控制栅119之间的ONO膜129表示为129b。该ONO膜129承担作为用于对控制电极119和浮栅123进行元件隔离的绝缘膜的作用。
具有如上结构的专利文件1所公开的半导体器件中，写入动作、即向作为存储功能体的氮化硅膜121中进行电子注入时，在控制栅119以及一方的主电极区域施加电压。在此，以在第1主电极区域113a施加电压的情况为例进行说明。
在控制栅119以及第1主电极区域113a上施加电压，则通过控制栅119的电压，设在控制栅119的两侧的浮栅123上也施加了电压。然后，利用施加了电压的浮栅123b、与存在于该浮栅123b下侧的没有施加电压的第2主电极区域113b的电位差，电子从第2主电极区域113b朝向浮栅123b移动。该移动的电子，注入到存在于浮栅123b以及第2主电极区域113b之间的氮化硅膜121。另外，进行了相反的偏压时、即在控制栅119以及第2主电极区域113b施加电压的情况下，电子注入到存在于浮栅123a以及第2主电极区域113a之间的氮化硅膜121中。
在此，在该写入动作中，为了向氮化硅膜121注入电子，需要令浮栅123、和没有进行偏压的一方的第1或者第2主电极区域113之间的电位差较大。为此，优选施加在浮栅123上的电压尽可能大。
浮栅123的电压，通过控制栅119和浮栅123的耦合比Cr而确定。该耦合比Cr，是在设浮栅123及衬底115之间的绝缘膜、此处为ONO膜129a的静电电容为C1、并且设浮栅123及控制栅119之间的绝缘膜、此处为ONO膜129b的静电电容为C2时，由Cr＝C2/(C1+C2)所表示的值。并且，在控制栅119的电压上乘以该耦合比Cr的值就成为浮栅的电压。因此，通过令该耦合比较大，可以令施加在浮栅123上的电压变大。正如从上式可知的，为了增大耦合比，令施加在浮栅123及控制栅119之间的绝缘膜、此处为ONO膜129b的静电电容较大即可。并且，为了令该绝缘膜的静电电容较大，已知有令浮栅123和控制栅119隔着该绝缘膜相对(对置)的面的面积较大的方法。另外，令浮栅123及控制栅119之间的绝缘膜的膜厚形成的较薄，也可以令该绝缘膜的静电电容较大。
在此，由专利文件1所公开的半导体器件中，浮栅123以及控制栅119隔着绝缘膜相对的面，仅是控制栅119的侧面。因此，浮栅123及控制栅119的相对面(对置的面)的面积较小。
另外，在由专利文件1所公开的半导体器件中，浮栅123以及控制栅119之间存在的绝缘膜是ONO膜129。该ONO膜，由下部氧化硅膜125、上部氧化硅膜127、以及氮化硅膜121构成，重叠3个膜而形成，因此膜厚变厚。
由于这些原因，在由专利文件1所公开的半导体装置中，使浮栅123的电位上升就比较难，在写入动作中，难以向氮化硅膜121中注入电子。因此，就存在发生写入不良、写入动作的可靠性低下等问题的担忧。
为了避免这种写入不良、写入动作的可靠性低下等问题，已知存在例如专利文件2所公开的半导体器件。
专利文件2的第3实施方式(下面称为专利文件2-1)中所公开的半导体器件，没有形成上述专利文件1中的覆盖控制栅的上侧表面以及两个侧面的ONO膜。并且，仅衬底的上侧表面上形成有包括作为存储功能体的氮化硅膜的ONO膜。另外，专利文件2-1所公开的半导体器件，没有设置上述浮栅。并且，设有覆盖这些ONO膜以及控制栅的金属膜。在这种结构中，包括氮化硅膜的ONO膜的侧面、和控制栅的侧面直接相接。
该专利文件2-1中所公开的半导体器件中，可以不经由浮栅，通过施加在控制栅上的电压，使得电子从没有施加电压的第1以及第2主电极区域移动。因此，施加在控制栅上的电压，直接对写入动作时的向氮化硅膜的电子注入产生影响。因此，通过使施加在控制栅的电压变大，可以令向氮化硅膜的电子的注入量较大。
接着，对于专利文件2的第4实施方式(下面称为专利文件2-2)所公开的半导体器件进行说明。图9是表示由专利文件2-2所公开的半导体器件的切口的剖面图。专利文件2-2所公开的半导体器件，具有形成有沟道区213、和夹持该沟道区213而设置的、作为2个分离的源及漏的第1及第2主电极区域214的衬底211。并且，在沟道区213的一部分区域的上侧表面上，隔着栅氧化膜215设有浮栅中央部216。另外，在作为浮栅中央部216的两侧周边部的、沟道区213的另一部分的上侧表面整个面上，以比浮栅中央部216还薄得膜厚，形成有ONO膜217。该ONO膜217，与上述专利文件1中公开的半导体器件相同，是由下部氧化硅膜219、作为存储功能体的氮化硅膜221以及上部氧化硅膜223构成的膜。并且，覆盖这些ONO膜217及浮栅中央部216的上侧表面地、设有浮栅侧部225。在此，包括浮栅中央部216和浮栅侧部225，称为浮栅227。该浮栅227相当于上述专利文件1所公开的半导体器件中的浮栅123。进一步，专利文件2-2中所公开的半导体器件，以覆盖由浮栅227及ONO膜217构成的叠层体、和衬底211的上侧表面的方式，隔着作为绝缘膜的氧化硅膜229，设有控制栅231。
该专利文件2-2中所公开的半导体器件中，浮栅227以及控制栅231，隔着绝缘膜，在浮栅227的上侧表面以及两侧表面这3面相对。因此，与浮栅以及控制栅仅以1个面相对的、专利文件1所公开的半导体器件相比，可以令浮栅及控制栅的相对面的面积较大。
另外，在专利文件2-2所公开的半导体器件中，存在于浮栅227及控制栅231之间的绝缘膜，仅为氧化硅膜229。因此，与在浮栅及控制栅之间存在由3个膜构成的ONO膜的、专利文件1所公开的半导体器件相比，能够令存在于浮栅及控制栅之间的绝缘膜的膜厚较薄。
因此，在专利文件2-2所公开的半导体器件中，与专利文件1公开的半导体器件相比，容易使浮栅227的电位上升。因此，在写入动作时，容易向氮化硅膜221注入电子，可以降低发生写入不良、写入动作的可靠性低下等问题的风险。
[专利文件1]特开平9-97849号公报
[专利文件1]特开2003-258128号公报
[本发明要解决的课题]
但是，专利文件2-1所公开的半导体器件，不具备浮栅，不经由浮栅，而通过控制栅的电压，直接进行写入动作、即向氮化硅膜的电子注入。因此，存在写入力过强、也写入到不需要的单元的风险。
另外，专利文件2-1所公开的半导体装置，由于不具备浮栅，所以进行读出动作时，来自控制电极的电场，不经由浮栅而直接作用在氮化硅膜上。来自该控制栅的电场，成为保持的电荷从作为存储功能体的氮化硅膜逸失的原因。因此，在专利文件2-1所公开的半导体器件中，来自控制栅的电场，直接作用在氮化硅膜上，所以在反复进行读出动作时，保持的电荷逸失的可能性较高。
另外，专利文件2-2所公开的半导体器件，在沟道区的整个上侧面上，具有浮栅以及ONO膜。并且，在这些浮栅以及ONO膜的上侧，隔着绝缘膜形成有控制栅。因此，在控制栅和衬底的沟道区之间，存在绝缘膜、浮栅以及ONO膜，不存在控制栅和沟道区相接的地方。所以，通过向控制栅施加的电压，难以向沟道区施加偏压，导致半导体器件的驱动能力低下。
发明内容
本发明的目的在于提供能够在写入动作之际不发生写入不良、可靠性低下等、进行向氮化硅膜的电子注入，同时可以实现控制写入力、防止电荷从氮化硅膜的逸失、以及可靠地向沟道区施加偏压的的半导体器件的结构及其制造方法。
由此，为了实现上述目的，根据本发明的第1要旨，半导体器件具有如下特征。
即，根据第1要旨的半导体器件，首先具备在元件区域中形成有沟道区、和夹持该沟道区而设置的第1和第2主电极区域的半导体衬底。并且，在沟道区的上侧表面上设有相互分离而设的第1及第2ONO膜。该第1及第2ONO膜，其各自的一个侧面分别位于沟道区的、在上侧衬底面(衬底的上表面)、即半导体衬底的上侧表面上与第1及第2主电极区域的边界上而设置。而且，该第1及第2ONO膜分别包括：下部氧化膜、设在该下部氧化膜的上侧表面上的电荷存储氮化膜、以及设在该电荷存储氮化膜的上侧表面上的上部氧化膜。在所述第1及第2ONO膜的上侧表面上，分别设有第1及第2浮栅。并且，以均匀的膜厚的层间绝缘膜，覆盖包括这些第1及第2ONO膜和第1及第2浮栅的元件区域的上侧。进而，根据第1要旨的半导体器件，具有以将第1及第2ONO膜之间、和第1及第2浮栅之间填充、并且覆盖层间绝缘膜的上侧表面的方式设置的控制栅。
另外，根据本发明的第2要旨，根据上述第1要旨的半导体器件的制造方法包括以下第1～第8工序的各工序。
即，在第1工序中，在半导体衬底的芯片区域内的上侧衬底面上，通过向从以一定的间隔排列设置的多个元件隔离区域露出的元件区域、导入第1导电型的杂质，形成第1导电型杂质区域。
在第2工序中，在第1导电型杂质区域的上侧表面的、形成沟道区的预定区域上，形成掩模。然后，通过向第1导电型杂质区域导入具有与第1导电型相反的导电型的第2导电型杂质，形成第1及第2主电极区域、和掩模下部的、在第1及第2主电极区域之间的沟道区。
在第3工序中，首先除去掩模。然后，通过在半导体衬底的整个上侧面上形成ONO膜。在此，该ONO膜，通过依次重叠设置下部氧化膜、电荷存储氮化膜以及上部氧化膜而形成。
在第4工序中，在ONO膜的上侧表面上形成浮栅材料层，形成由ONO膜及浮栅材料层构成叠层体。
在第5工序中，对该叠层体进行局部蚀刻，直到上侧衬底面从叠层体的表面露出。然后，形成在多个元件隔离区域的排列方向上相互分离并延伸的条状的第1及第2残存区域，且以使该第1及第2残存区域的各自的一个侧面、分别位于沟道区的、在上侧衬底面上与第1及第2主电极区域的边界上的方式形成该第1及第2残存区域。由此，从ONO膜、在第1及第2残存区域中分别残存形成第1及第2ONO膜，并且从浮栅材料层、在第1及第2残存区域中分别残存形成第1及第2浮栅。
在第6工序中，在包括第1及第2残存区域的半导体衬底的整个上侧面上，以均匀的膜厚形成层间绝缘膜。
在第7工序中，以将第1及第2残存区域之间填充、并且覆盖层间绝缘膜的整个上侧面的方式形成控制栅。
在第8工序中，除去存在于元件隔离区域的上侧区域、及该元件隔离区域的延长区域上侧的控制栅、层间绝缘膜、第1及第2浮栅以及第1及第2ONO膜。
另外，根据本发明的第3要旨，根据上述第1要旨的半导体器件的其他制造方法，包括以下第1～第10工序的各工序。
即，在第1工序中，在半导体衬底的芯片区域内的上侧衬底面上，通过向从以一定的间隔排列设置的多个元件隔离区域露出的元件区域、导入第1导电型的杂质，形成第1导电型杂质区域。
在第2工序中，在半导体衬底的整个上侧面上形成ONO膜。在此，该ONO膜通过依次重叠设置下部氧化膜、电荷存储氮化膜以及上部氧化膜而形成。
在第3工序中，在该ONO膜的上侧表面的、形成第1及第2浮栅的预定区域之间，形成栅形成牺牲膜。
在第4工序中，以覆盖包括栅形成牺牲膜的ONO膜的整个上侧面的方式形成浮栅材料层。
在第5工序中，通过除去浮栅材料层，利用未除去而残存的浮动栅材料层，在栅形成牺牲膜的两个侧部残存形成第1及第2浮栅。
在第6工序中，以栅形成牺牲膜和第1及第2浮栅为掩模，向第1导电型杂质区域导入具有与第1导电型相反的导电型的第2导电型的杂质。由此，形成第1及第2主电极区域，同时在栅形成牺牲膜和第1及第2浮栅的下部、即第1及第2主电极区域之间形成沟道区。
在第7工序中，除去栅形成牺牲膜、和除了第1及第2浮栅的下部的部分的ONO膜，直到半导体衬底的上侧衬底面露出为止。此时，未除去而残存的第1及第2浮栅的下部的ONO膜，成为第1及第2ONO膜。然后，利用第1及第2浮栅和第1及第2ONO膜形成第1及第2残存区域。
在第8工序中，在包括第1及第2残存区域的半导体衬底的整个上侧面上，以均匀的膜厚形成层间绝缘膜。
在第9工序中，以将第1及第2残存区域之间填充、并且覆盖层间绝缘膜的整个上侧面的方式，形成控制栅。
在第10工序中，除去存在于元件隔离区域的上侧区域、及该元件隔离区域的延长区域上侧的控制栅、层间绝缘膜、第1及第2浮栅以及第1及第2ONO膜。
[发明的效果]
根据第1要旨的半导体器件，在沟道区的上侧表面具有2个分离的浮栅、即第1及第2浮栅。并且，具有将这些第1及第2浮栅之间填充、并且隔着层间绝缘膜覆盖第1及第2浮栅的控制栅。
因此，在根据第1要旨的半导体器件中，第1及第2浮栅和控制栅，隔着层间绝缘膜，在第1及第2浮栅的各自的上侧表面、以及两个侧面这3个面相对。因此，与浮栅以及控制栅仅在一个面相对的、专利文件1所公开的半导体器件相比，浮栅以及控制栅的相对面的面积可以较大。
另外，根据第1要旨的半导体器件，把包括作为存储功能体的电荷存储氮化膜的2ONO膜，仅设在第1及第2浮栅的下部。因此，根据第1要旨的半导体器件，在第1及第2浮栅和控制栅之间仅存在层间绝缘膜。因此，与在浮栅和控制栅之间存在由3种膜构成的ONO膜的、专利文件1所公开的半导体器件相比，可以令存在于浮栅和控制栅之间的绝缘膜的膜厚较薄。
如此，根据第1要旨的半导体器件，同时可以实现：第1及第2浮栅和控制栅的相对面的面积的扩大，和存在于第1及第2浮栅和控制栅之间的绝缘膜的膜厚的薄膜化。所以，与专利文件1所公开的半导体器件相比，可以令施加在第1及第2浮栅的电压较大。因此，在写入动作时，可以容易地向作为存储功能体的电荷存储氮化膜注入电子、并降低发生写入不良、写入动作的可靠性低下等问题的可能性。
而且，根据第1要旨的半导体器件，通过施加在第1及第2浮栅上的电压，进行写入动作、即向电荷存储氮化膜注入电子。因此，与不经由浮栅、通过控制栅的电压直接进行写入动作的专利文件2-1所公开的半导体器件不同，可以控制写入力，所以就没有向未想写入的单元进行了写入的担忧。
另外，根据第1要旨的半导体器件，包括作为存储功能体的电荷存储氮化膜的ONO膜，仅设在第1及第2浮栅的下部，进一步，这些第1及第2浮栅和ONO膜，被层间绝缘膜所覆盖。所以，不存在控制栅和ONO膜直接接触的地方。因此，在进行从电荷存储氮化膜的读出动作时产生的来自控制栅的电场，不会直接作用在电荷存储氮化膜上，而通过第1及第2浮栅和层间绝缘膜被缓和。因此，可以防止如专利文件2-1所公开的半导体器件那样、在重复进行读出动作时保持的电荷逸失。
另外，根据第1要旨的半导体器件中，沟道区的第1及第2浮栅之间的区域的上侧表面、和将第1及第2浮栅之间填充而形成的控制栅，经由层间绝缘膜相接。因此，根据第1要旨的半导体器件，通过施加在控制栅上的电压，容易向沟道区施加偏压。所以，与在控制栅和衬底的沟道区之间存在绝缘膜、浮栅及ONO膜的、专利文件2-2所公开的半导体器件相比，可以向沟道区施加较大的偏压，所以半导体器件的驱动能力不会低下。
另外，根据第2要旨的半导体器件的制造方法中，在第5工序中，对叠层体进行局部蚀刻，直到上侧衬底面从叠层体的表面露出。通过该除去，形成在多个元件隔离区域的排列方向上相互分离并延伸的条状的第1及第2残存区域，且以使该第1及第2残存区域的各自的一个侧面、分别位于沟道区的、在上侧衬底面上与第1及第2主电极区域的边界上的方式形成该第1及第2残存区域。由此，利用ONO膜、在第1及第2残存区域中分别残存形成第1及第2ONO膜，并且利用浮栅材料层、在第1及第2残存区域中分别残存形成第1及第2浮栅。
如此，通过使第1及第2浮栅相分离而形成，在该相分离的区域上，沟道区露出。然后，通过使沟道区成为露出面，可以利用在第7工序中所形成的控制栅的电压，向沟道区施加偏压。
另外，根据该第3要旨的半导体器件的制造方法，在第3～第5工序中，在ONO膜的上侧表面的、形成第1及第2浮栅的预定区域之间形成栅形成牺牲膜。然后，通过除去覆盖该栅形成牺牲膜而形成的浮栅材料层，形成第1及第2浮栅。其后，有选择地除去栅形成牺牲膜。
如此，在根据第3要旨的半导体器件制造方法中，形成了栅形成牺牲膜的区域，成为第1及第2浮栅间的间隔区域。因此，根据形成的第1及第2浮栅的栅长、和第1及第2浮栅间的间隔距离来形成栅形成牺牲膜，所以可以形成正确地设定了栅长及间隔距离的第1及第2浮栅。因此，与除去浮栅材料层之际进行栅长及间隔距离的设定的、根据第2要旨的半导体器件制造方法相比，能够形成与设计相应的、精度高的第1及第2浮栅。因此，即便随着芯片尺寸的微细化、要实现元件的微细化，也能够通过根据设计设定栅形成牺牲膜的尺寸，来形成正确的设定了栅长及间隔距离的第1及第2浮栅。
另外，根据第3要旨的半导体器件的制造方法，在第6工序中，把栅形成牺牲膜以及第1及第2浮栅作为掩模使用，进行为了形成第1及第2主电极区域和沟道区的第2导电型杂质的导入。
因此，没有必要如根据第2要旨的半导体器件制造方法那样、在形成沟道区的预定区域上形成掩模。因此，与根据第2要旨的半导体器件制造方法相比，可以获得制造生产能力的提高及制造成本的降低的效果。
另外，把栅形成牺牲膜和第1及第2浮栅作为掩模使用、进行第2导电型杂质的导入，所以没有导入第2导电型杂质的栅形成牺牲膜及第1及第2浮栅的下部区域成为沟道区。因此，与形成沟道区后、形成第1及第2浮栅的根据第2要旨的半导体器件制造方法相比，可以把第1及第2浮栅正确地定位于沟道区的两侧端部来形成。
附图说明
图1(A)是说明本发明的第1实施方式以及第2实施方式的工序图。(B)～(D)是说明本发明的第1实施方式的工序图，是接着图1(A)的工序图。
图2(A)是说明本发明的第1实施方式的工序图，是接着图1(D)的工序图。(B)以及(C)是说明本发明的第1实施方式以及第2实施方式的工序图，图2(A)另外还是接着第2实施方式中图4(D)的工序图。(A)是图6的II-II线处的剖面图。
图3(A)以及(B)是说明本发明的第2实施方式的工序图，是接着图1(A)的工序图。
图4(A)～(D)是说明本发明的第2实施方式的工序图，是接着图3(B)的工序图。
图5是说明本发明的第1实施方式以及第2实施方式中所用的半导体衬底的立体图。
图6是说明通过本发明的第1实施方式中的第5工序所得到的结构体的立体图。
图7是说明通过本发明的第1实施方式中的第8工序、以及第2实施方式中的第10工序所得到的结构体的立体图。
图8是说明根据过去技术的半导体器件的图。
图9是说明根据过去技术的半导体器件的图。
具体实施方式
下面，参照附图，对关于本发明的半导体器件及其制造方法进行说明。而且，各图只不过是以能够理解本发明的程度，概略地表示了各构成要素的形状、大小以及配置关系。因此，本发明的结构并不只限于任何图示的结构例。
(第1实施方式)
在第1实施方式中，对于具备相互分离地设在沟道区上侧的第1以及第2浮栅、和覆盖这些第1以及第2浮栅而形成的控制栅的半导体器件的制造方法进行说明。该制造方法，包括从第1工序到第8工序。下面，从第1工序顺序对各工序进行说明。
图5是说明本发明的第1实施方式中所用的半导体衬底11的立体图。在本实施方式中使用的半导体衬底11，例如是以单晶Si衬底、其他过去所周知的硅为材料的半导体衬底。而且，该半导体衬底11中，如图5所示，是从在半导体衬底的芯片区域内的上侧衬底面11a以一定间隔排列设置的多个元件隔离区域17，露出元件区域13而并形成的。该元件隔离区域17，是为电隔离半导体衬底11上的元件区域13的目的而形成的，使用LOCOS法、STI法等过去周知的方法来形成。
在此，在本实施方式中，在被夹持多个元件隔离区域17之间而露出的元件区域13中分别形成1个晶体管，并且相对于1个晶体管设置2位的存储功能体，由此制成具有1单元2位功能的半导体器件。因此，在本实施方式中，针对被元件隔离区域17夹持的元件区域13中的一个进行说明。因此，在本实施方式的各个工序中，利用相当于图5的14线处的剖面的切口的剖面图。
图1(A)-(D)是说明本发明的第1实施方式的工序图。而且图2(A)-(C)是接着图1(D)的工序图。这些附图分别示出了在各制造阶段所得到的结构体的剖面的切口。并且，这些切口，是相当于如图5所示的、横切邻接的元件隔离区域17间的元件区域13的I-I线的剖面的切口的面。在此，图2(A)是如图6所示的、与图5对应的部分的II-II线的剖面图。
图6是说明通过本实施方式中的第5工序所得到的结构体的立体图。另外，图7是表示通过本实施方式中的第9工序所得到的结构体的立体图。
首先，在第1工序中，通过向半导体衬底11的元件区域13导入第1导电型的杂质，形成第1导电型杂质区域15，得到如图1(A)所示的结构体。
正如已经说明的，元件区域13是从元件隔离区域17露出而形成的。该元件区域13上，通过导入第1导电型的杂质，把元件区域13变为一个导电型的杂质扩散区域、即第1导电型杂质区域15。该第1工序中的杂质导入，是以控制由之后的工序形成的晶体管的沟道区的阈值为目的而进行的。另外，杂质的导入，可以利用S/D注入等过去所周知的注入技术。在此，导入的杂质，在形成在半导体衬底11内的晶体管为p型时，可以从n型的杂质、例如As(砷)、P(磷)等中选择与设计相适应的杂质，另外为n型时，可以从p型杂质、例如Ga(钙)、In(铟)等中选择与设计相适应的杂质。
在此，在该第1工序中，还可以在第1导电型杂质导入前，在半导体衬底11的上侧表面上形成损坏防止膜，用于缓和第1导电性杂质导入之际的损坏。该损坏防止膜，是例如氧化硅膜，利用热氧化、CVD法等周知的技术而形成。
接着，在第2工序中，在第1导电型杂质区域15的上侧表面的形成沟道区的预定区域上，形成掩模19。然后，向第1导电型杂质区域15，通过导入具有与第1导电型相反的导电型的第2导电型的杂质，在第1以及第2主电极区域21a及21b(代表主电极区域，以21表示)、和在掩模19的下部的第1以及第2主电极区域21a及21b之间形成沟道区23，得到如图1(B)所示的结构体。此时，沟道区23形成在第1导电型杂质区域15中的作为第2导电型杂质非导入区域而残存的区域上。
首先，利用周知光致抗蚀剂的技术，淀积抗蚀剂层。然后，通过周知的光刻技术、干蚀刻技术、其他技术对该抗蚀剂层进行图案形成，形成掩模19。
形成掩模19后，形成晶体管的沟道区23、作为源区及漏区的2个相分离的第1及第2主电极区域21a及21b。
为此，在第1导电型杂质区域15导入具有与第1导电型相反的导电型的第2导电型杂质。此时，成为沟道区23的预定区域由于上侧表面上形成有掩模19，所以成为没有导入第2导电型杂质的非导入区域。因此，掩模19的下侧的第1导电型杂质区域15，没有导入第2导电型的杂质而作为第1导电型杂质区域15残存。该残存的第1导电型杂质区域15成为沟道区23。另一方面，夹持该沟道区23地、导入了第2导电型杂质的第1导电型杂质区域15成为第1以及第2主电极区域21a及21b。
在此工序中的第2导电型的杂质导入，可以用S/D注入等过去周知的方法进行。另外，上述第1以及第2主电极区域21a及21b，可以利用其中一方作为源区，另一方作为漏区。
另外，在该第2工序中导入的第2导电型的杂质，在形成p型的晶体管时，p型杂质可以从例如Ga(钙)、In(铟)等中选择适合设计的杂质，在形成n型晶体管时，n型杂质可以从例如As(砷)、P(磷)等中选择适合设计的杂质。
接着，在第3工序中，除去掩模19。然后，在半导体衬底11的上侧表面形成ONO膜25，得到如图1(C)所示的结构体。
在该第3工序中，首先，去除掩模19。在此，在上述第1工序中，在半导体衬底11的上侧表面形成了用于缓和杂质导入之际的损坏的损坏防止膜时，在除去该掩模19后、或者与掩模19同时将该损坏防止膜除去。该掩模19及损坏防止膜，可以利用从公知的回蚀、CMP法、其他技术中的与设计相适应的方法来去除。
然后，除去掩模19后，在半导体衬底11的上侧表面上形成ONO膜25。该ONO膜25，通过依次重叠设置下部氧化膜27、电荷存储氮化膜29、及上部氧化膜31而形成。
为此，首先，在半导体衬底11的上侧表面上，以氧化硅膜为材料形成下部氧化硅膜27。该下部氧化硅膜27，是以作为缓冲膜缓和半导体衬底11和形成在下部氧化膜27的上侧表面上的电荷存储氮化膜29的应力差、以及调整ONO膜25的膜厚为目的而形成的。并且，为了实现这些目的，下部氧化膜27优选最低以40左右的膜厚形成。另外，该40的值，是能够实现作为缓冲膜缓和应力差、以及调整ONO膜25的膜厚的效果的范围内的值，但是只要能得到这种效果也可以是该值附近的值，并不限定于该数值。并且，该下部氧化膜27，例如通过过去周知的热氧化、CVD法等形成。
接着，在下部氧化膜27的上侧表面上，以氮化硅膜作为材料形成电荷存储氮化膜29。该电荷存储氮化膜29，在以后的工序中，仅残存存在于沟道区23的两端部的上侧表面的部分，其他部分都被除去。并且，残存的存在于沟道区23的两端部的上侧表面上的部分，成为第1及第2电荷存储氮化膜。该第1及第2电荷存储氮化膜，在利用本实施方式所制造的半导体器件中，作为存储功能体发挥作用，存储通过写入动作而导入的电子，保持电荷。然后，为了使第1及第2电荷存储氮化膜实现这些目的，电荷存储氮化膜29优选以40～100的膜厚形成。另外，该40～100的值，是能够实现电子存储、以及电荷保持的效果的范围内的值，但只要能得到这种效果也可以是该值附近的值，并不限定于该数值。并且，该电荷存储氮化膜29，例如通过过去周知的CVD法等形成。
接着，在电荷存储氮化膜29的上侧表面上，以氧化硅膜为材料形成上部氧化硅膜31。该上部氧化硅膜31，是以作为缓冲膜缓和存在于上部氧化硅膜31的下侧的电荷存储氮化膜29和形成在上部氧化膜31的下侧的第1以及第2浮栅的应力差、以及调整ONO膜25的膜厚为目的而形成的。并且，为了实现这些目的，上部氧化膜31优选最低以40左右的膜厚形成。另外，该40的值，是能够实现作为缓冲膜缓和应力差、以及调整ONO膜25的膜厚的效果的范围内的值，但是只要能得到这种效果也可以是该值附近的值，并不限定于该数值。并且，该上部氧化膜31，例如通过过去周知的CVD法等形成。
于是，构成了包括这些下部氧化膜27、电荷存储氮化膜29以及上部氧化膜31的ONO膜25。
接着，在第4工序中，在ONO膜25的上侧表面上形成浮栅材料层33，得到如图1(D)所示的结构体。
该浮栅材料层33，通过利用例如CVD法等过去周知的技术、在ONO膜25的上侧表面上淀积多晶硅而形成。在此，把由ONO膜25及浮栅材料层33构成的叠层体称为叠层体35，并在图中示出。
接着，在第5工序中，对叠层体35进行局部蚀刻，直至上侧衬底面11a从叠层体35的表面露出为止。于是，在沟道区之上形成在多个元件隔离区域17的排列方向上相互分离延伸的条状的第1及第2残存区域47a及47b，且以令该第1及第2残存区域47a及47b的各自的一个侧面位于沟道区23的、上侧衬底面11a上与第1及第2主电极区域21a及21b的边界上的方式形成。由此，利用ONO膜25在第1及第2残存区域47a及47b中分别残存形成第1及第2ONO膜37a及37b，并且利用浮栅材料层33、在第1及第2残存区域47a及47b中分别残存形成第1及第2浮栅39a及39b，得到如图2(A)所示的结构体。另外，图2(A)是图6的II-II线处的剖面图。
在此，叠层体35的部分除去，利用过去周知的光刻进行。在该第5工序中，未被除去而残留的ONO膜25的部分，成为相互分离的2个第1及第2ONO膜37a及37b。另外，同样未被除去而残存的浮栅材料层33的部分，成为相互分离的2个第1及第2浮栅39a及39b。在此，未除去而残存的ONO膜25的部分、即构成第1及第2ONO膜37a及37b的下部氧化膜27的部分、电荷存储氮化膜29的部分以及上部氧化膜31的部分，以下称为第1及第2下部氧化膜41a及41b、第1及第2电荷存储氮化膜43a及43b、以及第1及第2上部氧化膜45a及45b，同时表示在图中。另外，由第1及第2ONO膜37a及37b和第1及第2浮栅39a及39b构成的叠层体称为第1及第2残存区域47a及47b。
在此，在相分离而形成的第1及第2残存区域47a及47b之间的区域上，露出了沟道区23的表面。该沟道区23的上侧表面露出的区域，在后面的工序中，被控制栅填充。然后，在该沟道区23的露出面上，通过向控制栅施加的电压，向沟道区23施加偏压。如此，为了通过控制栅的电压、在沟道区23上施加偏压，优选在该第5工序中，以使第1及第2残存区域47a及47b间的间隔距离、即露出的沟道区23的沟道长最小为1500的方式、除去叠层体35。另外，该1500的值，是可以实现通过控制栅的电压、在沟道区23上施加偏压的效果的范围内的值，但如果要能得到这种效果，并不限定于该数值，也可以是该值附近的值。
而且，通过该第5工序形成的第1及第2浮栅39a及39b，在后面的工序中，上侧及两个侧面被控制栅覆盖。然后，通过施加在控制栅上的电压，在第1及第2浮栅39a及39b施加电压。通过该第1及第2浮栅39a及39b的电压，向第1及第2ONO膜37a及37b中的第1及第2电荷存储氮化膜43a及43b注入电子。如此，为了通过第1及第2浮栅39a及39b的电压、向第1及第2电荷存储氮化膜43a及43b注入电子，在该第5工序中，优选以使第1及第2浮栅39a及39b层厚为100～1000的方式、除去叠层体35。另外，该100～1000的值，是可以实现通过第1及第2浮栅39a及39b的电压、向第1及第2电荷存储氮化膜43a及43b注入电子的效果的范围内的值，但如果要能得到这种效果，并不限定于该数值，也可以是该值附近的值。
接着，在第6工序中，在包括第1及第2残存区域47a及47b的半导体衬底11的上侧全面上，以均匀的膜厚形成层间绝缘膜49，得到如图2(B)所示的结构体。
该层间绝缘膜49，利用热氧化或者CVD等周知的技术形成氧化膜而获得。然后，在例如以相互间的间隔距离为1500的方式形成第1及第2残存区域47a及47b的情况下，优选以10～100的膜厚形成层间绝缘膜49。此时，例如，即便以最大的膜厚、即100的膜厚形成层间绝缘膜49，由于第1及第2残存区域47a及47b的间隔距离相对于层间绝缘膜49的膜厚设定为15倍，层间绝缘膜49也不会将第1及第2残存区域47a及47b之间填充、而以均匀的膜厚形成。
接着，在第7工序中，以将第1及第2残存区域47a及47b之间填充、并且覆盖层间绝缘膜49的整个上侧面的方式、形成控制栅51，得到如图2(C)所示的结构体。
该控制栅51，利用例如CVD法等过去公知的技术，通过在层间绝缘膜49的上侧表面上淀积多晶硅而形成。另外，为了以将第1及第2残存区域47a及47b之间填充的方式形成控制栅51，以比第1及第2残存区域47a及47b的层厚还厚的层厚形成控制栅51。因此，例如分别以100的膜厚形成第1及第2浮栅39a及39b、以80的膜厚形成第1及第2ONO膜37a及37b时，优选最小也要以1200左右的层厚形成控制栅51。另外，该1200的值，是控制栅51可以将第1及第2残存区域47a及47之间填充的范围内的值，但如果要能得到这种效果，并不限定于该数值，也可以是该值附近的值。
接着，在第8工序中，除去存在于元件隔离区域17的上侧区域、以及该元件隔离区域17的延长区域的上侧的控制栅51、层间绝缘膜49、第1及第2浮栅39a及39b、以及第1及第2ONO膜37a及37b，得到如图7所示的结构体。
这些控制栅51、层间绝缘膜41、第1及第2浮栅39a及39b、以及第1及第2ONO膜37a及37b的除去，优选采用过去周知的光刻技术进行。另外，通过该第8工序所得到的结构体的与I-I线、或者II-II线相当的面上的切口，与图2(C)相同，所以在此省略。
利用由该第1实施方式所制造的半导体器件进行写入动作时，首先在控制栅51、和第1及第2主电极区域21a及21b的一方上施加电压。然后，通过控制栅51的电压，使被控制栅51所覆盖的第1及第2浮栅39a及39b的电位上升。此时，第1及第2主电极区域21a及21b中、从未施加电压的另一方向被施加电压的一方、即从源向漏移动的电子，被第1及第2浮栅39a及39b的电位吸引。由此，从源向漏移动的电子的一部分，注入到形成在第1及第2浮栅39a及39b的下侧的第1及第2电荷存储氮化膜43a及43b中、位于源侧的一方中，写入完成。在此，对于另一方的第1及第2电荷存储氮化膜43a及43b进行写入时，只要以使对第1及第2主电极区域21a及21b的偏压反过来、即源和漏反过来的方式施加电压就可以了。
根据第1实施方式的半导体器件，在沟道区23的上侧具有2个分离的浮栅、即第1及第2浮栅39a及39b。并且，具有将这些第1及第2浮栅39a及39b之间填充、并且隔着层间绝缘膜49覆盖第1及第2浮栅39a及39b的控制栅51。
因此，在根据第1实施方式的半导体器件中，第1及第2浮栅39a及39b和控制栅51，隔着层间绝缘膜49，在第1及第2浮栅39a及39b的各自的上侧表面、以及两个侧面这3个面相对。因此，与浮栅以及控制栅51仅在一个面相对的、专利文件1所公开的半导体器件相比，可以使浮栅和控制栅51的相对面的面积变大。
另外，根据第1实施方式的半导体器件，把包括作为存储功能体的第1及第2电荷存储氮化膜43a及43b的第1及第2ONO膜37a及37b，仅设在第1及第2浮栅39a及39b的下部。因此，根据第1实施方式的半导体器件，在第1及第2浮栅39a及39b和控制栅51之间仅存在层间绝缘膜49。因此，与在浮栅和控制栅之间存在由3种膜构成的ONO膜的、专利文件1所公开的半导体器件相比，可以令存在于浮栅和控制栅之间的绝缘膜的膜厚较薄。
如此，根据第1实施方式的半导体器件，同时可以实现：第1及第2浮栅39a及39b和控制栅51的相对面的面积的扩大，和存在于第1及第2浮栅39a及39b和控制栅51之间的绝缘膜的膜厚的薄膜化。所以，与专利文件1所公开的半导体器件相比，可以令施加在第1及第2浮栅39a及39b的电压较大。因此，在写入动作时，可以容易地向作为存储功能体的第1及第2电荷存储氮化膜43a及43b注入电子、从而降低发生写入不良、写入动作的可靠性低下等问题的可能性。
而且，根据第1实施方式的半导体器件，通过施加在第1及第2浮栅39a及39b上的电压，进行写入动作、即向第1及第2电荷存储氮化膜43a及43b注入电子。因此，与不经由浮栅、通过控制栅的电压直接进行写入动作的专利文件2-1所公开的半导体器件不同，可以控制写入力，所以不会向不想写入的单元进行写入。
另外，根据第1实施方式的半导体器件，包括作为存储功能体的第1及第2电荷存储氮化膜43a及43b的第1及第2ONO膜37a及37b，仅设在第1及第2浮栅39a及39b的下部，进而，这些第1及第2浮栅39a及39b、和第1及第2ONO膜37a及37b被层间绝缘膜49所覆盖。所以，不存在控制栅51和第1及第2ONO膜37a及37b直接接触的地方。因此，在进行从第1及第2电荷存储氮化膜43a及43b的读出动作时产生的来自控制栅51的电场，不会直接作用在第1及第2电荷存储氮化膜43a及43b上，而是通过第1及第2浮栅39a及39b和层间绝缘膜49被缓和。因此，可以防止如专利文件2所公开的半导体器件那样、在重复进行读出动作时保持的电荷逸失。
另外，根据第1实施方式的半导体器件中，沟道区23的第1及第2浮栅39a及39b之间的区域的上侧表面、和将第1及第2浮栅39a及39b之间填充而形成的控制栅51，经由层间绝缘膜49相接。因此，根据第1实施方式的半导体器件，通过施加在控制栅51上的电压，容易向沟道区23施加偏压。所以，与在控制栅51和衬底的沟道区23之间存在绝缘膜、浮栅及ONO膜的、专利文件2-2所公开的半导体器件相比，可以向沟道区施加较大的偏压，所以半导体器件的驱动能力不会低下。
(第2实施方式)
在第2实施方式中，采用了与上述第1实施方式中说明了的制造方法不同的其他的制造方法，对具备在沟道区的上侧相互分离设置的第1及第2浮栅、和覆盖这些第1及第2浮栅而形成的控制栅的半导体器件的制造方法进行说明。该制造方法包括第1至第10工序。下面从第1工序开始依次说明。
在此，根据该第2实施方式的半导体器件的制造方法与根据第1实施方式的半导体器件的制造方法在构成上不同之处在于，形成第1及第2浮栅之际利用了栅形成牺牲膜。其他的构成要素及作用效果都相同，所以对于共同的构成要素，附上相同的符号，省略对其重复说明。
另外，该第2实施方式中所用的半导体衬底、以及向该半导体衬底导入第1导电型的杂质的工序的第1工序，与上述第1实施方式中所用的衬底11、以及第1工序相同。因此，对此，参照共同的图并省略其说明。同样地，在该第2实施方式中第8工序～第10工序，与第1实施方式中的第6工序～第8工序相同。所以，对该第8～第10工序也参照共同的图并省略其说明。
图3(A)及(B)是接着图1(A)的工序图，分别是表示在各制造阶段所得到的结构体的剖面的切口的剖面图。图4(A)～(D)是接着图3(B)的工序图，分别是表示在各制造阶段所得到的结构体的剖面的切口的剖面图。并且，这些切口是相当于图5的I-I线处的剖面的切口的面。
首先，进行与上述第1实施方式中第1工序相同的第1工序(参照图1(A))。
接着，在第2工序中，在半导体衬底11的整个上侧面上形成ONO膜25，得到图3(A)所示的结构体。在此，在该第1工序中，在半导体衬底11的上侧表面上形成有用于缓和杂质导入之际的损坏的损坏防止膜时，在形成ONO膜25之前进行损坏防止膜的除去。该损坏防止膜，可以利用从公知的回蚀、CMP法、其他技术中的与设计相适应的方法来去除。
与第1实施方式一样，该ONO膜25通过依次重叠设置下部氧化硅膜27、存储氮化膜29以及上部氧化膜31而形成。
为此，首先在半导体衬底11的上侧表面上，以氧化硅膜为材料形成下部氧化硅膜27。该下部氧化硅膜27，是以作为缓冲膜缓和半导体衬底11和形成在下部氧化膜27的上侧表面上的电荷存储氮化膜29的应力差、以及调整ONO膜25的膜厚为目的而形成的。并且，为了实现这些目的，下部氧化膜27优选最低以10左右的膜厚形成。另外，该10的值，是能够实现作为缓冲膜缓和应力差、以及调整ONO膜25的膜厚的效果的范围内的值，但是只要能得到这种效果也可以是该值附近的值，并不限定于该数值。并且，该下部氧化膜27，例如通过过去周知的热氧化、CVD法等形成。
接着，在下部氧化膜27的上侧表面上，以氮化硅膜作为材料形成电荷存储氮化膜29。该电荷存储氮化膜29，在以后的工序中，仅残存存在于沟道区的两端部的上侧表面的部分，其他部分都被除去。并且，残存的存在于沟道区的两端部的上侧表面上的部分，成为第1及第2电荷存储氮化膜。该第1及第2电荷存储氮化膜，在利用本实施方式所制造的半导体器件中，作为存储功能体发挥作用，存储通过写入动作而导入的电子，保持电荷。然后，为了使第1及第2电荷存储氮化膜实现这些目的，电荷存储氮化膜29优选以10～100的膜厚形成。另外，该10～100的值，是能够实现电子存储、以及电荷保持的效果的范围内的值，但只要能得到这种效果也可以是该值附近的值，并不限定于该数值。并且，该电荷存储氮化膜29，例如通过过去周知的CVD法等形成。
接着，在电荷存储氮化膜29的上侧表面上，以氧化硅膜为材料形成上部氧化硅膜31。该上部氧化硅膜31，是以作为缓冲膜缓和存在于上部氧化硅膜31的下侧的电荷存储氮化膜29和形成在上部氧化膜31的下侧的第1以及第2浮栅的应力差、以及调整ONO膜25的膜厚为目的而形成的。并且，为了实现这些目的，上部氧化膜31优选最低以10左右的膜厚形成。另外，该10的值，是能够实现作为缓冲膜缓和应力差、以及调整ONO膜25的膜厚的效果的范围内的值，但是只要能得到这种效果也可以是该值附近的值，并不限定于该数值。并且，该上部氧化膜31，例如通过过去周知的CVD法等形成。
于是，构成了包括这些下部氧化膜27、电荷存储氮化膜29以及上部氧化膜31的ONO膜25。
接着，在第3工序中，在ONO膜25的上侧整个表面的形成第1及第2浮栅的预定区域之间形成栅形成牺牲膜53，得到如图3(B)所示的结构体。
该栅形成牺牲膜53，是以设定通过后续的工序形成的第1及第2浮栅的层厚、以及第1及第2浮栅间的间隔距离为目的而形成的。即，在接着的第4工序中，以覆盖包括该栅形成牺牲膜53的半导体衬底11的上侧表面的方式形成浮栅材料层。然后，在第5工序中，在通过除去该浮栅材料层而形成第1及第2浮栅之际，栅形成牺牲膜53是被用作蚀刻停止层的。因此，在该第3工序中所形成的栅形成牺牲膜53的膜厚，成为第1及第2浮栅的层厚。因此，例如以1000的层厚形成第1及第2浮栅时，以1000的膜厚形成栅形成牺牲膜53。
另外，该栅形成牺牲膜53，在第1及第2浮栅形成之后，被除去。所以，在第3工序中所形成的栅形成牺牲膜53的长度，成为第1及第2浮栅之间的间隔距离。并且，栅形成牺牲膜53除去后，除去存在于该栅形成牺牲膜53的下部的ONO膜25，直至半导体衬底11的上侧表面露出为止。此时，在露出的半导体衬底11的区域上，形成有沟道区。因此，栅形成牺牲膜53的长度成为露出的沟道区的沟道长。
在此，如已经在第1实施方式中所说明的，所制造的半导体器件，在该沟道区的露出面，通过在以后的工序中所形成的控制栅的电压、向沟道区施加偏压。如此，为了通过控制栅的电压向沟道区施加偏压，优选露出的沟道区的沟道长最小为1500。因此，优选在本第3工序中形成的栅形成牺牲膜53最小以1500的长度形成。另外，该1500的值，是能够实现通过控制栅的电压向沟道区施加偏压的效果的范围内的值，但是只要能得到这种效果也可以是该值附近的值，并不限定于该数值。
在此，栅形成牺牲膜53，通过利用周知的CVD法等在ONO膜25的上侧表面上淀积例如氮化膜等、然后利用周知的光刻技术进行图案形成而形成。
接着，在第4工序中，以覆盖包括栅形成牺牲膜53的ONO膜的整个上侧面的方式形成浮栅材料层33，得到如图4(A)所示的结构体。
该浮栅材料层33，通过利用例如CVD法等过去周知的技术、在ONO膜25的上侧表面上淀积多晶硅而形成。
接着，在第5工序中，部分除去浮栅材料层33。并且，利用未除去而残存的浮栅材料层33的部分，在栅形成牺牲膜53的两个侧部残存形成第1及第2浮栅39a及39b，得到如图4(B)所示的结构体。
浮栅材料层33的除去，利用过去周知的方法进行，例如，在以均匀膜厚形成了浮栅材料层33时，利用垂直方向各向异性的干蚀刻除去浮栅材料层33，直到露出栅形成牺牲膜53的上侧表面。在以均匀膜厚形成了浮栅材料层33时，存在于栅形成牺牲膜53的上侧的浮栅材料层33的部分、和除了栅形成牺牲膜53的周边区域的、存在于ONO膜25的上侧区域的浮栅材料层33的部分，膜厚相等。因此，通过直到露出栅形成牺牲膜53的上侧表面为止地、除去浮栅材料层33，使存在于栅形成牺牲层53的周边区域的浮栅材料层33的部分残存、存在于其他的ONO膜25的上侧区域的浮栅材料层33的部分也可以除去到ONO膜25的上侧表面露出为止。然后，以从两个侧面夹入栅形成牺牲膜53的方式将存在于栅形成牺牲膜53的周边区域的浮栅材料层33的部分残存形成为侧墙形状。
另外，作为其他方法，首先把栅形成牺牲膜53作为蚀刻停止层，利用例如周知的干蚀刻、其他的技术，除去浮栅材料层33，直至栅形成牺牲膜53的上侧表面露出为止。之后，利用过去周知的光刻技术除去其他部分，残存浮栅材料层33的ONO膜25之上的栅形成牺牲膜53的周边部分。此时，ONO膜25用作蚀刻停止层，浮栅材料层33被除去，直至ONO膜25的上侧表面露出。
并且，未去除而残存的浮栅材料层33的部分、即第1及第2浮栅39a及39b、和栅形成牺牲膜53，在接着的第6工序中，在向元件区域13导入第2导电型的杂质时，被用作掩模。此时，因第1及第2浮栅及39a及39b、和栅形成牺牲膜53而未被导入第2导电型的杂质的区域、即第1及第2浮栅39a及39b、和栅形成牺牲膜53的下侧的区域，成为沟道区。因此，残存的浮栅材料层33的、ONO膜25的上侧的、栅形成牺牲膜53的周边部分的长度，根据要形成的沟道区的沟道长而任意适当地设定。
接着，在第6工序中，以栅形成牺牲膜53、和第1及第2浮栅39a及39b为掩模，向第1导电型杂质区域15导入具有与第1导电型相反的导电型的第2导电型的杂质。由此，形成第1及第2主电极区域21a及21b，并且在栅形成牺牲膜53和第1及第2浮栅39a及39b的下部的第1及第2主电极区域21a及21b之间形成沟道区23，得到如图4(C)所示的结构体。此时，沟道区23在第1导电型杂质区域15中的、作为第2导电型杂质的非导入区域而残存的区域上形成。
在该第6工序中，形成晶体管的沟道区23、和作为源区及漏区的2个相分离的第1及第2主电极区域21a及21b。
为此，在第1导电型杂质区域15中导入具有与第1导电型相反的导电型的第2导电型的杂质。此时，成为沟道区23的预定区域，由于上侧表面上形成有栅形成牺牲膜53和第1及第2浮栅39a及39b，所以成为未导入第2导电型的杂质的非导入区域。因此，这些栅形成牺牲膜53和第1及第2浮栅39a及39b的下侧的第1导电型杂质区域15，未导入第2导电型的杂质，作为第1导电型杂质区域15而残存。该残存的第1导电型杂质区域15成为沟道区23。一方面，以夹持该沟道区23的方式导入了第2导电型杂质的第1导电型杂质区域15，成为第1及第2主电极区域21a及21b。
另外，此时，第2导电型的杂质，也导入到作为掩模使用的第1及第2浮栅39a及39b中。由此，使第1及第2浮栅39a及39b成为第2导电型，所以可以得到提高导电性的效果。
在此工序中第2导电型杂质的导入，是以S/D注入等过去周知的方法进行的。并且，上述第1及第2主电极区域21a及21b，可以以其中一方作为源区、以另一方作为漏区来利用。
而且，在该第6工序中导入的第2导电型的杂质，在形成p型晶体管时，可以从p型杂质、例如Ga(钙)、In(铟)等中选择与设计相应的适合的杂质，在形成n型晶体管时，可以从n型杂质、例如As(砷)、P(磷)等中选择与设计相应的适合的杂质。
接着，在第7工序中，除去栅形成牺牲膜53、和除了第1及第2浮栅39a及39b下部的部分ONO膜25，直到露出半导体衬底11的上侧衬底面11a为止，从而得到如图4(D)所示的结构体。此时，未除去而残存的、第1及第2浮栅39a及39b的下部的ONO膜25，成为第1及第2ONO膜37a及37b。
在该第7工序中，首先，有选择地仅除去栅形成牺牲膜53。在此，例如使用氮化膜作为栅形成牺牲膜53的材料时，通过周知的湿蚀刻进行栅形成牺牲膜53的除去。此时，作为可以有选择地仅除去氮化膜的蚀刻剂，优选使用H3PO4(热磷酸)。于是，通过采用以H3PO4为蚀刻剂的湿蚀刻，能够不除去存在于栅形成牺牲膜53的两侧周边部的第1及第2浮栅39a及39b、和ONO膜25的上侧表面、即上部氧化膜31，而除去栅形成牺牲膜53。
接着，除去除了第1及第2浮栅39a及39b的下部的部分的ONO膜25，直至半导体衬底11的上侧表面露出为止。ONO膜25的除去，采用周知的干蚀刻进行。在该干蚀刻中，优选以Ar、C4F8(八氟化环丁烷)、O2的混合气体、或者He、C5F8(八氟化环戊烯)、O2的混合气体为蚀刻剂。这些蚀刻剂，可以不除去第1及第2浮栅39a及39b，有选择地仅除去ONO膜25。然后，在第7工序中，以第1及第2浮栅39a及39b为掩模，对ONO膜25进行使用了Ar(氩)、C4H8及O2(氧气)的混合气体、或者He(氦)、C5F8及O2(氧气)的混合气体的、垂直方向各向异性的干蚀刻。由此，ONO膜25被除去，仅残存作为掩模的第1及第2浮栅39a及39b的下侧的部分。此时，未除去而残存的2个第1及第2浮栅39a及39b的下部的ONO膜25，成为第1及第2ONO膜37a及37b。
在此，未除去而残存的ONO膜25、即构成第1及第2ONO膜37a及37b的下部氧化膜27、电荷存储氮化膜29以及上部氧化膜31，以下称为第1及第2下部氧化膜41a及41b、第1及第2电荷存储氮化膜43a及43b、以及第1及第2上部氧化膜45a及45b，并在图中示出。另外，由第1及第2ONO膜37a及37b、和第1及第2浮栅39a及39b构成的叠层体，也称为第1及第2残存区域47a及47b。
接着，作为接续第7工序的工序，进行与上述第1实施方式中第6工序～第8工序相同的、第8～第10工序(参照图2(B)、(C)以及图7)。
根据该第2实施方式的半导体器件的制造方法，在第3工序中，在ONO膜25的上侧表面的形成第1及第2浮栅39a及39b的预定区域之间形成栅形成牺牲膜53。然后，通过除去覆盖该栅形成牺牲膜53而形成的浮栅材料层33，形成第1及第2浮栅39a及39b。其后，有选择地除去栅形成牺牲膜53。
如此，在根据第2实施方式的半导体器件制造方法中，形成了栅形成牺牲膜53的区域成为第1及第2浮栅39a及39b间的间隔区域。因此，根据要形成的第1及第2浮栅39a及39b栅的栅长、和第1及第2浮栅39a及39b间的间隔距离来形成栅形成牺牲膜53，所以可以形成正确地设定了栅长及间隔距离的第1及第2浮栅39a及39b。因此，与除去浮栅材料层33之际进行栅长及间隔距离的设定的、根据第1实施方式的半导体器件的制造方法相比，能够形成与设计相应的、精度高的第1及第2浮栅39a及39b。因此，即便随着芯片尺寸的微细化、要实现元件的微细化，也能够通过根据设计设定栅形成牺牲膜53的尺寸，形成正确的设定了栅长及间隔距离的第1及第2浮栅39a及39b。
另外，根据第2实施方式的半导体器件的制造方法，在第6工序中，把栅形成牺牲膜53以及第1及第2浮栅39a及39b作为掩模使用，进行为了形成第1及第2主电极区域21a及21b和沟道区23的第2导电型杂质的导入。
因此，没有必要如根据第1实施方式的半导体器件的制造方法那样、在形成沟道区23的预定区域上形成掩模19。因此，与根据第1实施方式的半导体器件的制造方法相比，可以获得制造生产能力的提高及制造成本的降低的效果。
另外，把栅形成牺牲膜53和第1及第2浮栅39a及39b作为掩模使用、进行第2导电型杂质的导入，所以没有导入第2导电型杂质的栅形成牺牲膜53及第1及第2浮栅39a及39b的下部区域成为沟道区23。因此，与形成沟道区23后、形成第1及第2浮栅39a及39b的根据第1实施方式的半导体器件的制造方法相比，可以把第1及第2浮栅39a及39b正确地定位于沟道区23的两侧端部来形成。

Claims (3)

1.一种半导体器件，其特征在于，具备：
半导体衬底，
形成在该半导体衬底的元件区域中的沟道区，
夹持所述元件区域的所述沟道区而形成的第1及第2主电极区域，
在所述沟道区的上侧表面上相互分离而设置的第1及第2ONO膜，包括：下部氧化膜、设在该下部氧化膜的上侧表面上的电荷存储氮化膜、以及设在该电荷存储氮化膜的上侧表面上的上部氧化膜，该第1及第2ONO膜的各自的一个侧面分别位于所述沟道区的、在上侧衬底面上与所述第1及第2主电极区域的边界上，
分别设在所述第1及第2ONO膜的上侧表面上的第1及第2浮栅，
以均匀的膜厚覆盖包括所述第1及第2ONO膜和所述第1及第2浮栅的所述元件区域的上侧而形成的层间绝缘膜，以及，
以将所述第1及第2ONO膜之间、和所述第1及第2浮栅之间填充、并且覆盖所述层间绝缘膜的上侧表面的方式设置的控制栅。
2.一种半导体器件的制造方法，其特征在于，包括以下工序：
第1工序，在半导体衬底的芯片区域内的上侧衬底面上，通过向从以一定的间隔排列设置的多个元件隔离区域露出的元件区域、导入第1导电型的杂质，形成第1导电型杂质区域，
第2工序，在所述第1导电型杂质区域的上侧表面的、形成沟道区的预定区域上形成掩模，然后，通过向所述第1导电型杂质区域导入具有与第1导电型相反的导电型的第2导电型杂质，形成第1及第2主电极区域、和所述掩模下部的、在所述第1及第2主电极区域之间的沟道区，
第3工序，除去所述掩模之后，通过在所述半导体衬底的整个上侧面上、依次重叠形成下部氧化膜、电荷存储氮化膜以及上部氧化膜，形成包括所述下部氧化膜、所述电荷存储氮化膜以及所述上部氧化膜的ONO膜，
第4工序，在所述ONO膜的整个上侧面上形成浮栅材料层，从而形成由所述ONO膜及所述浮栅材料层构成叠层体，
第5工序，对该叠层体进行局部蚀刻，直到所述上侧衬底面从该叠层体的表面露出，在所述沟道区之上形成在多个所述元件隔离区域的排列方向上相互分离并延伸的条状的第1及第2残存区域，且以使该第1及第2残存区域的各自的一个侧面分别位于所述沟道区的在上侧衬底面上与所述第1及第2主电极区域的边界上的方式、形成该第1及第2残存区域，由此，利用所述ONO膜、在所述第1及第2残存区域中分别残存形成所述第1及第2ONO膜，并且利用所述浮栅材料层、在所述第1及第2残存区域中分别残存形成第1及第2浮栅，
第6工序，在包括所述第1及第2残存区域的所述半导体衬底的整个上侧面上，以均匀的膜厚形成层间绝缘膜，
第7工序，以将所述第1及第2残存区域之间填充、并且覆盖所述层间绝缘膜的整个上侧面的方式形成控制栅，以及
第8工序，除去存在于所述元件隔离区域的上侧区域、及该元件隔离区域的延长区域上侧的所述控制栅、所述层间绝缘膜、所述第1及第2浮栅以及所述第1及第2ONO膜。
3.一种半导体器件的制造方法，其特征在于，包括以下工序：
第1工序，在半导体衬底的芯片区域内的上侧衬底面上，通过向从以一定的间隔排列设置的多个元件隔离区域露出的元件区域、导入第1导电型的杂质，形成第1导电型杂质区域，
第2工序，通过在所述半导体衬底的整个上侧面上、依次重叠形成下部氧化膜、电荷存储氮化膜以及上部氧化膜，形成包括所述下部氧化膜、所述电荷存储氮化膜以及所述上部氧化膜的ONO膜，
第3工序，在该ONO膜的上侧表面的、形成第1及第2浮栅的预定区域之间，形成栅形成牺牲膜，
第4工序，以覆盖包括该栅形成牺牲膜的所述ONO膜的上侧表面的方式形成浮栅材料层，
第5工序，通过除去该浮栅材料层，在所述栅形成牺牲膜的两个侧部残存形成第1及第2浮栅，
第6工序，以所述栅形成牺牲膜和所述第1及第2浮栅为掩模，通过向所述第1导电型杂质区域导入具有与第1导电型相反的导电型的第2导电型的杂质，形成第1及第2主电极区域，同时在所述栅形成牺牲膜和所述第1及第2浮栅的下部的所述第1及第2主电极区域之间形成沟道区，
第7工序，除去所述栅形成牺牲膜、和除了所述第1及第2浮栅的下部的部分的所述ONO膜，直到所述半导体衬底的上侧衬底面露出为止，并利用未除去而残存的所述第1及第2浮栅的下部的所述ONO膜形成第1及第2ONO膜，从而形成由所述第1及第2浮栅和所述第1及第2ONO膜构成的第1及第2残存区域，
第8工序，在包括所述第1及第2残存区域的所述半导体衬底的整个上侧面上，以均匀的膜厚形成层间绝缘膜，
第9工序，以将所述第1及第2残存区域之间填充、并且覆盖所述层间绝缘膜的整个上侧面的方式，形成控制栅，以及
第10工序，除去存在于所述元件隔离区域的上侧区域、及该元件隔离区域的延长区域上侧的所述控制栅、所述层间绝缘膜、所述第1及第2浮栅以及所述第1及第2ONO膜。
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