CN101090147A - 具有l型电极的电阻式随机存取存储器单元 - Google Patents

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Abstract

本发明公开了一种适合用于大型集成电路中的相变随机存取存储器元件。示例性存储器元件具有管型第一电极，从侧壁支持结构的侧壁上的第一电极层中形成。隔离层绝缘装置从第一氧化层中形成，第二“L”型电极在该绝缘装置上形成。电接点连接至该第二电极的水平部分。存储器材料的桥从该第一电极的上表面延伸至该第二电极的上表面，横跨该隔离层绝缘装置的上表面。

Description

具有L型电极的电阻式随机存取存储器单元
与相关专利的交叉参考
本说明书与本申请同一天申请的另一件美国发明专利申请No.11/421,042相关，而且是由相同的专利权申请人所拥有(MXIC1697-1)。
技术领域
本发明涉及以基于相变的存储器材料为基础的高密度存储器元件，所述材料包括基于硫属化物(chalcogenide)的材料以及其他可编程电阻性材料，以及制造该元件的方法。
背景技术
基于相变的存储器材料广泛用于光碟的读写。这些材料至少有两个固态相，包含例如非晶固态相以及结晶固态相。激光脉冲用来读写光碟以在不同相之间进行切换，以读取在相变后该材料的光学特性。
基于相变的存储器材料，例如基于硫属化物的材料以及相似的材料，也可以通过施加适合在集成电路中实现的电流级别来导致相变。该非晶态的特征是具有比结晶态高的电阻率，其可以被检测以指示数据。这些特性已经在使用可编程电阻性材料形成非易失性存储器电路中令人感兴趣，所述非易失性存储器电路可以以随机存取的方式进行读取和写入。
从非晶至结晶态的变化通常是一种较低电流的操作。从结晶至非晶态的改变，在此表示为重置(reset)，通常是一种较高电流的操作，其包含短的高电流密度脉冲以融化或分解该结晶结构，之后该相变材料快速冷却抑制了该相变的过程，允许至少一部份的相变结构稳定在该非晶态。期望的是，减小用于使得相变材料从结晶态变换到非晶态的重置电流的大小。用于重置的重置电流的大小，可以通过减少在单元中该相变材料元件的大小和减少介于电极和该相变材料之间的接点面积来实现，从而可以通过经由该相变材料元件的较小的绝对电流值来实现较高的电流密度。
一个发展方向已经朝向在一个集成电路结构中形成许多小孔，以及使用少量的可编程电阻性材料来填充这些小孔。描述朝向许多小孔发展的专利包含：Ovshinsky的于1997年11月11日授权的美国专利No.5,687,112、发明名称为“Multibit Single Cell Memory ElementHaving Tapered Contact”的专利，Zahorik等人的于1998年8月4日授权美国专利No.5,789,277、发明名称为“Method of MakingChalogenide[sic]Memory Device”的专利，Doan等人的于2000年11月21日获准美国专利No.6,150,253，发明名称为“Controlable OvionicPhase-Change Semiconductor Memory Device and Method ofFabricating the Same”的专利。
本说明书的专利权申请人所发展的技术称为相变桥单元(phasechange bridge cell)，其中存储器材料的很小的小块(patch)被形成为桥，横跨介于电极之间的薄膜绝缘装置。该相变桥可以容易地与逻辑电路或其他型态的电路一起整合在集成电路上。参照Lung等人于2005年6月17日申请的美国专利申请No.11/155,067、题目为“Thin FilmFuse Phase Change RAM and Manufacturing Method，”，该专利说明书与本说明书的专利权申请人是同一人。
在这类很小尺寸装置的制造上有着一些问题，并且需要工艺的改变能够符合大容量存储器装置所需的严格规格。因此，期望的是提出一种具有小尺寸以及低重置电流的存储器单元结构，以及一种制造该结构的方法，以符合大容量存储器装置所需的严格的工艺改变规格。同时也需要提供一种能与在相同集成电路上制造周边电路相兼容的结构以及工艺。
发明内容
公开了一种适合用于大型集成电路中的相变随机存取存储器元件。在此所公开的技术包含存储器元件，其具有第一电极，其包含第一电极层的一部分，并且在侧壁支持结构的侧壁上具有第一电极长度。隔离层(spacer)绝缘装置具有隔离层绝缘装置长度，包含沉积在该第一电极上的第一隔离层的一部分。第二电极具有第二电极长度，包含沉积在该第一隔离层上的第二隔离层的一部分。该第二电极具有水平部分，从该第二隔离层向外辐射延伸。桥有桥宽度，从该第一电极的上表面延伸至该第二电极的上表面，横跨该隔离层绝缘装置的上表面。该桥包含存储器材料。电接点，例如导电的插栓，用以连接该桥上方的位线，连接至该第二电极的水平部分。该第二电极有L型的剖面，与该桥在L型的上方连接，并且该导电的插栓连接L型的水平部分。该第二电极的水平部分的长度是足以连接该接点插栓的长度加上用于形成该接点插栓的制造技术的对准公差，但只要不连接邻近单元的该第二电极。该第二电极结构是与该第一电极和绝缘装置自我对齐，并且可以不需要蚀刻步骤而形成。
该电极之间通路，横跨在第一和第二电极之间的隔离层绝缘装置，其通路长度由第一隔离层的厚度定义。该桥包含可编程电阻性材料。对于该相变存储器而言，该桥包含至少有两种固态相的存储器材料，例如基于硫属化物的材料，或其他相关的材料，所述多个固态相可以通过施加电流通过该材料或施加电压在该第一电极和该第二电极而进行变换。
存储器材料可编程电阻值的作用体积可以是非常小的。对于本公开的目的而言，当提及在单元中的结构大小时，该“长度”指的是x方向的距离(图1B中由左至右)，其对于该隔离层绝缘装置以及该侧壁电极而言，是由用于形成该侧壁的隔离层和该第一电极两者的厚度所决定的。在单元中结构的“厚度”指的是y方向的距离(图1B中上与下)，并且该“宽度”指的是z方向的距离(垂直于图1B的平面)。因此存储器材料的作用区域体积取决于该侧壁绝缘装置的长度(x方向)、用于形成该桥的薄膜厚度(y方向)、与导电通路垂直的该桥的宽度、以及作为该桥的接点的该侧壁电极结构的长度(x方向)。该小接点区域，由该第一和该第二电极的长度和该桥的宽度所定义，通过减小具有相对较高的热传导性的该电极材料的接点面积，改善该桥的热隔离。该小接点区域也可以用来集中电流，增加该桥的电流密度。该改善的热隔离和增加的电流密度改善该单元的重置操作，特别是包含相变材料的桥的单元。
用来形成该桥的该电极结构的长度和存储器材料薄膜的厚度由薄膜厚度技术的实施例中所决定，其并不只是限于在制造存储器单元中所使用的蚀刻工艺。此外，该桥的宽度也小于最小的特征大小F，在本发明的实施例中，该大小指定为用于图案化该材料层的蚀刻工艺。在一个实施例中，该桥的宽度由使用光阻修剪技术所定义，其中掩膜图案用来定义在晶片上的蚀刻光阻结构，具有最小的特征大小F，以及该光阻结构由各向同性的蚀刻进行修剪以实现小于F的特征大小。该修剪的光阻结构用于将更窄的图案蚀刻转移至存储器材料的绝缘材料层之上。此外，可以使用其他技术来在集成电路层上形成窄的材料线。因此，具有简单结构的相变存储器单元实现了很小的重置电流和低功率消耗，并且容易制造。
在此描述的本发明技术的一些实施例中，提供了存储器单元的阵列。在该阵列中，在集成电路中多个电极装置和介于其间的隔离层绝缘装置包含平坦化的介面。该对应的许多薄膜桥横跨在电极装置对之间的该隔离层绝缘装置，其包含位于该电极层以及隔离层绝缘装置的上表面的存储器元件，。电流通路从第一电极经由隔离层绝缘装置上表面的薄膜桥到达第二电极，是为在该阵列中的存储器单元而建立。
在此描述的集成电路电极层下方的电路，可以使用逻辑电路以及存储器阵列电路的广为人知的技术来实现，例如CMOS技术。
在此描述的阵列实施例中，电极层上方的电路包含多个位线。在此描述的电极层上方有位线的实施例中，充当存储器单元的第二电极的电极装置是共用的，使得单个位线连接多个第二电极以及多个存储器单元。在此描述的实施例中，多个位线在阵列中是沿着对应的列而布置的，以及在该对应的列的两相邻存储器单元共用接点结构以连接该第一电极。
公开了一种用于制造存储器元件的方法。该方法的实施例包含形成具有侧壁的侧壁支持结构，例如小直径的柱子。在该侧壁上沉积第一电极层，以及从该第一电极层形成第一电极。在该第一电极上沉积绝缘隔离层，在该绝缘隔离层上沉积导电性隔离层，以及在该导电性隔离层上沉积第三隔离层。从该第三隔离层形成第三侧壁隔离层，以及从该导电性隔离层形成第二电极。该第二电极有水平部分，是在该第三侧壁隔离层之下。在该存储器装置上沉积介质材料层，并且对其平坦化以形成平坦化表面，其包含该第一电极的上表面、该绝缘隔离层的上表面以及该第二电极的上表面。存储器材料的桥是形成于该第一电极和该第二电极之间，横跨该绝缘隔离层的上表面。该桥包含存储器材料的小块，连接该第一电极的上表面和第二电极的上表面，以定义电极间通路，其介于该第一电极和第二电极之间，具有由该绝缘隔离层厚度所定义的通路长度。
本发明的其它目的，和优点，会参考下列附图来描述。
附图说明
图1A描述薄膜桥相变存储器装置的实施例；
图1B显示图1A的部分存储器装置的额外的细节；
图2A至14是根据本发明的一个实施例的具有存储器阵列的集成电路的制造过程的剖面图，该存储器阵列包括具有小的主动区域和小的电极区域的存储器单元；
图15是根据一个实施例的包含相变存储器元件的存储器阵列的示意图；以及
图16是根据一个实施例的包含相变存储器阵列的集成电路装置的框图。
【主要元件符号说明】
100：存储器元件的基本结构
102：存储器材料的桥
104：第一电极
105：第一电极长度
106：第二电极
107：第二电极长度
108：隔离层绝缘装置
109：侧壁绝缘装置长度
110：侧壁支持结构
112：第二隔离层绝缘装置
114：填充层
116：导电插栓
118：第一电极上表面
120：第二电极上表面
122：隔离层绝缘装置上表面
124：桥作用区域
126：电流通路
130：电极材料
132、134：侧壁支持结构的侧壁
150：部分集成电路的剖面图
151：衬底
152、154：存取晶体管
156：共用源极接点
158：第一漏极接点
160：第二漏极接点
162、164：栅极
166：周边接点
170：绝缘材料
172：绝缘材料以及插栓平坦化表面
174、176：导体部分
178、180：侧壁支持结构
182、184：第一侧壁电极
186：第一隔离层
188：第二隔离层
190：第三隔离层
192、194：第三侧壁隔离层
196、198：第二侧壁电极
200、202：第二侧壁电极，“L型”的水平部分
206：介质材料层
208：介质材料层平坦化表面
210：平坦化表面208的部分
212、214：存储器材料的桥
216、218：隔离层绝缘装置
224：介质填充层
226、228：蚀刻介质填充层所形成的沟道
230、232、234：延伸自沟道的接点
236：沉积在沟道和接点的阻挡层
238：沉积铜
240、242：存储器单元
244：位线
246：周边接点
248、250：接点插栓
400：存储器阵列
402：共用源极线
404、406：字线
408、410：位线
412：y方向解码器与字线驱动器
414：x方向解码器与检测放大器
416、418、420、422：存取晶体管
424、428、430：电极装置
426、432：存储器单元
500：集成电路的简化区块
502：具有减少面积的相变单元存储器阵列
504：行解码器
506：字线
508：列解码器
510：位线
512：地址总线
514：检测放大器和数据输入结构
516：数据总线
518：数据输入线
519：其他电路
520：数据输出线
522：偏压安排状态机器
524：偏压安排供应电压
TB：桥宽度
具体实施方式
参照图1A-16，提供了对一种薄膜熔丝(fuse)相变存储器单元、存储器单元的阵列以及制造该存储器单元的方法的详细描述。
图1A描述了基本的存储器元件100的结构，包含在电极104、106上的存储器材料的桥102，所述存储器材料例如为可编程电阻性材料。第一电极104有第一电极长度，以双箭头105表示。第二电极106有第二电极长度，以双箭头107表示，以及隔离层绝缘装置108，其介于该第一电极104和该第二电极106之间，且有侧壁绝缘装置长度，以双箭头109表示。该第一电极的长度通常与在该柱状侧壁支持结构110上沉积为侧壁的第一电极层的厚度相关，该柱状侧壁支持结构110可以选择性地在沉积之后削薄。
柱状侧壁支持结构包含绝缘上部110和导电部分176，导电部分176与接点160进行电传递，接点160连接至该存取电路的下方。该第一电极包含管状装置，其侧壁有内表面和外表面，像是圆柱形。因此，该内侧和外侧表面基本上可以认为是圆柱表面，通常定义为由沿一条固定线平行移动并与固定曲线交会的线轨迹所形成的表面，对圆柱形而言，该固定线位于管状装置的中心点或轴上，该固定曲线是以该固定线为中心点的圆。圆柱形的内侧和外侧表面是由不同半径的圆所定义的，所述半径由用于形成该第一电极104的材料层的厚度来区分，因此定义了该管状装置的内侧和外侧直径。在该管状装置的实施例中，该类似圆柱形的外边缘是圆的、椭圆的、长方形的或不规则形，取决于用于形成该管状装置的制造技术。在该第一电极的“环形”上表面并不需要是圆的，而是采用该管状装置的剖面。
该侧壁支持结构的绝缘上部110是由热绝缘材料所制成，例如二氧化硅、多孔性二氧化硅、或者聚合物，以限制桥102在编程操作和重置操作过程中所产生的热。例如，该绝缘上部110可以包含比填充层114材料更好的热绝缘器，至少有10％的改善。因此，当该层间电介质包含二氧化硅时，该侧壁支持结构110具有热传导值“kappa”，其小于二氧化硅的0.014J/cm*K*sec。在其他优选实施例中，该热绝缘器的热传导值小于相变材料的非晶态的值，或者对于包含GST的相变材料而言小于0.003J/cm*K*sec。代表性的材料包含低介电常数(低k值)材料，包含元素硅(Si)、碳(C)、氧(O)、氟(F)以及氢(H)等材料的组合。用作热绝缘器的热绝缘材料的例子包括SiCOH、聚酰亚胺、聚酰胺、以及碳氟聚合物。其他用作热绝缘器的材料的例子包括氟化二氧化硅、硅倍半氧烷(silsesquioxane)、聚环烯醚(polyaryleneether)，对二甲苯聚体(parylene)、氟聚合物、氟化无定型碳、金刚石状碳、多孔性二氧化硅、中孔性二氧化硅(mesoporous silica)、多孔性硅倍半氧烷、多孔性聚亚酰胺、以及多孔性聚环烯醚。单层或多层的组合可以提供热绝缘。将热量限制在存储器材料的桥102中是必要的，因为其减少该编程和重置操作所需要的能源。此外，在另一个替代方案中，该侧壁支持结构可以由导电材料或其他材料所构成。假如将更多的热传导材料使用在该侧壁支持结构上，损害性的热传导效应会通过设置该桥而舒缓，使得在该侧壁支持结构之上仅有很少或没有该第一电极的突出。
隔离层绝缘装置108、第二电极106以及第二隔离层绝缘装置112形成在第一电极104的侧壁上。在一个特定实施例中，隔离层绝缘装置108是氧化物，例如二氧化硅，或具有良好的电绝缘和热绝缘性的其他介质材料，第二电极106是导电性材料，例如TiN、金属、金属间材料，或是导电的半导体材料，第二隔离层绝缘装置112也是氧化物，或是其他介质材料，其与隔离层绝缘装置的材料相同或是不同。
在所描述的实施例中，绝缘填充1 14沉积在存储器单元100的其他结构上，以便为后续的图案化金属层，例如该导电插栓(plug)116，提供支持。第一和第二电极104、106具有上表面118、120，在电极接点区域连接桥102，该电极接点区域是由该桥(参照图10B)的宽(W)和电极105、107的长度所定义的区域。同样地，隔离层绝缘装置108具有上表面122，桥102具有作用区域(参照图1B的124)，该区域通常被限制在隔离层绝缘装置108的长度109之内。桥102的作用区域表示存储器材料的切换该存储器的编程状态和重置状态的作用区域体积。存储器材料的桥102覆盖在电极层的第一电极104的平坦上表面118上、隔离层绝缘装置108的平坦上表面122上(其优选地但不是必须地与第一电极104的平坦上表面118构成一个平面)、以及第二电极114的平坦上表面120上。桥102覆盖部分的平坦化的第二隔离层绝缘装置112和侧壁支持结构110，其覆盖量足以提供将桥102放置在电极上的对准公差。在第一电极104与桥102之间的接点和在第二电极106与桥102之间的接点形成在该桥的底部。
图1B显示图1A的部分存储器装置的更多的细节。存储器材料的作用区在桥102中以虚线124表示，在编程和重置的操作中改变电阻值，并且维持在编程和重置的操作中的确定状态，允许存储器单元的电阻值被读取，由此指示逻辑状态。
在该作用区124中，受制于可编程电阻值的存储器材料体积是非常小的，受限于由隔离层绝缘装置的长度所决定的材料的体积，这是由该沉积层的厚度和蚀刻步骤、以及该桥TB的宽度和厚度造成的。连接该桥的电极的长度同样地是由沉积的电极层的厚度所决定。这些长度(即，电极104、106以及隔离层绝缘装置108)，以及用于形成桥102的存储器材料层的厚度，都是由薄膜厚度技术的实施例所决定，并且不由在制造该存储器单元时使用的光刻步骤的最小特征尺寸F所限制。在一个特定实施例中，该桥的宽度(参照图10B，W)也小于用在本发明实施例中的图案化材料层的光刻步骤的最小特征尺寸F。在一个实施例中，该桥的宽度是使用光阻修剪技术来定义的，其中，使用掩膜图案来定义在具有最小特征尺寸F的芯片上的蚀刻光阻结构，该光阻结构是通过各向同性的蚀刻修剪的，以实现小于F的特征尺寸。然后，使用该被修剪的光阻结构将被缩小的图案转移至存储器材料层上。也可以其他技术在一个集成电路的一个层上形成窄的材料线。因此，一个具有简单结构的相变存储器单元实现非常小的重置电流和低功率消耗，并且容易制造。
在操作中，由该存储器单元结构形成电流通路(“电极之间的通路”)，该电流通路由箭头126表示(箭头的方向是任意的，并不必须要正确指示电流方向)，从第一电接点160，例如金属插栓，经过导体部分176、第一电极104，经过桥102的作用区124，到达第二电极106，然后到达第二电接点116，例如金属化的接点。可以实现存取电路，其采用各种配置接触第一电极104和第二电极106，以便控制该存储器单元的操作，因此其可以被编程，以将桥102设置为具有可编程电阻以表示一个数据值。例如，使用基于硫属化物的相变存储器材料，该存储器单元可以设置成相对高的电阻状态，在该状态中，在电流通路上，该桥的至少一部分处于非晶态，以及相对低的电阻状态，在该状态中，在电流通路中的该桥的全部或大部分处于结晶态。
该存储器单元的作用区124是相变存储器单元的区域的实施例，其中，使得该材料在至少两个固态相之间进行变化。可以了解的是，该作用区124在所描述的结构中可以做得很小，减少了在编程和重置操作中引发相变所必需的电流大小。
存储器单元的实施例包含基于相变的存储器材料，包含基于硫属化物的材料以及其他材料，用于桥102。硫属元素包含构成周期表的VI族的一部分的四种元素的氧(O)、硫(S)、硒(Se)、以及碲(Te)中的任意一种。硫属化物包括硫属元素与更为正电性的元素或自由基的化合物。硫属化物合金包含硫属化物与其他材料如过渡金属的结合。硫属化物合金通常包含一个或多个选自元素周期表第六栏的元素，例如锗(Ge)以及锡(Sn)。通常，硫属化物合金包含锑(Sb)、镓(Ga)、铟(In)、以及银(Ag)中的一个或多个构成的组合。许多基于相变的存储材料已经在技术文件中进行了描述，包括下列合金：镓/锑、铟/锑、铟/硒、锑/碲、锗/碲、锗/锑/碲、铟/锑/碲、镓/硒/碲、锡/锑/碲、铟/锑/锗、银/铟/锑/碲、锗/锡/锑/碲、锗/锑/硒/碲、以及碲/锗/锑/硫。在锗/锑/碲合金家族中，大范围的合金组成是可行的。该组成可以表示为TeaGebSb100-(a+b)。在沉积材料中所包含的平均Te浓度远低于70％，典型地低于60％，并且Te含量通常在从最低23％至最高58％的范围内，且最佳地是介于48％至58％的碲含量。Ge的浓度高于约5％，且其在材料中的平均范围从最低8％至最高30％，一般为低于50％。最佳地，Ge的浓度范围介于8％至40％。在此成分中所剩下的主要成分则为Te。上述百分比为原子百分比，其为所有组成元素相加总和为100％。(Ovshinky‘112专利，栏10～11)由另一研究者所评估的特殊合金包括Ge2Sb2Te5、GeSb2Te4、以及GeSb4Te7。(Noboru Yamada，“Potential of Ge-Sb-Te Phase-change Optical Disks for High-Data-RateRecording”，SPIE v.3 109，pp.28-37(1997))更一般地，过渡金属例如铬(Cr)、铁(Fe)、镍(Ni)、铌(Nb)、钯(Pd)、铂(Pt)、以及上述的混合物或合金，可与锗/锑/碲结合以形成相变合金，其具有可编程的电阻特性。可使用的存储器材料的特殊示例如Ovshinsky‘112专利中栏11-13所述，在此引入该示例作为参考。
在此存储器单元的活性沟道区域中，相变合金可在第一结构态与第二结构态之间按照其局部次序进行切换，其中第一结构态一般为非晶固相，而第二结构态一般为结晶固相。这些合金至少是双稳态(bistable)。术语“非晶”用于指示相对较无次序的结构，其与单晶相比更加无次序性，而具有可检测的特征，例如与结晶态相比具有更高的电阻值。术语“结晶态”用于指示相对较有次序的结构，其与非晶态相比更有次序，因此包括可检测的特征，例如比非晶态更低的电阻值。典型地，相变材料可以在完全结晶态与完全非晶态之间的所有可检测的不同状态之间进行电切换。其它受到非晶态与结晶态之间的改变的影响的材料特征包括：原子次序、自由电子密度、以及活化能。此材料可切换成为不同的固态，或者可切换成为由两种以上固态所形成的混合物，提供从非晶态至结晶态之间的灰度级部分。此材料中的电特性也可能随之改变。
相变合金可通过施加电脉冲而从一种相态切换至另一种相态。先前观察指出，较短、较大幅度的脉冲倾向于将相变材料的相态改变成大体为非晶态。较长、较低幅度的脉冲倾向于将相变材料的相态改变成大体为结晶态。在较短、较大幅度脉冲中的能量足够大，因此足以破坏结晶结构的结合键，同时其足够短，因此可以防止原子再次排列成结晶态。在没有不适当实验的情形下，可以确定特别适用于特定相变合金的适当的脉冲量变曲线。在本文的后续部分，此相变材料称为GST，同时应该理解的是，也可以使用其它类型的相变材料。在本文中所描述的一种适用于PCRAM中的材料为Ge2Sb2Te5。
GexSby或其他使用不同晶体相变以决定电阻值的材料；PrxCayMnO3，PrSrMnO3，ZrOx，或其他使用电脉冲以改变电阻值的状态的材料；掺杂有其他金属的TCNQ(7，7，8，8-tetracyanoquinodimethane)、PCBM(methanofullerene6，6-phenyl C61-butyrie acid methyl ester)、TCNQ-PCBM、Cu-TCNQ、Ag-TCNQ、C60-TCNQ、TCNQ，或者任何其他具有由一电脉冲控制的双稳态或多稳态电阻值状态的聚合物。可用于本发明其它实施例中的其它可编程电阻式存储器材料包括，掺杂N2的GST、GexSby、或其它以不同结晶态之间的转换来决定电阻的物质；PrxCayMnO3、PrSrMnO、ZrOx、或其它使用电脉冲来改变电阻状态的物质；7，7，8，8-TCNQ、PCBM、TCNQ-PCBM、Cu-TCN、Ag-TCNQ、C60-TCNQ、以其它物质掺杂的TCNQ、或包括用电脉冲控制的双稳定或多稳定电阻态的任何其它聚合物材料。
下列是简要描述四种类型的电阻式存储器材料的总结。该第一种类型是硫属化物材料，例如GexSbyTez其中x∶y∶z＝2∶2∶5，或其他合成物具有x∶0～5、y∶0～5、z∶0～10。可替换的是，可以使用具有掺杂的GeSbTe，例如N-、Si-、Ti-，或其他掺杂元素。
一种用于形成硫属化物材料的示例方法采用在1～100m Torr的压力之下利用氩(Ar)、氮(N2)以及/或氦(He)等等来源气体的PVD溅镀或磁电管溅镀方法。该沉积通常在室温之下完成。具有外观比例1～5的准直器(collimater)可以用来改善填入的效果。为了改善该填入的效果，使用数十至数百伏的直流偏压。另一方面，直流偏压和准直器的组合可以同时搭配使用。
可以选择性地执行在真空或氮气环境的后沉积退火处理，以改善硫属化物材料的结晶态。该退火温度通常介于摄氏100至400度之间，以及少于30分钟的退火时间。
硫属化物材料的厚度是由单元结构的设计所决定的。通常，厚度大于8纳米的硫属化物材料会有相变的特征，使得该材料呈现至少两种稳定的电阻状态。
适合用于实施例中的第二种存储器材料是巨大的磁组材料(CMR)，例如PrxCayMnO3，其中x∶y＝0.5∶0.5，或具有x∶0～1；y∶0～1的其他合成物。可替换的是，可以使用包含Mn氧化物CMR材料。
一种用于形成CMR材料的示例方法采用在1～100m Torr的压力之下利用氩(Ar)、氮(N2)、氧(O2)以及/或氦(He)等等来源气体的PVD溅镀或磁电管溅镀方式。该沉积的温度通常介于室温与摄氏600度之间，取决于后沉积处理条件。具有外观比例1～5的准直器可以用来改善填入的效果。为了改善该填入的效果，使用数十至数百伏的直流偏压。另一方面，直流偏压和准直器的组合可以同时搭配使用。可以施加数十高斯至一特斯拉(10,000高斯)的磁场，以改善该电磁结晶相。
可以选择性地使用在真空或氮气环境或氧气/氮气混合环境的后沉积退火处理，以改善CMR材料的结晶态。该退火温度通常介于摄氏400至600度之间，以及少于2小时的退火时间。
CMR材料的厚度是由单元结构的设计所决定的。该厚度10nm至200nm的CMR材料可以用来作为核心材料。YBCO(YBaCuO3是一种高温超导材料)的缓冲层可以用来改善CMR材料的结晶态。该YBCO的沉积是在CMR材料的沉积之前。YBCO的厚度介于30nm至200nm之间。
第三种存储器材料是两元素的化合物，例如NixOy、TixOy、AlxOy、WxOy、ZnxOy、ZrxOy、CuxOy等等，其中x∶y＝0.5∶0.5，或具有x∶0～1；y∶0～1的其他合成物。一种示例性的形成方法采用在1～100m Torr的压力之下利用反应气体氩(Ar)、氮(N2)、氧(O2)以及/或氦(He)等等的PVD溅镀或磁电管溅镀方式，使用金属氧化物作为目标，例如NixOy、TixOy、AlxOy、WxOy、ZnxOy、ZrxOy、CuxOy等等。该沉积通常是在室温下完成的。具有外观比例1～5的准直器可以用来改善填入的效果。为了改善该填入的效果，使用数十至数百伏的直流偏压。如果需要，直流偏压和准直器的组合可以同时搭配使用。
可以选择性的执行在真空或氮气环境或氧气/氮气混合环境的后沉积退火处理，以改善金属氧化物的氧分布。该退火温度通常介于摄氏400至600度之间，以及少于2小时的退火时间。
另一种示例性的形成方法采用在1～100m Torr的压力之下利用反应气体Ar/O2、Ar/N2/O2、纯氧(O2)、He/O2、He/N2/O2等等的PVD溅镀或磁电管溅镀方式，使用金属氧化物作为目标，例如Ni、Ti、Al、W、Zn、Zr或Cu等等。该沉积通常是在室温下完成。具有外观比例1～5的准直器可以用来改善填入的效果。为了改善该填入的效果，使用数十至数百伏的直流偏压。如果需要，直流偏压和准直器的组合可以同时搭配使用。
可以选择性的执行在真空或氮气环境或氧气/氮气混合环境的后沉积退火处理，以改善金属氧化物的氧分布。该退火温度通常介于摄氏400至600度之间，以及少于2小时的退火时间。
另一种形成的方法使用高温氧化系统的氧化，例如火炉或是快速热脉冲(RTP)系统。该温度介于摄氏200至700度，从数个m Torr压力至一个大气压力，在纯氧或氮气/氧气混合气体中。时间从数分钟至数小时。其他的氧化方法是等离子氧化。射频或直流源具有纯氧或Ar/O2混合气体或Ar/N2/O2混合气体，在1～100m Torr的压力之下被用来氧化金属的表面，例如Ni、Ti、Al、W、Zn、Zr或Cu等等。该氧化时间从数秒至数分钟。该氧化温度从室温至摄氏300度，取决于等离子氧化的程度。
第四种存储器材料是聚合物材料，例如掺杂有Cu、C60、Ag等等的TCNQ，或PCBM-TCNQ混合聚合物。一种形成的方法使用热蒸发、电子束蒸发或分子束外延(MBE)系统。固态TCNQ以及掺杂物颗粒在单独的反应室中被共同蒸发。该固态TCNQ以及掺杂物颗粒被放置于W-船或Ta-船或陶磁船中。施加高电流或电子束，以熔化该来源，从而使得该物质被混合和沉积在晶圆上。没有发生反应的化学物或气体。该沉积是在10-4至10-10Torr的压力下完成的。晶圆的温度是在室温至摄氏200度。
可以选择性的执行在真空或氮气环境的后沉积退火处理，以改善聚合物材料的成份分布。该退火温度通常介于室温至摄氏300度之间，以及少于1小时的退火时间。
用于形成基于聚合物的存储器材料的层的另一种技术，是使用有TCNQ掺杂溶液的旋转涂镀装置，进行小于1000rpm的旋转。在旋转涂镀之后，该晶圆保持(通常是在室温或是在温度小于摄氏200度)足够时间以使其固态形成。该保持时间从数分钟到数天，由温度和成型的情况来决定。
图2A是根据本发明一个实施例的部分存储器阵列的剖面图，其制造在衬底151(例如硅晶圆)上的部分集成电路(IC)150中。第一和第二晶体管152、154在某些应用上被通称为“存取晶体管”，有共用源极接点156、第一漏极接点158以及第二漏极接点160，在一个特定实施例，是所有的钨插栓耦合至衬底中的n+掺杂区域，但是也可以使用其他金属或导体，例如被掺杂的硅或是硅化物，或是导电材料的组合。例如，该共用源极线156可以通过使用埋入扩散n+区域而在该衬底实现，可以有也可以没有硅化物表面的形成。
栅极162、164根据施加至这些栅极的电信号，形成导电沟道，该导电沟道耦合至源极线156和漏极接点158、160，这是场效应晶体管领域为人所熟知的操作。周边接点166类似于其他插栓。绝缘材料170分隔该源极线156，以及该接点158、160、166，以及栅极162、164，而且该绝缘材料以及插栓已经被平坦化，形成适合于后续处理步骤的表面172，这也是在IC制造领域为人所熟知的技术。在一个特定实施例中，使用传统的CMOS制造技术将该IC处理到目前的阶段，其可能包含额外的特征，在此为了简单和清楚的描述而对其进行了省略。
图2B是图2A的部分集成电路的俯视图(未按比例)，显示该源极线156以及该接点158、160、166是被绝缘材料170所包围。所示出的表面包含用于连接下方存取电路接点的阵列。接点158、160、166的直径可以接近用于形成接点插栓的光刻或其他步骤的最小特征尺寸。例如，使用目前的技术，该接点可以具有90至120纳米的直径。该接点158、160可以被分开例如大约600纳米。以下视图的俯视图可以是圆形、长方形或是正方形。
图3是图2A的部分集成电路的剖面图，具有充当侧壁支持结构的圆柱，侧壁支持结构包含导体部分174、176以及绝缘体结构178、180。该导体部分174、176形成于漏极插栓158，160之上。在另一个实施例中，该导体部分174，176可以被省略，其中插栓与第一电极(参照图1A的104)的接触已经被稳定地建立。
导体部分174、176是使用蚀刻技术由一层导电材料所形成。在一个特定实施例中，使用钨形成插栓158、160，该导体部分174、176是由TiN或TiN/Al/TiN，或其他导电材料形成。该导体部分的厚度一般介于50nm至200nm之间，并且其直径由所使用的制造技术所完成的插栓或柱的特征尺寸所决定。对于代表性的蚀刻技术，该导电部分的直径可以为90nm，这些数值仅只是范例。
这些柱子的绝缘体结构178、180是从沉积的氧化物(例如二氧化硅)、热绝缘材料或其他材料的一个层中形成的，并且可以作为硬蚀刻掩膜，用于对下层进行蚀刻，以图案化导体部分174，176，并且提供后续电极和隔离层介质侧壁的支持。在另一个实施例中，该侧壁支持结构178，180被省略，或者在蚀刻完导体部分后被移除。
在特定的实施例中，该侧壁支持结构178，180是具有圆形或近似圆形的剖面的圆柱形，在代表性的实施例中，具有接近于该对应接点插栓158、160的半径的最大半径，并且在光刻步骤容许的范围内，与对应的接点插栓156，158对齐。例如，在直径大约200纳米的接点插栓的实施例中，该可移除部分的直径大约在200至300纳米的范围内。在其他实施例中，该侧壁支持结构和导电部分的圆柱形的剖面可以是正方形、长方形、或不规则形。在一个特定实施例中，该侧壁支持结构大约是50至200纳米厚；然而，这些数值只是举例。
图4是图3部分集成电路的剖面图，其具有一层电极材料130，沉积该层以便覆盖侧壁支持结构的侧壁132、134(即，外直径)，侧壁支持结构包括该导体部分174、176的侧壁，并且通常还包括该衬底151的区域。在特定的实施例中，电极材料层包含TiN、TiN/Al/TiN或选择用于与导体部分174、176以及该存储器材料兼容的其他材料，并且该层的厚度介于50至500埃之间。
图5是图4的部分集成电路的剖面图，在对该电极材料层进行各向异性的蚀刻之后，该蚀刻用于形成第一侧壁电极182、184(与图1A，编号104比较)，其耦合至该导体部分174、176，或者则与接点158、160进行电传递。
图6是图5的部分集成电路的剖面图，在形成第一隔离层186、第二隔离层188和第三隔离层190之后，其中第一隔离层186包含绝缘材料，例如二氧化硅，第二隔离层188在一个特定实施例中是导电的电极材料，例如，上述所讨论与第一电极有关的材料，第三隔离层190在特定实施例中包含氧化物或其他材料，包括如上述所讨论的热绝缘材料。
在图6的范例中，第一侧壁隔离绝缘层186是第一隔离层，第二隔离层188是第二电极层，以及第三隔离层190形成第三侧壁隔离层(参照图7的192、194)。在一个特定实施例中，第一隔离层186是氧化物层，例如二氧化硅，厚度大约是20纳米，第二隔离层188是TiN层，厚度大约介于5至30纳米之间，并且在一个特定实施例中，厚度大约是10纳米。第三隔离层190是氧化物层，例如二氧化硅，厚度大约是200纳米。
图7是图6的部分集成电路的剖面图，在将该第二和第三隔离层(参照图6的188，190)向下各向异性的蚀刻至第一隔离层186之后。使用二步骤蚀刻技术。第一蚀刻技术，例如方向性的等离子蚀刻，用于各向异性地蚀刻该第三隔离层材料(参照图6的190)，以形成第三侧壁隔离层192，194，以及第二蚀刻技术，用来蚀刻该第二隔离层的材料(参照图6的188)，以形成第二侧壁电极196，198。该第二侧壁电极196、198是“L型”隔离层，并且有水平部分200，202，其平行安置在该衬底151的表面，在该第三侧壁隔离层92、194之下。以有200纳米厚度第三侧壁隔离层的实施例而言，该水平部分以辐射状自该第一电极向外延伸约200纳米的长度。在该技术的实施例中，该水平部分具有的长度为足以连接该接点插栓(参照图1A的116，以及图14的248、250)的长度加上用于形成该接点插栓的制造技术的对准公差。优选地，该水平部分的长度小于300纳米，从该“L”的垂直部分到水平部分的末端。此外，该第三侧壁隔离层192，194在形成该L型电极196，198之后被移除。
图8是图7部分集成电路的剖面图，在将介质材料层206沉积在集成电路上之后。这样的层通常被称为金属间介质层(IMD)，包含一层或多层的绝缘材料。
图9是图8部分集成电路的剖面图，在该IMD层206被平坦化之后，例如使用CMP技术来提供平坦化的表面208。平坦化表面208的部分210，包含第三侧壁隔离层194、第二隔离层(第二电极)198、第一隔离层(隔离层介质装置)186、第一电极184以及侧壁支持结构180。这些部分210提供平坦表面，用于使用光刻技术形成存储器材料的桥。
图10A是图9部分集成电路的剖面图，在对诸如GST或其他适当可编程电阻性材料的存储器材料的薄膜层进行沉积并图案化以形成存储器材料的桥212、214(比较图1A的102)之后。在GST之上形成可选择的保护性材料的层(在此未示出)，例如低温沉积的SiN，以在随后的工艺步骤中保护GST。该GST层是在预先清除电极结构上表面的步骤之后，采用例如在摄氏250度上没有瞄准的溅镀或其他沉积技术进行沉积的。该GST层可以形成的非常薄，以限制用于改变材料的相所必需的重置电流的大小。
桥212连接第一电极182和第二电极(L型电极)196，横跨由该隔离层186形成的隔离层绝缘装置216(参照图1A的108)。相似地，桥214连接电极184，198，横跨由该第一隔离层186形成的隔离层绝缘装置218。该桥212延伸至由第三侧壁隔离层192所形成的平坦化表面208的部分(参照图9的210)，并且桥214延伸至由该第三侧壁隔离层194所形成的平坦化表面的部分。
在该存储器单元的实施例中，该桥厚度TB(参照图1B)可以非常小，并且作用区的长度也可以非常短，取决于该隔离层绝缘装置218的厚度。该桥厚度TB可可以使用薄膜沉积技术建立在该第一电极、侧壁绝缘装置以及第二电极的表面上。因此，该存储器单元的实施例具有大约50nm或较小的桥厚度TB。在其他存储器单元的实施例中，具有大约20nm或较小的桥厚度TB。在另一其他存储器单元的实施例中，具有大约10nm或较小的桥厚度TB。可以了解的是，该桥厚度TB可以比10nm还小，这是使用薄膜沉积技术，例如原子层沉积等类似的方法实现的，取决于被选定的存储器材料，以及特殊应用的需求，只要厚度足够供桥执行其存储器元件的任务，对于相变材料，需要桥装置的作用区有至少两个固态相，其可以通过施加在该第一电极和第二电极上的电流和电压来反转。
窄桥(也就是小的TB)适合于提供介于该桥和电极之间的小的接点面积。这有助于限制在编程或重置操作中对该桥材料所产生的热量，这是因为通常该电极材料有较高的热传导性，并且较大的接点面积可以传导较多的热量离开该桥。在实施例中，形成宽度50nm的桥，长度30nm的电极，约1500nm2的接点面积。在其他实施例中，有较少的接点面积。
图10B是图10A部分集成电路的上视图，显示该侧壁支持结构180、第一电极184、隔离层绝缘装置218、第二电极198以及第三侧壁隔离层194的平坦化部分，第三侧壁隔离层194由IMD层206的区域所环绕。该虚线的圆形500、501指示L型电极装置的水平部分辐射状延伸的范围，并不需要光刻步骤来形成。桥212、214有桥宽度W，该桥宽度W类似于桥宽度TB，也是非常小的，以便减小作用区域的大小(参照图1B的124)，从而减少用于编程和重置该存储器单元的电能。该桥宽度W是在优选实施例中实现的，所以有小于50nm的宽度。在其他实施例中，该桥宽度约略小于40nm。该桥长度L介于30nm和100nm之间，足以连接第一电极184和第二电极198，以及跨越该隔离层绝缘装置218，在一些实施例中，优选的长度大约是50nm。在一些实施例中，该桥宽度是使用光阻灰技术来图案化，以减少该桥宽度，可以提供小于蚀刻特征大小的宽度。
图11是图10A部分集成电路的剖面图，具有覆盖在该薄膜存储器材料桥212、214以及IMD层206之上的介质填充层224。在沉积该介质填充层材料之后，该材料被CMP或其他步骤平坦化，以提供较平坦的表面以便用于后续的蚀刻处理。在一个特定实施例中，该介质填充层224包含二氧化硅、聚亚酰胺、氮化硅或其他介质填充材料中的一个或多个。该IMD层206同样地包含二氧化硅、聚亚酰胺、氮化硅或其他介质填充材料，并且可能包含该相同的介质材料例如介质填充层224，或者不同的介质材料。在实施例中，该介质填充层224包含相对良好的热和电的绝缘体，对桥212，214提供热和电的绝缘。
图12是图11部分集成电路的剖面图，具有使用传统的蚀刻技术在该介质填充层224形成的沟道226，228。该沟道在随后的步骤中将会以金属来填充，是采用广为人知的嵌镶和双嵌镶金属化技术。
图13是图12部分集成电路的剖面图，具有接点230、232、234，其从该沟道226、228延伸经过介质填充层224以及IMD层206到达第二电极196、198，并且到达周边导电插栓166，周边导电插栓166在一个特定实施例中是钨插栓。用于形成所述接点的蚀刻技术选择性地对该介质层的材料进行蚀刻，而不会侵蚀该第二隔离层的材料(参照图6的188)，其与该导电插栓166相比是相对薄的。接点230、232延伸至L型电极196、198的水平部分200、202。该第三侧壁隔离层(参照图7的192，194)提供自我对准蚀刻掩膜，以形成L型电极。在另一个实施例中，该第三隔离层在形成L型电极以提供该水平部分之后被移除，或使用其他技术形成L型电极的水平部分。
图14是图13部分集成电路的剖面图，在金属图案化之后。在一个特定的实施例中，将阻挡层236沉积在沟道和接点中(参照图13的226、228、230、232、234)，随后沉积铜238，并且平坦化该晶圆，在双嵌镶中是为人所熟知的技术。接点插栓248，250提供电流通路，从L型电极196，198的水平部分200、202至金属层中的位线，其轮流连接至解码和检测电路。也可以使用其他的金属化技术，例如单嵌镶、钨插栓以及薄膜金属化技术，包括在沉积介质填充层之前形成的图案化金属层，以及其他金属或其他导体。
在IC的该部分中，示出了与该存储器材料的薄膜桥相对应的两个存储器单元240、242。在操作中，通将控制信号施加到在该图案化导体层中形成的位线244，来存取存储器单元240、242。其他控制信号被施加至选取的字线，例如连接至存储器单元240的晶体管(参照图2A的152)栅极162的字线。因此，每个存储器单元(例如存储器单元240)是通过控制他们的相关位线和字线进行存取的。存储器单元，通过施加适当的信号至他们的位线和字线，而被编程、读取以及重置，这是在电子存储器操作为人所熟知的技术。诸如周边接点246的其他的导电结构连接IC的其他电端子，例如周边接点166。
在操作中，对存储器单元240的存取是通过施加控制信号至连接至该栅极162的字线来完成的，该栅极162将该共用源极接点156耦合至该漏极接点158，并由此耦合至该导体部分174、电极182以及该存储器材料的桥212，并将电极196耦合至该位线244。换而言之，该桥212提供在第一和第二电极182、196之间的电流通路。同样地，对存储器单元242的存取是通过施加控制信号至与栅极164相关的字线来完成的。
可以了解的是，许多的材料可以用来实现图14的金属层图案化。其他类型的金属化，包含铝、氮化钛、以及基于钨的材料也可以使用。非金属的导电材料，例如掺杂的多晶硅，也可以使用。在实施例中所描述的优选电极材料是氮化钛或氮化钽。此外，该电极是TiAlN或TaAlN，或包含例如选自由钛、钨、钼、铝、钽、铜、铂、铱、镧、镍、钌、以及其合金所组成的群组中的一个或多个元素。该隔离层绝缘装置216，218包含二氧化硅、氧化氮化硅、氮化硅、Al2O3、或其他低介质常数的电介质。此外，该隔离层绝缘装置包含选自由硅、钛、铝、钽、氮、氧、碳所组成的群组中的一个或多个元素。
在一个特定实施例中，存储器单元的作用区(参照图1B的124)的体积小于或等于该桥的厚度TB乘上该桥的宽度W，乘上该侧壁绝缘装置的长度(参照图1A的109)。对于具有桥厚度50nm、桥宽度50nm以及侧壁绝缘装置长度30nm的一个实施例而言，该桥在存储器单元中的体积约为75,000nm3。在具有桥厚度10nm、桥宽度40nm以及侧壁绝缘装置长度20nm的其他实施例中，桥的作用区在存储器单元中是限制在体积约为8,000nm3的区域中。
图15是描述存储器阵列400的示意图，其可以使用参照图1A，和图14所描述的存储器单元，或以其他实施例的存储器单元来实现。在图15所描述的示意图中，共用源极线402、字线404以及字线406通常设置为平行于y方向。位线408、410通常设置为平行于x方向。因此，在区块412中的y方向解码器与字线驱动器连接至字线404、406。在区块414中的x方向解码器与检测放大器组连接至位线408、410。共用源极线402连接至存取晶体管416、418、420、422的源极端。存取晶体管416的栅极端连接至该字线404。存取晶体管418的栅极端连接至字线406。存取晶体管420的栅极端连接至字线404。存取晶体管422的栅极端连接至字线406。存取晶体管416的漏极端连接至存储器单元426的电极装置424，其进而连接至电极装置428。同样地，存取晶体管418的漏极端连接至存储器单元432的电极装置430，其进而连接至电极装置428。存储器单元426、432有存储器材料桥，其具有减小的电极接点面积，以及减短的作用区长度，由L型电极的水平部分以及侧壁层所提供。
该电极装置428连接至位线408。存取晶体管420、422连接至对应的存储器单元以及位线410。在图中可以看到，该共用源极线402是由两行存储器单元所共享，其中一行是布置在y方向上。
图16是根据本发明的一个实施例的集成电路500的简化区块图示。该集成电路500包含存储器阵列502，其是使用在半导体衬底上的、具有减小的电极接触面积、减短的作用区长度以及L型电极的薄膜熔丝相变存储器单元来实现的。行解码器504耦合至多个字线506，并且沿着存储器体阵列502的行方向排列。列解码器508连接至多个位线510，并且沿着存储器体阵列502的列方向排列，以读取和编程在存储器阵列502中的相变存储器单元的数据。地址经由总线512提供给列解码器508和行解码器504。在区块514中，检测放大器和数据输入结构经由数据总线516连接至列解码器508。数据是经由该数据输入线518，从集成电路500上的输入/输出端口，或者从集成电路500的内部(例如其他电路519)或外部的其他数据源提供至在区块514中的数据输入结构。在该描述的实施例中，所述其他电路519包含于该集成电路中，例如通用目的处理器或特殊目的应用电路，或是模块的组合，该组合提供由该薄膜熔丝相变存储器单元阵列所支持的片上系统功能。数据是经由该数据输出线520，从在区块514中的检测放大器提供至集成电路500的输入/输出端口，或者提供至集成电路500的内部或外部的其他数据源。
在此示例中实现的控制电路使用偏压安排状态机522控制偏压安排供应电压524的应用，例如读取、编程、擦除、擦除验证以及编程验证电压。该控制器可以使用为人所熟知的技术的特殊目的逻辑电路来实现。在另一实施例中，该控制器包含通用目的处理器，其可以在相同集成电路上实现，其执行计算机程序以控制该装置的操作。在另一实施例中，可以使用特殊目的逻辑电路与通用目的处理器的组合来实现该控制器。
在此描述的实施例的优点包括：减少电极接点面积，其导致在编程和重置的操作中，从作用区中抽离较少的热量，因为该电极的导电性材料有相对较好的热传导性，以及减短的作用区长度，其将在编程和重置操作中所产生的热量集中在很小的体积中，提供了改善的稳定性和较低的设置/重置功率级别。
本发明的公开是通过参考上述最佳实施例和示例进行描述的，可以理解的是，这些示例仅仅用于描述本发明而不是限制本发明。可以了解的是，本领域技术人员可以进行各种修改和组合，并且这些修改和组合将会落在本发明的精神和附带的权利要求范围之内。

Claims (30)

1、一种存储器元件，其包含：
侧壁支持结构，具有侧壁；
第一电极，具有第一电极长度，包括沉积在所述侧壁支持结构的侧壁上的第一电极层；
侧壁隔离层绝缘装置，具有侧壁隔离层绝缘装置长度，包括沉积在所述第一电极上的部分第一隔离层；
第二电极，具有第二电极长度，包括沉积在所述第一隔离层上的第二隔离层，并且具有从所述第二隔离层延伸出的水平部分；
桥，具有桥宽度，所述桥从所述第一电极的上表面延伸至所述第二电极的上表面，并且横跨所述侧壁绝缘装置的上表面，其中，所述桥包含存储器材料；以及
导体，连接至所述第二电极的水平部分，并且垂直延伸至所述桥上的层结构。
2、如权利要求1所述的元件，其中，所述第一电极的长度和所述第二电极的长度足以提供电接点给所述桥，并且每个电极的长度小于30纳米。
3、如权利要求1所述的元件，其中，所述侧壁绝缘装置的长度小于30纳米。
4、如权利要求1所述的元件，其中，所述桥包含薄膜，其具有小于100纳米的桥长度，30纳米或更小的厚度，以及50纳米或更小的宽度。
5、如权利要求1所述的元件，其中，所述桥的体积介于8,000立方纳米和75,000立方纳米之间。
6、如权利要求1所述的元件，其中，所述桥包含薄膜，其具有10纳米或更小的厚度，以及40纳米或更小的宽度。
7、如权利要求1所述的元件，还包括第三侧壁隔离层，其包含沉积在所述第二隔离层上的部分第三隔离层。
8、如权利要求7所述的元件，其中，所述第三侧壁隔离层是第二侧壁隔离层绝缘装置。
9、如权利要求8所述的元件，其中，所述第二侧壁隔离层绝缘装置、所述第二电极、所述侧壁隔离层绝缘装置、所述第一电极以及所述侧壁支持结构形成平坦化表面的一部分，所述桥被沉积在所述平坦化表面的所述部分上。
10、如权利要求1所述的元件，其中，所述存储器材料有至少两种固态相，其可以通过电流来可逆地诱发。
11、如权利要求1所述的元件，其中，所述存储器材料有至少两种固态相，其可以通过在所述第一电极与所述第二电极之间施加电压来可逆地诱发。
12、如权利要求1所述的元件，其中，所述存储器材料具有至少两种固态相，其包含非晶相以及结晶相。
13、如权利要求1所述的元件，其中，所述水平部分的长度大约小于300纳米。
14、如权利要求1所述的元件，其中，所述导体包含接点插栓，并且所述第二电极的所述水平部分的长度是足以连接所述接点插栓的长度加上用于形成所述接点插栓的制造技术的对准公差。
15、如权利要求1所述的元件，其中，在所述第一电极和所述桥之间的接点面积不大于1,500平方纳米。
16、如权利要求1所述的元件，其中，所述桥包含由锗、锑和碲组成的合金。
17、如权利要求1所述的元件，其中，所述桥包含从锗，锑，碲，硒，铟，钛，镓，铋，锡，铜，钯，铅，银，硫，金的群组中的两种或多种元素组成的合金。
18、如权利要求1所述的元件，其中，所述第一电极和第二电极包含从钛，钨，钼，铝，钽，铜，铂，铱，镧，镍，钌，以及其合金所组成的群组中选择的元素。
19、一种制造存储器元件的方法，其包含：
形成具有侧壁的侧壁支持结构；
在所述侧壁上沉积第一电极层；
从所述第一电极层中形成第一电极；
在所述第一电极上沉积绝缘隔离层；
在所述绝缘隔离层上沉积导电性隔离层；
在所述导电性隔离层上沉积第三隔离层；
从所述第三隔离层中形成第三侧壁隔离层，并且从所述导电性隔离层中形成第二电极，所述第二电极具有在所述第三侧壁隔离层之下的水平部分；
施加介质填充材料，以形成包含所述第一电极的上表面、所述绝缘隔离层的上表面以及所述第二电极的上表面的桥表面；以及
形成存储器材料的桥，位于所述桥表面上，且在所述第一电极和所述第二电极之间，并横跨所述绝缘隔离层的上表面，所述桥包含所述存储器材料的小块，连接所述第一电极的上表面和所述第二电极的上表面，以形成在所述第一电极与所述第二电极之间的电极间通路，其具有由所述绝缘隔离层厚度所定义的通路长度。
20、如权利要求19所述的方法，其中，所述施加所述介质填充材料的步骤包括：
在所述存储器元件上沉积介质材料层；以及
平坦化所述介质材料层，使得所述桥表面平坦化。
21、如权利要求19所述的方法，其中，所述第二电极的水平部分的长度小于大约300纳米。
22、如权利要求19所述的方法，其包含：
形成接点插栓，其连接至所述第二电极的水平部分，并且其中，所述水平部分具有的长度是足以连接所述接点插栓的长度加上用于形成所述接点插栓的制造技术的对准公差。
23、如权利要求19所述的方法，其中，形成所述侧壁支持结构，包含形成导电性材料层，在所述导电性材料层上形成绝缘材料层，图案化所述绝缘材料层以形成所述侧壁支持结构，以及使用所述侧壁支持结构以图案化所述导电性材料层以形成导电性部分。
24、如权利要求20所述的方法，其中，所述平坦化还包括形成平坦化的所述第三隔离层上表面。
25、如权利要求19所述的方法，还包括：
形成通过所述第三隔离层的接点；以及
使用导电性材料填充所述接点，以形成接点插栓连接至所述第二电极的所述水平部分。
26、如权利要求19所述的方法，其中，所述第三隔离层是绝缘隔离层以及所述桥表面还包括所述绝缘隔离层的上表面，并且其中，部分的所述桥覆盖所述绝缘隔离层的所述上表面的一部分。
27、一种集成电路，其包含具有根据权利要求19所制造的存储器元件的存储器阵列。
28、如权利要求27所述的集成电路，还包括存储器元件的阵列以及对应的存取晶体管阵列，其中，所述集成电路包含多个字线和独立的元件，是由所述些字线和多个位线上的信号所控制。
29、如权利要求19所述的方法，其中，所述存储器材料包含锗，锑，以及碲的组合。
30、如权利要求19所述的方法，其中，所述存储器材料包含从以下组合中选出的两种或多种材料：锗，锑，碲，硒，铟，钛，镓，铋，锡，铜，钯，铅，银，硫，金。
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