CN101093519A - 用于在ic制造中提高成品率的方法和服务 - Google Patents

Abstract

一种用于优化集成电路设计以提高制造成品率的方法和服务。本发明使用制造数据和算法来标识具有高故障概率的面积，即临界面积。本发明还改变电路设计的布局以减小临界面积，由此减小在制造过程中出现故障的概率。标识临界面积的方法包括共长、几何映射和Voronoi图。优化包括但不限于形状尺寸的增量式移动和调整直至实现优化目标和减小临界面积。

Description

用于在IC制造中提高成品率的方法和服务

技术领域

本发明涉及一种使用制造数据和各种算法来优化VLSI电路设计以在IC制造中确保更佳成品率的方法。

背景技术

超大规模集成电路(VLSI)布局的临界面积是这样一种度量，该度量反映了布局对在制造工艺过程中引入的随机缺陷的敏感度。临界面积被广泛地用来预测VLSI芯片的成品率。由于对控制成本日益增长的需求，成品率预测在当今的VLSI制造中是很重要的。一种用于成品率估计的模型基于临界面积的概念，这代表了由于制作过程中的随机(点式)缺陷而造成的在成品率损耗分析中的主要计算问题。点式缺陷是由比如材料和设备中的尘土和其它污染物这样的颗粒引起的，并且被分成两类：引起不同传导区之间短路的“多余材料”缺陷和引起开路的“缺失材料”缺陷。

因此，本发明的一个目的在于提供一种自动地在设计阶段过程中标识和分析IC电路布局的临界面积并且通过修改设计来减小缺陷概率的手段。自动化设计修改将通过减小源于污染物或者杂质的故障的概率而不造成新的设计问题从而在制造中提高成品率。换言之，该方法提供约束优化。

发明内容

本发明提供一种使用临界面积信息、设计方法规则、制造基本规则、制造工艺数据和自动化来优化VLSI布局的方法。从初始的集成电路物理设计开始，本发明将变量与设计中形状的边的位置相关联。本发明使用变量来确定临界面积贡献成本。临界面积贡献包括边之间间隔的电性故障特征的测量，并且代表在制造过程中出现故障的概率。本发明在跨经集成电路设计的第一方向上以迭代方法优化边的位置和尺寸以减小临界面积贡献成本从而产生经修正的集成电路设计。本发明可选地在第二方向上对经修正的集成电路设计重复此过程以进一步减小临界面积贡献成本，然后可选地根据是否可以进一步减小布局的临界面积来重复第一尺寸和第二尺寸的优化。

与现有的成品率优化方法不同，本发明的方法使用实际的制造数据来标识可能的故障在制造工艺过程中将在何处出现。根据各故障类型将对成品率产生不利影响的可能性而对该故障类型赋予权重。此信息被馈送到优化算法中。该方法使用临界面积分析(CAA)技术来标识该设计中的临界面积，这些技术包括Voronoi图、共长计算和Monte Carlo(蒙特卡罗)仿真。还可以使用其它已知算法，比如遗传算法、神经网络和统计分析方法。一旦已经对临界面积进行标识和加权，该方法就通过使用若干技术来减轻临界面积的影响。例如，结构的形状修改和移动结构在设计内的位置。

为了最小化可用资源的使用并且加速设计过程，该方法在可能有多个故障在给定面积中时集中于权重较高的故障上并且缓解这些临界面积的风险。该设计优化过程消除了对在减轻临界故障与可用设计时间和资源之间进行权衡的需要，原因是它花费相同数量的时间来修复已经根据制造数据而标识的所有经标识的临界面积。

当结合以下描述和附图来考虑时，将更好地认识和理解本发明的这些以及其它方面和目的。然而，应当理解，以下示例性而非限制性地给出详细描述，其中说明本发明的优选实施例及其大量具体细节。可以在本发明的范围内进行很多改变和修改而不脱离本发明的精神，并且本发明涵盖了所有这样的修改。

附图说明

图1是使用共长(common run)分析的电路优化方法的流程图。

图2a和图2b是使用结构之间的共长目标的电路优化的例子。

图3a和3b是使用结构内的共长目标的电路优化的其它例子。

图4是示例性Voronoi图和样本电路布局。

图5是使用Voronoi图的电路优化方法的流程图。

图6a和图6b是使用临界面积减小目标的电路优化的例子。

图7a和图7b示出了使用这里描述的方法针对开路故障来减小临界面积的例子。

图8a和图8b示出了使用结构之间的临界面积值的电路优化的例子。

图9a和图9b示出了使用结构内的临界面积值的电路优化的例子。

图10是使用从布局的非Voronoi图CAA中得出的临界面积值的电路优化方法的流程图。

图11是本发明在其上工作的计算机系统的框图。

具体实施方式

本发明公开了用于标识VLSI电路中的临界面积的三个实施例。但本领域技术人员将意识到可以使用涉及到公式、变量和算法的其它实施例。第一实施例描述了这样的方法，该方法使用对两个平行的布局形状外边之间的临界面积的一阶逼近。第二实施例描述了这样的方法，该方法使用Voronoi图来对具有任意取向和位置的边之间的临界面积进行标识和区分优先次序。本发明的第三实施例使用非Voronoi CAA工具，该工具具有在布局的具体位置示出临界面积值的功能。本发明还包括这样的方法，该方法减小通过这里描述的任何方法所标识的临界面积，由此减小在制造过程中产生缺陷的概率，从而增加成品率。请注意：术语“结构”在本说明书的上下文中有时称为术语“形状”并且与之同义。结构或者形状具有与之关联的固有几何。

图1图示了第一实施例的方法，该方法使用共长来标识IC布局中的临界面积。在步骤100中，该方法获取由制造工艺提供的缺陷密度数据。此数据针对各种缺陷机制(例如在层M1上引起短路的故障)来给出所估计的故障密度，并且为步骤102提供输入。在步骤102中，该方法基于缺陷数据来测量临界面积。

在步骤104中，对于给定的布局，该方法扫描该布局并且针对设计中的各形状来记录L/S，其中L是相邻平行边之间的共长，而S是边之间的距离。该方法比较所记录的信息与缺陷密度数据以标识临界面积并且进而标识具有较高故障概率的临界面积。根据该方法是操纵同一联合形状中(例如为了处理开路)的边还是两个不同联合形状中(例如为了处理短路)的边，向这些临界面积中的各临界面积所分配的权重是L/S与针对短路、开路、随机缺陷或者故障组合的层特定的(layer-specfic)常数之间的乘积。这些故障常数代表在制造线中就所探讨的缺陷类型而言在那一层中的相对故障发生率。

在步骤106中，该方法在步骤104所标识的临界面积内在称为优化方向的一个方向上(例如垂直地、水平地)构建一组逐段线性的逐对目标。对于各对相向边，该方法构建这样的线性目标，该目标尝试将边移开(对于垂直于优化方向的边)或者减小边彼此相向的距离(对于平行于优化方向的边)。该方法还基于所评价的层以及所探讨的边是在同一联合形状中(即对于开路)还是在不同联合形状中(即对于短路)来向目标分配权重。

在步骤108中，该方法形成用于优化的方法和基本规则约束。该方法基于基本规则和拓扑约束对各形状的边可以移开多远或者移在一起多近以及某些形状所能容许的尺寸施以限制。例如，在某些设计方法中，在边界附近的结构不能移动到边界以外或者可能不能移动到离边界的距离比指定的距离更近。另外，不能允许结构放宽到它到相邻形状的连接点。此外，该方法创建这样的约束，这些约束确保所修改的电路服从时序要求和逻辑要求。

在步骤110中，该方法优化该设计以满足在步骤106中标识的共长和间隔目标。例如，移动边通过使矩形更短由此减小L或者通过使矩形更宽由此增加S来减小水平矩形形状的开路临界面积。减小不同形状的两个相向垂直边之间的短路临界面积是通过减小共长由此减小L或者通过将边进一步移开由此增加S来实现的。

在步骤112中，该方法根据来自步骤110的优化结果来修改该设计的布置和/或形状，从而使用新的结构位置来更新布局。为了减小共长而将边移开的距离是一个小值，例如制造栅格中的少量步长。通过在任何优化步骤中将任一边的改变限制于一个小的数量，该方法使得可以在下一后续优化运行过程中发现和优化由边的相对移动所引起的新关系。

图2图示了为了减小共长而改变形状位置和/或几何的例子。图2a示出了使得L有效地减小的形状边可能的新位置。图2b示出了增加S的移动可能性。总而言之，两个平行边的共长是它们相互平行延伸的距离。一般来说，故障的概率随着两个边之间共长的变大和/或任两个边之间距离的变小而增加。因此，故障的概率随着可以通过减小L和/或通过增加S来实现的数量L/S的减小而降低。

图3示出了为了减小共长而改变形状几何的另一例子。图3a图示了通过减小长度L以减小开路故障概率来优化CA₁。图3b图示了通过增加S以减小开路故障概率来优化CA₂。

基于来自步骤106的L/S而向临界面积分配的权重使得该方法可以做出边位置的权衡，并且使得该方法可以通过减小临界面积以对成品率具有最有益影响的方式来使用可用的空白空间，其中该L/S是对边的临界面积贡献的一阶逼近。这些权衡是由于该方法所执行的数学优化而自动实现的。

在步骤114中，该方法使用任何测量临界面积的方法(即不限于这里用于优化步骤的测量)来测量从步骤112得到的布局的临界面积。例如，Monte Carlo、Voronoi、几何扩张等。

在步骤116中，该方法比较步骤114的临界面积测量与步骤102(对于第一迭代)或者前一迭代的步骤114(对于第一迭代以外的迭代)的临界面积测量，并且确定临界面积是否已经减小到足以提高成品率预测值。如果不是，则该方法结束而不保存所修改的布局。如果是，则如步骤118中所示保存结果和所修改的布局。该方法然后返回到步骤104，并且针对同一层重复扫描、扫描不同的层或者在不同方向上扫描，例如在垂直于第一方向的方向上扫描。

下文是根据本发明可以用来针对短路来执行优化方法的算法的例子。可以针对设计中的各金属级来重复该算法。该例子作为伪代码示出。

向层金属_1上的形状的所有垂直边分配变量。

使用具有水平扫描线的扫描线程序，进行以下操作：

对于金属_1上的各对相向垂直联合边e_ i和e_j(如图2b中)

假设x_i和x_j分别是向两边e_i和e_j分配的变量，其中e_j是具有较大起始x坐标值的边

测量边之间的距离S

测量两个边的共长L

添加目标函数alpha*(K_s_1)*(x_j-x_i)，其中alpha＝L/S，而K_s是代表向金属_1上的短路缺陷赋予的权重的常数

添加约束函数abs(x_i-x_i*)＜＝d和abs(x_j-x_j*)＜＝d，其中x_i*是边e_i的起始位置；x_j*是边e_j的起始位置，而d是如下常数，该常数是基础制造栅格的某一个小的倍数

对于金属_1上的联合边所形成的各凸角，

假设e_i是形成凸角的垂直边

假设e_j是形成另一凸角从而得到两个相向水平边的垂直边(如图2a中)

假设x_i和x_j分别是向两边e_i和e_j分配的变量，其中e_j是具有较大起始y坐标的边

测量边之间的距离S

测量两边的共长L

添加目标函数alpha*(K_s_1)*(x_j-x_i)，其中alpha＝L/S，而K_s是代表向金属_1上的短路缺陷赋予的权重的常数

添加约束函数abs(x_i-x_i*)＜＝d和abs(x_j-x_j*)＜＝d，其中x_i*是边e_i的起始位置；x_j*是边e_j的起始位置，而d是如下常数，该常数是基础制造栅格的某一个小的倍数

在本发明的第二实施例中，在VLSI设计中标识临界面积的方法使用了Voronoi图，在图4中示出了该图的例子。Voronoi图用来增强临界面积的计算。一组2D几何元素(多边形、线段和点)的Voronoi图是将平面分割成代表在该平面中与特定几何元素最近的那些点的区。这里，“最近”就适当的几何而言被定义用来代表缺陷。这些区称为Voronoi单元310，各单元与它的定义几何元素312相关联，这些元素称为该单元的属主。将两个Voronoi单元相分离的点集称为Voronoi等分线314。三个或者更多Voronoi等分线314(或者Voronoi单元310)的汇合点称为Voronoi顶点316。

基于电路设计并且在适当的几何之下，Voronoi图可以被构造用来对多余材料和缺失材料点式缺陷的影响进行建模。Voronoi图将电路设计分割成Voronoi单元，在这些单元内出现的缺陷引起设计中相同的两个形状边之间的电性故障。此信息然后可以用来计算临界面积(例如参见美国专利6,317,859、6,247,853和6,178,539)。前文是本发明用于使用Voronoi图来标识临界面积的方法并且在图5中示出。

在图5的步骤400中，该方法获取来自制造的缺陷密度数据。此数据包括与针对制造线中给定技术的随机缺陷成品率问题的发生率有关的信息。

在步骤402中，该方法测量临界面积。根据在步骤400中获取的缺陷密度数据，该方法标识设计中的临界面积。在步骤404中，该方法创建将布局分割成分离的临界面积区的Voronoi图。然后针对这些区中的各区标识一对布局边。此标识揭示了布局中哪些成对的边可以相互作用产生随机缺陷开路(当边在同一联合形状中时)或者随机缺陷短路(当边在不同联合形状中时)。

在步骤406中，该方法扫描在其中映射临界面积区的布局，并且计算具有较高故障概率的临界面积(根据故障容限阈值)。根据该方法是操纵同一联合形状中(例如为了处理开路)的边还是两个不同联合形状中(例如为了处理短路)的边，向这些临界面积中的各临界面积分配的权重是Voronoi单元特征与针对短路、开路、随机缺陷或者故障组合的层特定的常数之间的乘积。这些故障常数代表在制造线中就所探讨的缺陷类型而言在那一层中的相对故障发生率。图6a示出了易于产生可能引起短路的缺陷的临界面积区的例子。

在步骤408中，该方法形成用于优化的方法和基本规则约束。基本规则约束包括对能够对布局形状和/或它的位置进行的改变的程度的限制以便确保所得到的优化设计满足设计方法约束、时序和逻辑要求以及可制造性要求。该优化必须保持在这一步骤所定义的边界内。

在步骤410中，该方法根据在步骤406中分配的临界面积权重来形成用于优化的逐段线性目标。这些目标连同在步骤408中定义的约束一起包括了全部的设计优化约束。对于改变的最大限制的例子在图6b中示出为虚线区域。在图6b中，两个形状不能移动到新配置无法满足具体时序要求的一点(即在虚线边界以外)。类似地，优化目标可以针对该设计内的固定参考点如点x＝0、y＝0来定义。例如，该方法创建如图6b中所示对形状相对于此固定参考点的移动进行限制的目标。

在步骤412中，该方法执行对布局设计的优化以便减小布局内的临界面积。该优化包括改变形状和移动形状在布局内的位置并且遵循预定约束。例如，该方法标识成对的平行Voronoi边，并且如图6a中所示将边移动到在一起更近以便减小短路的概率或者如图6b中所示将边移动到相距更远。结果是减小临界面积CA₁和CA₂的故障概率。

在步骤414中，该方法更新布局以反映在步骤412中所标识的改变，由此创建新的布局。

在步骤416中，针对新的布局来计算临界面积。基于新的临界面积计算，该方法计算新的成品率预测值。在编号为6,178,539的美国专利的等式2中将示例性临界面积计算公式具体地描述如下：

$A_c={\∫}_0^{+\∞}A\left(r\right)D\left(r\right)\mathrm{dr}$

其中A_c是临界面积值，A(r)是具有如下性质的点集的面积，即中心落在此集中的半径为r的缺陷引起故障，而D(r)是缺陷分布函数(即半径为r的缺陷将在布局中出现的概率)。然而，正如本领域技术人员将理解到的，该计算可以通过任何其它合理的技术或者公式来执行。

在步骤418中，该方法比较新的成品率预测值与前一成品率预测值以确定新的布局是否已经减小临界面积；如果是，则该方法保存新的布局设计(步骤420)并且返回到步骤404，如果不是，则该方法退出而不保存新的布局。

图7示出了各方法如何减轻开路故障概率的例子。图7a示出了通过增加S而保持L恒定来减小开路故障的临界面积。类似地，图7b示出了形状的增加的面积，这减小了开路故障在该结构上的概率。

图8和图9代表本发明的第三实施例的例子。第三实施例使用了计算地理面积的一般的临界面积分析工具，这些地理面积具有用于这些面积的对应临界面积数值，从而可以用布局中的原边(originaledge)来标识这些面积。图8a示出了两个形状之间的临界面积值a₂以及对应的优化方向。类似地，图8b示出了对应的临界面积数值a1以及用于移动形状以减小短路概率的优化方向的另一例子。图9a和图9b示出了与单独形状内的开路相对应的临界面积数值以及各自对应的优化方向的例子。

图10图示了第三实施例的方法，该方法使用地理面积信息以及与这些位置相关联的临界面积值来标识IC布局中的临界面积。在步骤600中，该方法获取由制造工艺所提供的缺陷密度数据。此数据针对各种缺陷机制(例如在层M1上引起短路的故障)来给出所估计的故障密度，并且为步骤602提供输入。在步骤602中，该方法基于缺陷数据来测量临界面积。

在步骤604中，对于给定的布局，该方法扫描该布局并且针对设计中的各地理面积来记录临界面积值。该方法比较所记录的信息与缺陷密度数据以标识和映射临界面积。

在步骤606中，该方法在步骤604所标识的临界面积内在称为优化方向的一个方向上(例如垂直地、水平地)构建一组逐对目标。对于各临界面积值，该方法构建这样的逐段线性目标，该目标尝试如图8和图9中所示将几何移开或者减小几何之间的距离。该方法还基于所评价的层以及所探讨的几何是在同一联合形状中(即对于开路)还是在不同联合形状中(即对于短路)来向目标分配权重。

在步骤608中，该方法形成用于优化的方法和基本规则约束。该方法基于基本规则、拓扑约束以及下层电路的电性要求和逻辑要求来对各形状的几何位置可以移开多远施以限制。

在步骤610中，该方法优化该设计以满足在步骤606中标识的临界面积值目标。例如，修改几何或者结构的形状以针对开路来减小它的临界面积可以通过使它更短或者更宽来实现。修改两个不同结构的几何以针对短路来减小它们的临界面积可以通过将它们进一步移开或者通过减小它们的共长来实现。

在步骤612中，该方法根据来自步骤610的优化结构来修改该设计的布置和/或形状，从而使用新的结构位置来更新布局。几何面积被扩张或者收缩的数量是一个小值，例如制造栅格中的少量步长。通过在任何优化步骤中将任一几何的改变限制于一个小的数量，该方法使得可以在下一后续优化运行过程中发现和优化由几何的相对移动所引起的新关系。

在步骤614中，该方法使用任何测量临界面积的方法(即不限于这里用于优化步骤的测量)来测量从步骤612得到的布局的临界面积。例如，Monte Carlo、Voronoi、几何扩张等。

在步骤616中，该方法比较步骤614的临界面积测量与第一迭代中步骤602的临界面积测量或者对于第一迭代以外的迭代而言来自前一迭代的步骤614中的结果，并且确定临界面积是否已经减小到足以提高成品率预测值。如果不是，则该方法结束而不保存所修改的布局。如果是，则如步骤618中所示保存结果和所修改的布局。该方法然后返回到步骤604，并且针对同一层重复扫描、扫描不同的层或者在不同方向上扫描，例如在垂直于第一方向的方向上扫描。

一般而言，这里描述的方法是以通用计算机来实现的，而该方法可以在可移动介质或者硬介质中编码成指令集以供通用计算机使用。图11是用于实现本发明的通用计算机的示意性框图。图11示出了具有至少一个微处理器或者中央处理单元(CPU)705的计算机系统700。CPU 705经由系统总线720互连到随机存取存储器(RAM)710、只读存储器(ROM)715、用于连接可移动和/或程序存储设备755以及海量数据和/或程序存储设备750的输入/输出(I/O)适配器730、用于连接键盘765和鼠标760的用户接口735、用于连接数据端口745的端口适配器725和用于连接显示器设备770的显示器适配器740。ROM 715包含用于计算机系统700的基本操作系统。可移动数据和/或程序存储设备755的例子包括磁性介质如软驱、磁带驱动器、便携式闪存驱动器、zip驱动器以及光学介质如CD ROM或者DVD驱动器。海量数据和/或程序存储设备750的例子包括硬盘驱动器和非易失性存储器如闪存。除键盘765和鼠标760之外，比如跟踪球、书写板、压板、麦克风、光笔和位置感应屏幕显示器这样的其它用户输入设备可以连接到用户接口735。显示器设备770的例子包括阴极射线管(CRT)和液晶显示器(LCD)。

计算机程序可以由本领域技术人员创建并且被存储于计算机系统700或者数据和/或可移动程序存储设备765中以简化本发明的实现。在操作中，被创建为实现本发明的计算机程序的信息被加载于适当的可移动数据和/或程序存储设备755上、通过数据端口745来馈送、或者使用键盘765来输入。用户通过操纵计算机程序所执行的功能并且经由上述数据输入装置来提供其它数据输入从而控制该程序。显示器设备770为用户提供准确地控制计算机程序并且执行这里描述的期望任务的手段。

可以将如这里描述的布局设计优化过程执行为对客户的服务。作为服务，客户向电路制造商提供电路布局。电路制造商然后将当前的制造数据连同这里描述的分析方法如例如Voronoi、共长、MonteCarlo或者临界面积值中的一种或者多种方法一起使用，并且通过改变布局设计所包含的形状的几何尺寸和/或位置来执行优化。与客户所设计的原电路布局相比，所得到的布局具有更小的临界面积并且因此具有更高的成品率潜力。制造商使用经改进的电路设计来制造客户的集成电路。所生产的电路具有更高的成品率，从而只需制造更少的批次即可满足客户的需要。客户由于从具体体现在本发明中的设计优化技术获得的更高成品率而节约了资金。此外，制造商由于更少的批次而具有更多的生产能力并且可以使用额外的生产能力来增加制造收入。

应当认为以上描述和附图仅仅是对实现本发明的特征和优点的示例性实施例进行说明。本领域技术人员应当认识到，可以对具体的布局设计、用于执行临界面积分析和优化的系统、分析临界面积的方法和结构的几何进行修改和替换而不脱离本发明的精神和范围。因而，不应认为本发明受限于前文的描述的附图。

Claims (29)

1.一种提高成品率的方法，包括以下步骤：

标识具有至少一个结构的设计的一个或者多个临界面积区；

定义一个或者多个约束，所述约束限制对所述设计所进行的改变的程度；

定义一个或者多个目标；

改变所述设计的一个或者多个特征从而减小临界面积。

2.根据权利要求1所述的方法，其中所述标识临界面积的步骤包括将可制造性数据与所述设计相比较的步骤。

3.根据权利要求2所述的方法，其中所述定义约束和目标的步骤包括：

提供设计规则；

提供设计功能要求；

标识和存储临界面积数据；以及

使用所述临界面积数据来开发满足所述给定规则和要求的一组约束和目标。

4.根据权利要求3所述的方法，其中所述目标选自于逐段线性、逐对、间隔、共长、临界面积和距离中的至少一个。

5.根据权利要求4所述的方法，其中所述标识临界面积的步骤还包括以下步骤：

创建所述设计的Voronoi图；以及

针对所述Voronoi图中的各Voronoi面来计算临界面积以标识临界面积区内的至少一个结构。

6.根据权利要求5所述的方法，其中所述改变所述结构的一个或者多个特征的步骤包括：

改变位于所述临界面积区内的结构的参数值，其中所述改变是由所述目标确定的并且满足所述一组约束。

7.根据权利要求6所述的方法，其中所述值是与Voronoi面相对应的垂直边和水平边对。

8.根据权利要求3所述的方法，还包括以下步骤：针对所述设计的多个结构中的各结构来测量共长以标识位于临界面积区内的至少一个结构。

9.根据权利要求8所述的方法，其中所述改变所述结构的一个或者多个特征的步骤包括：

改变位于所述临界面积区内的结构的参数值，其中所述改变是由所述目标确定的并且满足所述一组约束。

10.根据权利要求9所述的方法，其中所述值是形状尺寸，其中所述尺寸是宽度或者长度。

11.根据权利要求9所述的方法，其中所述值是形状的角度。

12.根据权利要求9所述的方法，其中所述值是至少两个结构之间的距离。

13.根据权利要求3所述的方法，还包括以下步骤：针对所述设计的多个结构中的各结构来测量临界面积值以标识位于临界面积区内的至少一个结构。

14.根据权利要求13所述的方法，其中所述改变所述结构的一个或者多个特征的步骤包括：

改变位于所述临界面积区内的结构的参数值，其中所述改变是由所述目标确定的并且满足所述一组约束。

15.根据权利要求14所述的方法，其中所述值是临界面积值。

16.根据权利要求14所述的方法，其中所述值是结构相对于所述设计中固定参考点的位置。

17.根据权利要求14所述的方法，其中所述值是至少两个结构之间的距离。

18.一种计算机可读程序设备，包括：

用于基于多个参数来优化集成电路布局的程序，其中所述程序使用所述参数来执行临界面积分析、创建优化约束和目标、并且在所述约束内改变所标识的结构以减小临界面积。

19.根据权利要求18所述的计算机可读程序设备，其中所述参数包括制造数据、结构几何、结构位置和Voronoi图中的至少一个。

20.根据权利要求18所述的计算机可读程序设备，其中所述改变包括所述结构的至少一个几何尺寸的改变。

21.根据权利要求18所述的计算机可读程序设备，其中所述改变包括与所述结构相关联的至少一个临界面积值的改变。

22.根据权利要求18所述的计算机可读程序设备，其中所述改变包括移动所述结构的至少一个边。

23.根据权利要求18所述的计算机可读程序设备，其中所述改变包括将结构移动到第二映射位置。

24.一种用于提高集成电路制造成品率的服务，包括以下步骤：

提供具有至少一个结构的客户IC设计布局；

提供制造数据；

根据所述数据来分析所述布局；

标识临界面积；

创建优化目标；

在至少一个临界面积内对所述结构的一个或者多个几何执行改变以创建第二布局；

根据所述数据分析所述第二布局；

如果所述第二布局以减小的临界面积为特征则接受所述第二布局。

25.根据权利要求24所述的服务，其中所述改变包括所述结构的至少一个几何尺寸的改变。

26.根据权利要求24所述的服务，其中所述改变包括与所述结构相关联的至少一个临界面积值的改变。

27.根据权利要求24所述的服务，其中所述改变包括移动所述结构的至少一个边。

28.根据权利要求24所述的服务，其中所述改变包括将所述结构的地理位置移动到相对于所述布局的第二位置。

29.根据权利要求24所述的服务，其中根据所述第二布局来制造至少一个集成电路。

Images