CN101097555B - 芯片上处理数据的方法和系统 - Google Patents

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Abstract

组织和使用通过双倍数据速率接口发送的数据，使得系统操作不经历时间损失的系统及方法。使用数据的第一个周期与第二个周期无关，以便不受时延损害。存在许多应用。在L2高速缓存的优选实施例中，系统在第一个半周期中发送全等类数据，并且可以开始访问具有全等类数据的L2高速缓存目录。

Description

芯片上处理数据的方法和系统
技术领域
本发明涉及用于组织和使用通过双倍数据速率总线发送和接收的数据的系统及方法，并且尤其涉及组织和使用控制数据的改进的系统和方法。
背景技术
通常在数字数据系统中，具体地说在计算机系统中，对于更大带宽和更高性能存在不断增加的驱动力。这些系统由通过总线互连的分立集成电路芯片组成。响应于时钟脉冲，数据通过芯片并且在芯片之间移动，所述时钟脉冲是用来保持并行路径中数据的同步。以当前系统中的极高数据速率，在总线上沿着一个路径的数据传播相对该总线上另一个路径的数据传播的变化(即偏移)可以超出一个时钟周期。美国专利6,334,163揭示了可以补偿大于一个时钟周期的总线偏移而没有性能损失的所谓弹性接口(EI)，该专利被转让给本申请的受让人并且此处作为参考被引入。然而，封装工艺尚未能够相应升级以匹配芯片和接口技术的性能和带宽。为了减少芯片上I/O端子的数量和芯片之间总线的传导路径的数量，现有技术以所谓的双倍数据速率(DDR)传送数据，该技术中在时钟的上升和下降沿将数据发送到总线上。与仅在上升或下降沿传送数据的系统相比较，这允许仅用半数总线导线和半数I/O端口传送相同数据量(即带宽)。
在某些控制数据字比物理双倍数据速率总线宽的控制路径中，在时钟的一个边沿仅发送控制数据的一部分的能力可能在等待剩余控制数据的同时引入半周期的时延，所述剩余控制数据在下一个时钟边沿被传送。例如，在从CPU到L2高速缓存的控制/地址路径中，如果只有地址信息的第一部分(first shot)能够在第一个半总线周期上发送，则全地址占用另一个半周期到达目的地。在使用双倍数据速率接口的系统中数据的现有技术组织和利用的该额外时延引入了会降低总性能的时延。
图1图解了一个组关联高速缓存的中央处理器芯片CP与系统控制器芯片SC之间典型的现有技术接口。在该现有技术的示例性例子中，总线是40位宽，数据速率为x，在CP驱动器时钟信号的一个边沿将数据传送到总线上。图2图解了具有与图1的接口相同的数据传送速率的现有技术接口，但是以双倍数据速率操作，即在芯片时钟的两个边沿上传送数据。虽然总的数据速率与图1中的相同，但是此处总线只有20位宽，而数据速率为2x。
图3和6图解了利用图1的单数据速率总线的组关联高速缓存访问所需的本地时钟周期的数量。在该对比说明中，使用5个本地时钟周期。第一时钟周期用来锁存接口寄存器CO中的整个地址数据。第二时钟周期确定芯片内优先级仲裁(假定有不止一个针对目录访问的潜在请求者)。第三时钟周期存储地址寄存器(C1)中的地址数据，并且访问具有高速缓存地址的全等段(congruent segment)的高速缓存目录。第四本地时钟在寄存器“目录(Dir)C2”中存储目录(Dir)输出，以及在寄存器“管道(Pipe)(C2)”中存储高速缓存数据地址，并且在比较命中步骤中比较地址。第五本地时钟周期在寄存器“管道(Pipe)C3”中存储目录命中数据。
图4和7图解了利用图2的双倍数据速率总线的现有技术步骤。因为通过接口发送的第一个20位被存储并且等待半个周期，直到发送第二个20位，因而损失了半个周期的时延，所以此处需要5个半周期。除了地址的第一个20位被存储在分级寄存器Stg中半个周期以等待接收地址的第二个20位之外，此处的步骤基本上与结合图3和6所说明的相同。在半周期的结尾，第一个20位被传送到存储第二个20位的寄存器接口C0中。从这里开始，各步骤与结合图3和6所描写的相同。
发明内容
本发明的目的是提供一种系统及方法，用于以组织和使用通过双倍数据速率接口发送的数据，使得系统操作不经历时间损失。
简而言之，本发明考虑一种系统和方法，其独立于第二周期地组织和利用数据的第一周期，使得时延不受损失。存在许多应用。在L2高速缓存的优选实施例中，系统在第一个半周期中发送全等类数据(congruent class data)和“快速路径”获取位，以允许快速访问L2流水线。如果请求快速访问，则大多数情况下操作可得到立即执行(在与其它资源冲突的条件下)的优先级，并且可以开始访问具有全等类数据的L2高速缓存目录。对目录查找关键的命令/模式/标签信息在第一个半周期到达，而比较地址和其它标签可在下一个半周期到达。用这种方法，关键路径的目录查找部分不必产生等待控制数据的第二个半周期的损失。
附图说明
被认为是发明的主题内容在说明书中结论部分的权利要求书中被特别指出并明确要求保护。通过以下结合附图的详细说明将明白本发明的上述及其它目的、特性和优点，其中：
图1是两个芯片之间的现有技术弹性接口的简化方框图，所述芯片在单时钟沿上，即以单数据速率传送数据。
图2是类似于图1的方框图，其图解了可比较的双倍数据速率总线。
图3是示出了现有技术目录访问的阶段的方框图，在所述目录访问中从单数据速率总线接收目录地址。
图4是类似于图3的方框图，其示出了现有技术目录访问的阶段，在所述目录访问中从双倍数据速率总线接收目录地址。
图5是类似于图4的方框图，其示出了根据本发明的教导的目录访问的阶段。
图6图解了图3中所图解的现有技术目录访问的操作中的本地时钟周期。
图7图解了图4中所图解的现有技术目录访问的操作中的本地时钟周期。
图8图解了根据本发明的教导的目录访问的操作中的本地时钟周期，该操作在图5中被图解。
具体实施方式
现在连同附图的图2一起参照图5和8，根据本发明的教导，在通过如上述现有技术例子的具有40位地址的双倍数据速率总线寻址L2高速缓存时，如上结合图2所说明的，CP驱动器在计算机处理器芯片的第一个时钟沿发送40位地址的20位。根据本发明的教导，包括在地址的该第一个20位内的是目录查找所需的全等类数据。地址的该第一个20位也可包含目录查找所需的命令和标签信息。如图8所示，到第一个时钟周期结束时，地址的包含全等类数据的所发送的第一个20位被锁存在接口寄存器CO中。半个时钟周期后，地址的第二半被锁存在比较地址寄存器C1中。在第二个时钟周期中，基于寄存器CO中的数据，进行芯片内优先级仲裁(假定有不止一个针对目录访问的潜在请求者)。接口寄存器CO中的数据被锁存在目录地址寄存器C1中，“目录(Dir)”是地址，并且在第三个时钟周期，寻址的目录内容被锁存在寄存器“目录C2”中。在第三个时钟周期，寄存器“比较C1地址”中的地址的第二半被锁存在寄存器“管道C2”中。在第四个时钟周期，比较寄存器“管道C2”和“目录C2”的内容，如果命中，则在第五个时钟周期，目录数据被锁存在寄存器“管道C3”中。
地址数据的第二个第一半被存储在系统控制器芯片SC上的两个寄存器：寄存器Stg1和Stg2中。即使地址的第二半未被锁存到地址接口寄存器CO中，直到半个时钟周期后，存储控制器优先级步骤仍在下一个时钟周期的起始处开始。在该半个时钟周期的边沿上，存储在寄存器Stg1中的地址数据的第一半连同地址的第二半一起被锁存到地址接口寄存器CO中。根据本发明的高速缓存目录(Dir)输入包含具有两个选择输入(快速和普通)的多路复用器MUX。存储在寄存器Stg2中的快速位激活快速选择输入。当快速输入被激活时，MUX将存储在寄存器Stg2中的全等类数据(即，目录查找所需的命令/模式/标签信息)连接到高速缓存目录(DIR)的输入。目录访问从优先级周期COa的结束开始在一个时钟周期C1a上延伸。如果高速缓存目录中存在命中，则在目录访问时钟周期C1a期间，将数据从目录(Dir)传送给目录寄存器“目录C2”。寄存器CO中的完全地址在时钟周期C0b被传送给寄存器“管道C1”，以及在时钟周期C1b被传送给寄存器“管道C2”。目录比较步骤延长在时钟周期C2a上延伸，其中将目录寄存器“目录C2”的内容与地址寄存器“管道C2”的内容比较。如果命中，则在时钟周期C3a中，输出目录寄存器“目录C2”的内容。此处人们注意到，对于多路复用器MUX的普通选择输入，多路复用器将寄存器“管道C1”的输入连接到高速缓存目录Dir的输入。
本发明的功能可以通过软件、固件、硬件或其结合来实现。
作为一个例子，本发明的一个或多个方面可包含于具有例如计算机可用介质的制造产品中(例如，一个或多个计算机程序产品)。介质已在其中实现例如用于提供和利于本发明的功能的计算机可读程序代码装置。制造产品可作为计算机系统的一部分被包含，或被单独销售。
此外，可提供至少一个机器可读的程序存储设备，其有形地实现至少一个可由机器执行的指令程序以执行本发明的功能。
此处所描述的流程图仅为例子。在没有背离本发明的精神的情况下，可以对这些图或其中所述的步骤(或操作)做若干改变。例如，可以以不同顺序执行步骤，或可以增加、删除或修改步骤。所有这些变化被认为是要求保护的发明的一部分。
虽然已经描述了本发明的优选实施例，但是应当理解，本领域技术人员现在和将来都可以进行在权利要求范围内的改进和增强。应当将这些权利要求解释为维护对首先提出的本发明的适当保护。

Claims (5)

1.一种用于在芯片上用由该芯片通过双倍数据速率总线接收的同步数据字处理数据的方法，在该总线上，在时钟信号的一个边沿上锁存同步数据字的第一半，在时钟信号的下一个边沿上锁存同步数据字的第二半，该方法包括步骤：
通过所述同步数据字的所述第一半，接收足以独立于所述第二半地执行逻辑功能的数据；
在所述同步数据字的第二半的所述锁存之后，在所述同步数据字的所述第一半和所述第二半对准相同的本地时钟边沿之前，开始通过所述同步数据字的所述第一半执行的且足以独立于所述第二半地执行的逻辑功能；
其中所述同步数据字为组关联高速缓存目录地址，所述同步数据字的所述第一半为全等类地址。
2.如权利要求1所述的方法，其中在5个时钟周期中执行步骤：锁存所述同步数据字的第一半、锁存所述同步数据字的第二半、确定优先级、访问目录、为确定命中而将所访问的目录与所述同步数据字的第二半相比较，以及在命中的情况下锁存目录数据。
3.一种用于在芯片上用由该芯片通过双倍数据速率总线接收的同步数据字处理数据的系统，在该总线上，在时钟信号的一个边沿上锁存同步数据字的第一半，在时钟信号的下一个边沿上锁存同步数据字的第二半，该系统包括：
用于通过所述同步数据字的所述第一半，接收足以独立于所述第二半地执行逻辑功能的数据的装置；
用于在所述同步数据字的第二半的所述锁存之后，在所述同步数据字的所述第一半和所述第二半对准相同的本地时钟边沿之前，开始通过所述同步数据字的所述第一半执行的且足以独立于所述第二半地执行的逻辑功能的装置；
其中所述同步数据字为组关联高速缓存目录地址，所述同步数据字的所述第一半为全等类地址。
4.如权利要求3所述的系统，其中在5个时钟周期中执行步骤：锁存所述同步数据字的第一半、锁存所述同步数据字的第二半、确定优先级、访问目录、为确定命中而将所访问的目录与所述同步数据字的第二半相比较，以及在命中的情况下锁存目录数据。
5.一种利用双倍数据速率总线传输数据的系统，其中处理器芯片和高速缓存控制芯片经由双倍数据速率总线连接，其特征在于：
所述高速缓存控制芯片上的第一寄存器，其锁存在所述总线上以双倍数据速率从所述处理器芯片发送的同步数据地址字，所述寄存器在本地时钟信号的一个边沿上锁存所述同步数据地址字的第一半，以及在本地时钟信号的下一个边沿上锁存所述同步数据地址字的第二半；
在所述同步数据地址字的第二半的所述锁存之后，在所述同步数据地址字的所述第一半和所述第二半对准相同本地时钟信号之前，所述控制芯片仅利用所述同步数据地址字的所述第一半中的数据开始目录查找；
其中所述同步数据地址字为组关联高速缓存目录地址，所述同步数据地址字的所述第一半包含用于所述目录查找的全等类数据。
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