CN101111943B - 非易失性存储装置及其制造方法 - Google Patents

非易失性存储装置及其制造方法 Download PDF

Info

Publication number
CN101111943B
CN101111943B CN2004800448578A CN200480044857A CN101111943B CN 101111943 B CN101111943 B CN 101111943B CN 2004800448578 A CN2004800448578 A CN 2004800448578A CN 200480044857 A CN200480044857 A CN 200480044857A CN 101111943 B CN101111943 B CN 101111943B
Authority
CN
China
Prior art keywords
layer
control grid
electric charge
voltage
grid layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2004800448578A
Other languages
English (en)
Other versions
CN101111943A (zh
Inventor
横井敦
中野正夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sbanson Japan Co Ltd
Spansion LLC
Original Assignee
Sbanson Japan Co Ltd
Spansion LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sbanson Japan Co Ltd, Spansion LLC filed Critical Sbanson Japan Co Ltd
Publication of CN101111943A publication Critical patent/CN101111943A/zh
Application granted granted Critical
Publication of CN101111943B publication Critical patent/CN101111943B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/04Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G11C16/0475Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/04Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401Multistep manufacturing processes
    • H01L29/4011Multistep manufacturing processes for data storage electrodes
    • H01L29/40114Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324Gate electrodes for transistors with a floating gate
    • H01L29/42328Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42344Gate electrodes for transistors with charge trapping gate insulator with at least one additional gate, e.g. program gate, erase gate or select gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42348Gate electrodes for transistors with charge trapping gate insulator with trapping site formed by at least two separated sites, e.g. multi-particles trapping site
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/788Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7887Programmable transistors with more than two possible different levels of programmation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/792Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7923Programmable transistors with more than two possible different levels of programmation
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B41/00Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B69/00Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C2211/00Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/561Multilevel memory cell aspects
    • G11C2211/5611Multilevel memory cell with more than one control gate

Abstract

本发明的目的在于提供一种非易失性存储装置,在以一对扩散层(13A、13B)夹住的沟道区域上,依序层叠第1绝缘层(15)、电荷蓄积层(17)、第2绝缘层(19),在第2绝缘层(19)上配置于沟道宽度方向的中间部具有缝隙(G1)而分离的两个控制栅极层(21A、21B)。于电荷蓄积层(17)具有离散的电荷捕获,使在层内的电荷移动受到限制。在电荷蓄积层(17)中,根据个别施加于控制栅极层(21A、21B)的写入电压而注入的电荷,可局限在施加写入电压的控制栅极层(21A、21B)下。能于各个控制栅极层(21A、21B)下的电荷蓄积区域控制电荷的有无,并可能朝存储体单元进行多值存储。

Description

非易失性存储装置及其制造方法
技术领域
本发明是有关具备可进行多值存储的非易失性存储体单元的非易失性存储装置及制造方法。 
背景技术
为了实现对于非易失性存储体单元可进行多值存储的非易失性存储装置,以往为构想出使其具有复数状态的非易失性存储体单元。亦即,通过将注入至浮栅极(floating gate)的电荷量进行阶段性控制,并将非易失性存储体单元的临限值电压(threshold voltage)阶段性地变为不同,藉此可多值存储的方法。 
例如,若将写入电荷量调整为4阶段,每个存储单元可存储2位的数据。所述情形的写入,如以下所示,至少经由2阶段的写入电压施加步骤来进行。 
在第1步骤中,对消去状态的存储单元施加第1电压,将成为第1阶段电荷量的电荷注入至浮栅极。接着在第2步骤中根据须存储的数据,为了达到第2阶段的电荷量或是电荷量更多的第3阶段的电荷量,而于每个存储单元施加第2电压或是比第2电压更高电压的第3电压来进行电荷的注入。藉此,非易失性存储体单元根据注入电荷量,保持临限值电压不同的3个写入状态。于此加入消除状态,存储为4个状态的2位数据。数据的读出是通过从非易失性存储体单元的临限值电压的不同,检测出读出电流不同的方式而进行。 
此外,在如下所示的专利文献1中,如图25所示,具备具有包含离散性捕获(trap)的栅极绝缘膜120、以及控制栅极170的存储体晶体管部Trmc,并于其两侧具备具有选择栅极160_1、160_2的切换晶体管部Trsw,且于其外侧形成连接至源极线(source line)/位线的扩散层140_1、140_2。于栅极绝缘膜120进行局部性的写入,成为1存储体单元至少蓄积2位分信息的多储存(multi storage)。 
在此,于包含离散性捕获的栅极绝缘膜所捕获的电荷,几乎没有从最初被捕获的位置移动至相对于基板表面的水平方向。此外,作为包含离散性捕获的栅极绝缘膜的材料,目前显而易见的是氮化硅膜和包含氮化硅的细微粒子的栅极绝缘膜。 
写入动作是通过源极侧注入方式来进行。当载子通过任一方的切换晶体管部Trsw所缩窄的沟道时被加速且能量被提高而进入储存体晶体管部Trms的沟道的载子,是在控制栅极电极170的方向受到高偏压而被离散地捕获。电荷会以某种程度的分布蓄积于储存体晶体管部Trmc的源极区域。于储存体晶体管部Trmc两侧所具有的切换栅极电极160_1、160_2下的沟道会分别导通,藉此于栅极绝缘膜120两侧进行电荷的蓄积,并储存2位的数据。 
由于读出动作是通过源极侧注入(source side injection)的方式,在源极侧进行写入动作的缘故,故读出的沟道电流(channel current)为相同方向即可。 
此外,在下述的专利文献2中,如图26所示,具备有:形成于硅(Si)基板210上的栅极绝缘膜(SiO2膜)250、260;形成于氧化硅膜260上的一对浮栅极270a、270b;以覆盖浮栅极270和氧化硅膜250、260的方式形成的ONO(Oxide Nitric Oxide;氧化物/氮化物/氧化物)膜280;、以及作为在ONO膜280上形成的字线的控制栅极290。在此,一对浮栅极270a、270b是在源极230、漏极240上个别独立配置,并以成为可个别注入/移除来自源极230、漏极240的电子。浮栅极270a、270b是在后来被去除的绝缘膜侧壁所形成的侧面壁(sidewall)。 
写入动作是使沟道中从源极230朝向漏极240前进的电子,在漏极240的附近获得高能量而成为热电子,且其一部分越过氧化硅膜260注入至浮栅极270b而进行。朝浮栅极270b的注入,只要将源极230和漏极240的偏压关系逆转便是一样的。 
读出动作是在浮栅极270a、270b没有电子的状态下沟道连接着,在源极230和漏极240间流通电流并作为数据「1」被读出。在电子注入的状态下沟道被切断,于源极230和漏极240间电流不流通而作为数据「0」被读出。通过在一对浮栅极270a、270b个别独立地进行写 入、消除、读出,使存储量成为2倍。 
【专利文献1】:日本专利特开2001-156275号公报 
【专利文献2】:日本专利特开2003-282741号公报 
发明内容
(发明欲解决的课题) 
然而,于所述技术背景所示,在将非易失性存储体单元的临限值电压阶段性地改变以进行多值存储时,为了成为根据数据值的临限值电压,必须使写入电压根据数据值而变化。写入动作必须有2步骤以上的多阶段步骤,而有写入时间变长的疑虑。此外,必须要有用以产生于各个数据值不同的多阶段写入电压的电压产生电路。并且,对一个非易失性存储体单元设定多阶段临限值电压时,由于必须确保在各临限值电压的读出余裕,故写入电压必须为比非多值存储时更高的电压。有电压产生电路的电路构成变得复杂且大规模,且消耗电流也变大的疑虑。 
此外,在所述专利文献1中,通过源极侧注入方式,虽可成为高速、低消耗电流的写入动作,惟存储体单元会变成具备存储体晶体管部并于其两侧具备切换晶体管部的3晶体管构成。有存储体单元的占有面积必须变大的问题。 
此外,在所述专利文献2中,为于浮栅极利用侧面壁者。为对于存储体单元,具备2个浮栅极和于其间的控制栅极的构成。因此,在多值存储时,必须通过虚拟接地方式将漏极端子和源极端子互换以进行读出动作,使动作变得烦杂。此外,在浮栅极间有具备控制栅极、以及扩散层区域的构成。因此,在浮栅极间必须具备用以配置控制栅极或扩散层区域的间隔。 
(解决课题的手段) 
本发明乃为解决所述背景技术至少1个问题点而研创者,其目的在于提供一种具备小型单元尺寸,且写入时消耗电流少及/或可进行高速写入动作的存储体单元的非易失性存储装置及其制造方法。 
为了达成所述目的而研创的本发明的非易失性存储装置具备存储体单元,所述存储体单元具有以下构成:一对扩散层,以预定间隔配置于基板表面;多个控制栅极层,位于基板表面上,并于一对扩散层所夹住的区域彼此分离而形成;电荷蓄积层,形成于控制栅极层与基板表面之间,并在各控制栅极层具有固有地使电荷注入及/或放出的区域。
在本发明的非易失性存储装置中,于被一对扩散层夹住的基板表面上的区域,形成彼此分离的多个控制栅极层,并在控制栅极层和基板表面间所具备的电荷蓄积层,于各控制栅极层形成固有的电荷蓄积区域。 
藉此,对于在各控制栅极层固有形成的电荷蓄积区域,可进行电荷的注入/放出,亦即可进行电子或是空穴的注入/放出,而可将在各控制栅极层所固有具备之于电荷注入及/或放出的区域中根据电荷有无状态组合数的数据位数。选择应进行电荷注入/放出的控制栅极层,藉此可进行多值存储,没有必要根据须写入的数据值而改变施加于控制栅极层的第1电压,此外能以1次的写入动作进行多值存储。 
此外,可存储对应控制栅极层数的位数的数据值。与除了存储体晶体管部外还必须有应存储位数分的切换晶体管部的专利文献1相比,可谋求存储体单元占有面积的缩小。 
此外,有关朝电荷蓄积层的电荷注入,除了从施加第1电压的控制层下的基板进行根据FN(Fowler-Nordheim;弗拉-诺海默)穿隧现象的沟道注入动作外,亦能在相邻于施加第9电压的控制栅极层的控制栅极层下形成沟道,使电荷加速并根据热电子现象或是热空穴现象进行源极侧注入动作。通过沟道注入动作,可进行伴随FN穿隧现象的低消耗电流写入动作,并通过源极侧注入动作,可进行高速且低消耗电流的写入动作。 
(发明的效果) 
根据本发明,可提供一种在具有可多值存储的非易失性存储体单 元的非易失性存储装置中,具备小的单元尺寸且写入时的消耗电流少及/或可进行高速写入动作的存储体单元以作为非易失性存储体单元的非易失性存储装置及其制造方法。 
附图说明
图1为显示本发明的非易失性存储装置所具备的存储体单元原理构造的剖面图。 
图2为实施形态的存储体单元的剖面图。 
图3为针对实施形态的存储体单元进行第1多值存储的写入动作时的图(1)。 
图4为针对实施形态的存储体单元进行第1多值存储的写入动作时的图(2)。 
图5为针对实施形态的存储体单元进行第1多值存储的写入动作时的图(3)。 
图6为针对实施形态的存储体单元进行第1多值存储的读出动作时的图(1)。 
图7为针对实施形态的存储体单元进行第1多值存储的读出动作时的图(2)。 
图8为针对实施形态的存储体单元进行第1多值存储的读出动作时的图(3)。 
图9为针对实施形态的存储体单元进行第2多值存储的写入动作时的图(1)。 
图10为针对实施形态的存储体单元进行第2多值存储的写入动作时的图(2)。 
图11为针对实施形态的存储体单元进行第2多值存储的读出动作时的图(1)。 
图12为针对实施形态的存储体单元进行第2多值存储的读出动作时的图(2)。 
图13为针对实施形态的存储体单元进行消除动作(沟道擦除;channel erase)时的图。 
图14为针对实施形态的存储体单元进行消除动作(源极擦除; source erase)时的图。 
图15为显示将实施形态的存储体单元构成为NAND型时的布局的图。 
图16为显示将实施形态的存储体单元构成为NOR型时的布局的图。 
图17为将实施形态的存储体单元的控制栅极层以平行于沟道方向配线时的布局图。 
图18为显示实施形态的存储体单元的平面及剖面构造的图。 
图19为显示图18的存储体单元的制造步骤的剖面图(1)(至屏蔽层的堆栈为止)。 
图20为显示图18的存储体单元的制造步骤的剖面图(2)(从屏蔽层的堆栈至各向异性蚀刻为止)。 
图21为显示在至图20为止的制造步骤结束时存储体单元平面构造的图。 
图22为显示控制栅极层和配线拉出底部的构成的存储体单元平面构造的图。 
图23为显示本发明的存储体单元中进行各动作时的电压条件的图。 
图24为显示本发明的非易失性存储装置所具备的存储体单元更进一步的原理构造的剖面图。 
图25为专利文献1的存储体单元的剖面图。 
图26为专利文献2的存储体单元的剖面图。 
(组件符号说明) 
11、210基板 
13A、13B、140_1、140_2扩散层 
15栅极氧化膜(第1绝缘膜) 
16A、16B场氧化膜 
17氮化膜(电荷蓄积层) 
17A、17B电荷蓄积层 
19氧化膜(第2绝缘膜) 
19A、19B第2绝缘膜 
21导电性材料膜(控制栅极层) 
21A、21B、21B_、21A+控制栅极层 
22A、22B、22B_、22A+配线拉出底部 
31晶体管区域 
41氧化膜 
43、44氮化膜 
45光阻 
160_1、160_2选择栅极 
170、290控制栅极 
230源极 
250、260氧化硅膜 
270、270a、270b浮栅极 
280ONO膜 
BL1、BL2位线 
D11、D13、D21、D22、D23扩散层 
G1、G2缝隙 
L1、L2、L3、L4拉出线 
SL1、SL2源极线 
Trsw切换晶体管部 
Trmc存储体晶体管部 
WL11、WL12、WL21、WL22字线 
具体实施方式
以下,参考根据图1至图24的图式,详细说明有关本发明的非易失性存储装置及其制造方法的具体化实施形态。 
于图1所示的剖面图,显示本发明的非易失性存储装置所具备的存储体单元的原理构造。在基板11以1.5F的间隔配置有一对扩散层13A、13B。各扩散层具有和相邻的存储体单元的扩散层共有的0.5F的宽。在被扩散层13A、13B夹住的沟道区域上,依序层叠第1绝缘层15、电荷蓄积层17、第2绝缘层19,并在第2绝缘层19上配置于沟道宽度方向的中间部具有缝隙G1而分离的2个控制栅极层21A、21B。 在此,F指最小加工规格,存储体单元以面积2.5F2所构成。一般而言在此,基板11以P型半导体材料所构成,扩散层13A、13B以N型半导体材料所构成。 
以缝隙G1分离的控制栅极层21A、21B,于沟道长度方向的中间部中被切离,可朝各个的控制栅极层21A、21B个别进行电压的施加。控制栅极层21A相邻配置于扩散层13A,控制栅极层21B相邻配置于扩散层13B。位于控制栅极层21A、21B下的电荷蓄积层17在控制栅极层21A、21B间共同形成。 
朝存储体单元的数据存储是依据在电荷蓄积层17的电荷有无而进行。电荷对于电荷蓄积层17的注入/放出,如后述的图3至图5、图9至图10、以及图13至图14中,根据施加至控制栅极层21A、21B的电压而进行。通过使用在电荷蓄积层17具有离散的电荷捕获的氮化膜或小粒径导电体的方式,及/或通过电荷蓄积层17与存在于第1及/或第2绝缘层界面附近的电荷捕获,藉此可限制注入至电荷蓄积层17的电荷在电荷蓄积层17内的移动。 
藉此,在1个电荷蓄积层17中,根据个别施加于控制栅极层21A、21B的写入电压而注入至电荷蓄积层17的电荷,可局限在施加有写入电压的控制栅极层21A、21B下。可于电荷蓄积层17的各个控制栅极层21A、21B下的电荷蓄积区域控制电荷的有无,并能朝存储体单元进行多值存储。图1的情况,由于在存储体单元具有2个控制栅极层21A、21B,故可进行4状态,亦即2位数据的存储。 
在此,缝隙G1只要是制造步骤上可将控制栅极层21A、21B确实地电性分离的缝隙即可。与经由缝隙G1在基板表面形成扩散层的情形相比,或与经由缝隙G1确保和上位层的连接区域的情形相比,可设成些微的缝隙。此外,配置于电荷蓄积层17上方的控制栅极层21A、21B,不会越过电荷蓄积层17而绕至扩散层13A、13B侧来形成。藉此,可将缝隙G1设成必要的最小限度,并可于扩散层13A、13B上,使用以进行和上位配线层连接的接点(contact)边缘部塞入电荷蓄积层17的端部来进行配置,并可谋求存储体单元尺寸的缩小。 
此外,第1绝缘层15和第2绝缘层19是例如以氧化硅(SiO2)所构成,且电荷蓄积层17是例如以氮化硅(Si3N4)构成时,以第1绝 缘层15、电荷蓄积层17、以及第2绝缘层19来构成所谓的ONO膜。作为存储体单元的浮栅极层来发挥功能,并发挥作为栅极绝缘膜的功能。此外,为达成将电荷蓄积层17和控制栅极层21A、21B予以电性绝缘的功能者。电荷蓄积层17在具有电荷捕获功能并于基板11及/或控制栅极层21A、21B间具有绝缘性能的情况下,亦可不需要第1绝缘层15及/或第2绝缘层19。 
此外,虽显示电荷蓄积层17为使用具有限制层内电荷移动的电荷捕获的构造,藉此在控制栅极层21A、21B间不分离电荷蓄积层17而共同具备的情形,但本发明并未限定于此。亦可根据用以分离控制栅极层21A、21B的缝隙G1,设成用以分离第2绝缘层19与电荷蓄积层17及/或第1绝缘层15的构造。在此情形下,控制栅极层21A、21B变成个别具有独立的电荷蓄积层。个别于控制栅极层21A、21B,将电荷注入/放出至各个独立的电荷蓄积层。 
在此情形下,作为电荷蓄积层除了可使用具有上述电荷捕获的材料外,也可通过如多晶硅材料的导电材料所构成。使用具有电荷捕获的材料时,可更加确实地阻止在控制栅极层21A、21B下的电荷蓄积层间移动的电荷。此外,使用具有电荷捕获的材料时,即使有因加工偏差等而使电荷蓄积层的分离变得不充足的情形,也由于注入电荷的移动被限制而不会有存储数据消失等的不正常情形。此外,只要使用多晶硅材料等导电性材料,可作成和存储1位数据的一般非易失性存储体单元的浮栅极同样的构成,并可谋求制造步骤的简略化。 
此外,缝隙G1是以分离控制栅极层21A、21B为目的而形成者,控制栅极层21A、21B的分离,只要是于个别控制注入电荷的电荷蓄积层17的所在位置分离即可。因此,不须严密地规定缝隙G1的形成位置、以及缝隙G1的宽度,而能以简单的制造步骤来形成。 
图2显示的剖面图是存储体单元的实施形态。如后述图19至图22的制造步骤中,在扩散层13A、13B上堆积屏蔽层(未图标)后,整面地层叠电荷蓄积堆积层、第2绝缘堆积层、以与栅极堆积层。被一对扩散层13A、13B夹着的沟道区域虽被堆积在扩散层13A、13B上的屏蔽层夹着而形成凹部,但上述的堆积层也沿着屏蔽层堆积至沟道区域。 
之后,通过各向异性蚀刻去除至电荷堆积层为止。由于为各向异性蚀刻,故于层叠厚度方向选择性地蚀刻。除了屏蔽层的上部外,由于在沟道区域中被蚀刻处沿着屏蔽层侧壁堆积的部分相对于蚀刻方向具有相当的厚度,故存在有未被蚀刻而残留的部分。所述部分即所谓的侧面壁构造。越接近屏蔽层的侧壁越不被蚀刻,随着远离侧壁则蚀刻量增大,在中间部形成缝隙G2的空隙。藉此,在沟道区域的中间部中,具有彼此对向的圆弧状形状,使控制栅极层21A、21B、第2绝缘层19A、19B、以及电荷蓄积层17A、17B分离。 
在此,缝隙G2在使用于电荷蓄积层具有电荷捕获的材料时,只要为在制造步骤上至少可将控制栅极层21A、21B确实分离的空隙即可。在电荷蓄积层使用如多晶硅材料的导电性材料的情形下,只要为在制造步骤上至少可将控制栅极层21A、21B、第2绝缘层19A、19B以及电荷蓄积层17A、17B确实分离的空隙即可。与经由缝隙G2在基板表面形成扩散层的情形相比,或与经由缝隙G2确保和上位层的连接区域的情形相比,可作成些微的缝隙,而可谋求存储体单元尺寸的缩小。 
具有通过各向异性蚀刻所形成的屏蔽层侧壁的侧面壁构造,能从控制栅极层21A、21B将电荷蓄积层17A、17B在沟道区域的中间部分予以分离,而能谋求存储体单元尺寸的缩小。 
有关在图2的存储体单元中另外的作用、效果,由于和图1所示的存储体单元原理构造图中说明的内容相同,故省略在此的说明。 
图3至图14是说明有关进行朝存储体单元的写入动作、读出动作、以及消除动作时的电压施加状态、朝电荷蓄积层的电荷注入和来自电荷蓄积层的电荷放出的图。电压的施加状态以将存储体单元A至D配置为矩阵状的存储体单元阵列作为例子说明,有关电荷的注入/放出,以图2所示的存储体单元的剖面图作为例子说明。于图3至图5、以及图9至图10显示写入动作,图6至图8、以及图11至图12显示读出动作。在此,前者为通过来自沟道的电荷注入来进行写入动作的第1多值存储的情形,后者为通过来自源极的电荷注入来进行写入动作的第2多值存储的情形。此外,于图13至图14显示消除动作。个别显示沟道擦除(channel erase)/源极擦除(source erase)。 
首先,说明有关第1多值存储动作。当存储体单元具备数个控制 栅极层时,通过控制栅极层分别独立施加写入电压,藉此于各控制栅极层分别进行将电荷注入固有的电荷蓄积区域,于各个控制栅极层,根据在下方电荷蓄积区域的电荷有无的组合将数据值存储而实现多值存储的情形。通过FN穿隧现象,电荷从沟道注入。 
图3至图5为写入动作的情形。每个存储体单元具备2个控制栅极层,可实现3种的写入状态。存储体单元A及B中,于一对扩散层个别连接有源极线SL1和位线BL1,而存储体单元C及D,于一对扩散层个别连接有源极线SL2和位线BL2。此外,存储体单元A及C的一对控制栅极层个别连接有作为控制线的字线WL11及WL21,存储体单元B及D的一对控制栅极层个别连接有作为控制线的字线WL12及WL22。 
将存储体单元A作为写入对象。图3为在存储体单元A中,将电荷注入至以○标示的电荷蓄积层的情形。存储体单元A在连接着的源极线SL维持为第3电压的0V或是浮动状态(floating state),且位线BL1维持为第4电压的0V或是浮动状态,并且将基板设为第5电压的0V,将一边的控制栅极的字线WL11设为第1电压的9V。此时,由于在扩散层和基板间不施加逆偏压,且空乏层不会延伸的缘故,故从连接有字线WL11的控制栅极层朝基板施加电场。被所述电场加速,通过FN穿隧电流(FN tunneling current)将电荷由基板注入至连接有字线WL11的控制栅极层下方的电荷蓄积层。 
于存储体单元A另一方的控制栅极层,连接有另一方的控制栅极的字线WL21时,由于在字线WL21施加有第2电压的0V,故电荷在电荷蓄积层不会被加速,于字线WL21下的电荷蓄积层不会进行电荷的注入。由于字线12、22也施加有0V,故不会进行将电荷注入至存储体单元B的动作。亦即在另一方的控制栅极,只要于电荷蓄积层和基板间给予不会引起FN穿隧作用的电压即可。 
此外,于连接存储体单元C、D的扩散层的源极线SL2施加0V或是6V,于位线BL2施加6V。当焦点放在存储体单元C时,于连接字线WL11的控制栅极层施加9V时,于相邻的扩散层连接有位线BL2并施加6V。藉此,扩散层和基板受到逆偏压而形成空乏层,缓和控制栅极层和基板间的电场。在存储体单元C中,不会有根据施加9V的 字线WL11而不将电荷注入至电荷蓄积层的情形,而防止存储体单元C中的干扰现象。 
图4显示在存储体单元A中,通过将第1电压的9V施加至字线WL21,而进行将电荷注入至以○标示的电荷蓄积层的情形。在图3中,取代字线WL11,于一方的控制栅极的字线WL21施加9V,并于另一方的控制栅极的字线WL11施加第2电压的0V。此外,为了防止有施加第1电压9V的字线WL21连接的存储体单元C的干扰现象,根据被施加9V的字线的交替,于源极线SL2施加6V,并于位线BL2施加0V或6V。有关作用、效果,由于和图3的情形相同,故省略在此的说明。 
图5显示在存储体单元A中,通过施加至字线WL11及WL21的第1电压的9V,将电荷注入至以○标示的电荷蓄积层的情形。于存储体单元A具有的2个电荷蓄积层的双方进行电荷的注入的情形。在图3中,施加9V至字线WL11及字线WL21。此外,为了防止于9V受到偏压的字线WL11及WL21所连接的存储体单元C的干扰现象,对源极线SL2及位线BL2施加6V。有关作用、效果,由于和图3的情形相同,故省略在此的说明。 
在第1多值存储动作中的写入动作,通过于控制栅极层分别施加第1电压的写入电压(9V),而可进行局限于位于各控制栅极层正下方的电荷蓄积层的电荷注入。藉此,对于具有2个控制栅极层的1个存储体单元,可存储2位数据,亦即可存储4状态的数据。由于是通过FN穿隧电流将电荷注入至位于基板至控制栅极层下的位置范围的电荷蓄积层,故与利用热电子现象的电荷注入方法相比,对于栅极氧化膜局部的损伤少。 
图6至图8为读出动作的情形。各自显示将依据图3至图5已进行写入动作的存储体单元A的内容予以读出的情形。在第1多值存储动作中进行读出动作时,一对扩散层是固定在源极线侧和位线侧。在图6至图8中,于一方的扩散层连接源极线SL1,于另一方的扩散层连接位线BL1。在读出动作时,无关于存储的数据,在源极线SL1施加第7电压的0V,于位线BL1施加第8电压的1.5V,并且于字线WL11及WL21施加第6电压的读出电压3V且将2个控制栅极层皆偏压至 3V,并根据扩散层间流通电流的多寡来进行读出动作。 
图6为将电荷注入至连接字线WL11的控制栅极层下的电荷蓄积层并蓄积的情形。在存储体单元A中,于位线BL1侧的电荷蓄积层蓄积电荷,于源极线SL1侧的电荷蓄积层不蓄积电荷。藉此,在位线BL1侧,依据电荷的蓄积而比3V更低的电位对向于沟道区域时,在源极线SL1侧,3V电位对向于沟道区域,并于栅极、源极间施加3V。在源极线SL1侧,通过施加充分的栅极偏压的方式,使沟道流通有充分大量的第1电流。 
图7为将电荷注入至连接字线WL21的控制栅极层下的电荷蓄积层并蓄积的情形。在存储体单元A中,于位线BL1侧的电荷蓄积层不蓄积电荷,于源极线SL1侧的电荷蓄积层蓄积电荷。藉此,在位线BL1侧,3V电位对向于沟道区域时,在源极线SL1侧,依据电荷的蓄积而比3V更低的电位对向于沟道区域,并于栅极、源极间施加比3V低的电压。通过在源极线SL1侧的栅极偏压被限制的方式,流通于沟道的电流成为流通比上述图6的第1电流值更被限制的第2电流。 
图8为将电荷注入至连接字线WL11及WL21的控制栅极层下的电荷蓄积层并蓄积的情形。在存储体单元A中,于位线BL1侧及源极线SL1侧两者的电荷蓄积层蓄积电荷。藉此,在位线BL1侧及源极线SL1侧两者中,依据电荷的蓄积而比3V更低的电位对向于沟道区域。位线BL1侧及源极线SL1侧两者的栅极偏压被限制,流通于沟道的电流成为流通比上述图7的第2电流值更被限制的第3电流。 
另外,虽未图标,但于存储体单元A中,于连接字线WL11及WL21的控制栅极层下的电荷蓄积层为未蓄积电荷的情形下,在位线BL1侧及源极线SL1侧两者中,控制栅层的3V电位对向于沟道区域,通过施加充分的栅极偏压的方式,于沟道中流通有比上述图6的第1电流值更大的第4电流。 
另外,在读出动作中,一般会于基板施加第5电压的0V。 
在第1多值存储动作中的读出动作,有关于存储体单元中一对扩散层,当朝源极线和位线的连接关系被固定时,根据于将电荷注入至沿着在扩散层间沟道的长边方向配置的2个控制栅极层下的电荷蓄积层,沿着沟道长度的栅极偏压变为可变。藉此,根据进行电荷蓄积的 电荷蓄积层的组合使沟道电流为可变,而读出多值数据。 
接着,说明有关第2多值存储动作。在存储体单元的沟道区域,沿着沟道长度方向具备2个(一对)控制栅极层时,于一方的控制栅极层施加第9电压的写入电压,并于另一方的控制栅极层施加第10电压的辅助电压。藉此,将被施加辅助电压的控制栅极层作为辅助晶体管,将从相邻的扩散层所输入的电荷加速,并进行将电荷注入至施加写入电压的控制栅极层下的电荷蓄积层。所述动作为任一者从一方的扩散层将电荷注入,而注入至相邻于另一方的扩散层的控制栅极层的情形。以辅助晶体管加速的电荷,在一方的控制栅极层下产生热电子现象,而将所得的电荷注入至沟道。 
图9至图10为写入动作的情形。以于沟道长度方向具备2个控制栅极层作为基本构成。针对一方的控制栅极层下,注入从另一方的控制栅极层下侧输入的电荷。针对2个控制栅极层分别进行写入动作。存储体单元A及B,于一对扩散层分别连接拉出线L1、L2。存储体单元C及D,于一对扩散层分别连接拉出线L3、L4。此外,存储体单元A及C的一对控制栅极层,分别连接作为控制线的字线WL11及WL21,而存储体单元B及D的一对控制栅极层,为分别连接作为控制线的字线WL12及WL22。 
将存储体单元A作为写入对象。图9是在存储体单元A中,将电荷注入至以○标示的电荷蓄积层的情形。存储体单元A连接的拉出线L1、L2中,在连接以○标示的电荷蓄积层相邻的一方的扩散层的拉出线L1施加第11电压的3V,在连接另一方的扩散层的拉出线L2施加第7电压的0V,并且将基板设为第5电压的0V。并且,将连接于以○标示的电荷蓄积层上的一方的控制栅极层的字线WL11设为第9电压的6V,将连接于相邻的另一方的控制栅极层的字线WL21设为第10电压的3V。此时,字线WL21连接的另一方的控制栅极层构成作为将电荷加速的功能的辅助晶体管。从拉出线L2所输入的电荷,在施加3V的控制栅极层下的沟道区域加速前进,于到达施加6V的控制栅极层下的阶段具备高运动能量而成为热电子。藉由该热电子所产生的电荷,于施加6V的一方的控制栅极层方向被加速,并注入至电荷蓄积层。电子通过热电子电流而注入。 
在此,于字线WL21施加的第10电压的3V电压,为在连接字线WL21的另一方的控制栅极层下的沟道区域形成沟道的电压。例如,作为辅助晶体管而施加与读出状态相同电压的结果,从拉出线L2所输入的电荷,于连接字线WL11的一方的控制栅极层的方向被加速。 
有关存储体单元C、D,拉出线L3、L4为0V。存储体单元C虽为和存储体单元A连接共通的字线WL11、WL21,但由于拉出线L3、L4皆为0V,故电荷不会在沟道内加速,可防止干扰现象。此外,有关存储体单元B、D,因字线WL12、WL22为0,故不进行写入动作。 
图10为在存储体单元A中,通过朝字线WL21施加第9电压的6V,将电荷注入至以○标示的电荷蓄积层的情形。在图9中,将字线WL11、WL21的偏压关系逆转,在另一方的控制栅极的字线WL11施加第10电压的3V,一方的控制栅极的字线WL21施加第9电压的6V。此外,将拉出线L1、L2的偏压关系逆转,于连接另一方的扩散层的拉出线L1施加第7电压的0V,于连接相邻于以○标示的电荷蓄积层的一方的扩散层的拉出线L2施加第11电压的3V。为了防止连接字线WL11、WL21的存储体单元C的干扰现象,于拉出线L3、L4皆施加0V的方式和图9相同。图10的情形,连接以○标示的电荷蓄积层上的一方的控制栅极层的字线WL21和字线WL11连接的另一方的控制栅极层构成辅助晶体管,并从拉出线L1输入电荷。有关所述其它的作用、效果,由于和图9的情形相同,故省略在此的说明。 
在第2多值存储动作中的写入动作,于作为电荷注入对象的电荷蓄积层上的一方的控制栅极层施加第9电压的写入电压(6V),并且于相邻于沟道长度方向的另一方的控制栅极层施加与读出电压相等的第10电压,并于沟道区域形成沟道。另一方的控制栅极层成为辅助晶体管。从相邻于辅助晶体管的扩散层所输入的电荷,沿着辅助晶体管的沟道被加速,到达写入对象的电荷蓄积层下。在此时间点电荷成为高能量状态的热电子,通过热电子现象进行将电荷注入至电荷蓄积层的动作。为了将电荷注入至各控制栅极层下的电荷蓄积层,将另一方的控制栅极层作为辅助晶体管使用使其具有将电荷加速的功能。根据进行电荷蓄积的电荷蓄积层的位置,有必要改变电荷的输入方向。控制栅极层可分别存储数据。字线可分别存储数据,而有关具有2个控制 栅极层的1个存储体单元,可存储具有2地址的2位数据。 
图11至图12为读出动作的情形。各自显示将依据图9至图10已进行写入动作的存储体单元A的内容予以读出的情形。在第2多值存储动作中,有必要将拉出线的偏压关系以读出动作和写入动作进行逆转。即需要所谓的反读(reverse read)动作。读出动作是为了将相邻于读出对象的电荷蓄积层的扩散层,作为施加0V的源极端子侧。这是由于当栅极偏压根据朝电荷蓄积层的电荷有无而变化时,能在源极端子侧中产生栅极偏压变化的方面使沟道电流的变化变大,并使电荷蓄积有无的感度提升的缘故。在读出动作时,将相邻于读出对象的电荷蓄积层相邻的一方的扩散层的拉出线设为第7电压的0V,将连接于另一方的扩散层的拉出线设为第8电压的1.5V。在2个字线皆施加第6电压的读出电压3V,并依据扩散层间流通电流的有无来进行读出动作。 
图11为将电荷注入至连接字线WL11的控制栅极层下的电荷蓄积层并予以蓄积的情形。在存储体单元A中,拉出线L1侧的电荷蓄积层为读出对象。于拉出线L1施加0V,于拉出线L2施加1.5V。于字线WL11、WL21皆施加3V。当电荷蓄积在读出对象的电荷蓄积层时,在拉出线L1侧依据电荷蓄积而从3V降低的电位对向于沟道区域,于栅极、源极间被施加比3V更低的电压,且于所述图7相同,流通于沟道的电流是由较少的第2电流来流通。并且,当电荷蓄积在相邻的电荷蓄积层时,会与所述图8相同地成为最少的第3电流,或者在沟道区域不形成沟道而使电流不流通。 
当于读出对象的电荷蓄积层未蓄积电荷时,在拉出线L1侧,通过3V电位对向于沟道区域,且于栅极、源极间施加3V且施加充分的栅极偏压的方式,而使沟道流通有比所述图7的第2电流大且为最大的第4电流。当于读出对象的电荷蓄积层未蓄积电荷,且于相邻的电荷蓄积层蓄积电荷时,与所述图6相同地,流通比所述图7的第2电流大且比第4电流少的第1电流。 
图12为将电荷注入连接于字线WL21的控制栅极层下的电荷蓄积层并予以蓄积的情形。和图11的情形相比,拉出线L1、L2的偏压关系被逆转。于拉出线L1施加1.5V,于拉出线L2施加0V。于字线WL11、WL21皆施加3V。读出时的作用、效果和图11的情形相同,故省略在 此的说明。 
另外,在读出动作中,一般于基板施加第5电压的0V。 
在第2多值存储动作中的读出动作,有关在存储体单元中一对扩散层,将成为读出对象的电荷蓄积层相邻的扩散层作为源极端子来进行读出。此时,虽于作为源极端子的扩散层施加0V,但成为和于写入时被施加0V的扩散层为相反侧的扩散层,并进行所谓的反读动作。栅极偏压根据读出对象的电荷蓄积层中电荷的有无而变化,并根据沟道区域中沟道的有无而反转。在有电荷蓄积的情形下,有较少的电流或者是沟道未形成而使电流不流通。在没有电荷蓄积的情形下,形成沟道而有大的电流流通。藉此,于用以选择电荷蓄积层的控制栅极个别读出1位。 
图13至图14为消除动作。图13为将芯片或是扇区(sector)内的存储体单元总括消除的情形。被称为所谓芯片消除或是扇区消除的消除动作。显示在执行将蓄积于电荷蓄积层的电荷朝基板放出的沟道擦除(channel erase)时的偏压施加。为了将存储体单元A至D的各电荷蓄积层总括消除,在存储体单元间施加同样的偏压。将源极线SL1、SL2和位线BL1、BL2设为第13电压的浮动状态,于字线WL11至WL22施加第12电压的0V,于基板施加第14电压的9V。 
图14为将共享字线的存储体单元总括消除的情形。被称为所谓页消除的消除动作。显示执行将蓄积于电荷蓄积层的电荷朝向相邻的扩散层放出的源极擦除(source erase)时的偏压施加。为了将存储体单元A、C两侧的电荷蓄积层总括消除,故在存储体单元间施加同样的偏压。将基板设为第5电压的0V,并将拉出线L1至L4设为第17电压的9V,将字线WL11、WL21设为第15电压的0V。有关非消除对象的存储体单元B、D,于字线WL12、WL22施加6V,藉此予以偏压成以使限制在字线和扩散层间、字线和基板间的电场而不执行消除动作。 
此外,页消除的方法不限于此方法,于图23虽未图标,但亦可执行将蓄积于任意字线的电荷蓄积层的电荷朝向基板放出的沟道擦除。于执行页消除的字线施加第12电压的0V,于不执行页消除的字线施加第16电压的6V,于基板施加第14电压的9V。 
此外,将存储体单元A、C各单侧的电荷蓄积层(亦即,仅字线WL11下的电荷蓄积层)予以消除的情形下,将字线WL11设为第15电压的0V,将字线WL21设为第16电压的6V,藉此予以偏压成以使限制字线WL21和扩散层间、字线WL21和基板间的电场,而不执行对字线WL21下的电荷蓄积层的消除动作。 
另外,共享字线的存储体单元中,通过将不消除的存储体单元的拉出线设为0V,而可执行位单位的消除动作。 
此外,即使在将芯片或扇区内的存储体单元总括消除的情形下,通过将非消除对象的字线设为6V,同样能执行页单位的消除。 
于上述说明的消除动作中,可执行区块单位、芯片总括或位单位的消除,并具有可实现高速消除动作等的有利效果。 
图15至图17显示有关扩散层和字线的布局图。另外,控制栅极层通过在相邻于列(row)方向的存储体单元间共享的方式,构成作为控制线的字线,图中斜线的部分显示以一对扩散层夹住存储体单元的沟道区域。 
图15是于NAND(反及)型快闪存储体(flash memory)的布局。扩散层D11、D22和沟道区域交互配置,以2条的方式和一对字线(WL11及WL21、WL12及WL22等)交叉配置。以一对字线和其两侧的源极端子S及漏极端子D构成存储体单元,存储体单元以串联连接来配置。在扩散层D12、D22的两端,各自连接着扩散层D11、D21、以及扩散层D13、D23。在扩散层D11、D21形成和源极线连接用的接头SL,而在扩散层D13、D23形成和位线连接用的接头BL1、BL2。一对字线(WL11及WL21、WL12及WL22等)为彼此相邻且平行配置,且一对字线间也平行配置。此外,有关连接相同位线的存储体单元群,在各存储体单元连接有不同的字线对。 
图16是NOR(反或)型快闪存储体的布局。扩散层D1、D2和沟道区域交互配置,以2条的方式和一对字线(WL11及WL21、WL12及WL22等)交叉配置。在一对字线间,交互形成和拉出线连接用的接头L1、L2、以及L3、L4。交互形成的接头,在各接头连接有拉出线。包含一对字线和其两侧的接头来构成存储体单元。一对字线(WL 11及WL21、WL12及WL22等)为彼此相邻且平行配置,且一对字线间 也平行配置。此外,有关连接相同位线的存储体单元群,在各存储体单元连接有不同的字线对。 
由于一对字线相邻且平行配置,并和用以构成连接相同位线或相同拉出线的存储体单元群的扩散层交叉,故依据一对位线在各存储体单元群选出的存储体单元限定为1个。因此,非选择的存储体单元不会同时受到偏压,不会有来自非选择存储体的错误读出或产生非选择存储体单元的干扰现象等疑虑。 
另外,如图17所示,相邻且平行配置的一对字线,在和扩散层交叉的情形下,也可作为与字线的配线方向平行地形成存储体单元的构成。亦即,字线WL11至WL22配线成垂直相交于拉出线L1至L3。在位于相邻的拉出线L1及L2,或是L2及L3间的沟道区域中,控制栅极层成为沿着沟道长度方向相邻的拉出线所连起的矩形区域,并以分割沟道宽度的方式形成1行(column)。以相邻的一对拉出线和拉出线间的一对控制栅极层来形成存储体单元。以配置于沟道长度方向的2条的控制栅极层下的各者来控制朝电荷蓄积层的电荷有无,并控制沟道路径的形成。作为各沟道电流的路径,在读出时的沟道路径形成为2路径、1路径、以及不形成路径的情形时能成为可变。使读出时的电流量能成为可变而实现多值存储。 
在所述情形下,将拉出线L1至L3作为于字线垂直相交方向连续的多个存储体单元间为共有的扩散层(将此定义为埋入扩散层),而可作为源极/位线拉出。 
在图18显示实施形态的存储体单元的平面构造以及AA/BB剖面构造,在图19至图21显示其制造步骤。 
图18是存储体单元的布局图。晶体管区域31为多个存储体单元被展开的存储体单元阵列,为不堆积场氧化膜(field oxide film)16B的区域,并为用以形成存储体单元的一对扩散层13A、13B、以及形成其间的沟道区域的区域。在一对扩散层13A、13B中AA方向的两端边,沿着端边配置有ONO膜以及形成于ONO膜上的控制栅极层21A、21B、21B_、21A+。在被对向的扩散层13A、13B夹着的沟道区域上配置的控制栅极层21A、21B,为着眼的存储体单元的控制栅极层。控制栅极层21A、21B越过晶体管区域31而延伸于一方向。沿着扩散层13A、 13B的外方端边而配置的控制栅极层21B_、21A+是相邻(未图标)的存储体单元的控制栅极层。存储体单元为共有扩散层并于图18中的AA方向多数重复配置的情形。控制栅极层21B_、21A+越过晶体管区域31而延伸于和控制栅极层21A、21B相反的方向。 
越过晶体管区域31而延伸的控制栅极层21A、21B、21B_、21A+,以在多数存储体单元展开的存储体单元阵列的端部部分将扩散层13A、13B包围的方式曲折。在曲折的部分连接有和字线的配线拉出底部22A、22B、22B_、22A+。将最小加工尺寸设为F的情形,能以配线拉出底部间的间隔为F、配线拉出底部的宽为1.5F、从配线拉出底部的端部到控制栅极层端边为止的余裕为F/4来构成。 
在图18显示AA剖面图、以及BB剖面图的组合。在AA剖面图中,控制栅极层21A、21B使对向面成为曲面,以所谓侧面壁构造所构成。在控制栅极层21A、21B下,堆积有为第1绝缘层15、电荷蓄积层17、以及第2绝缘层19的层叠构造的ONO膜。第1绝缘膜15也形成在扩散层13A、13B上。 
在BB剖面图中,于晶体管区域31的外部形成有场氧化膜16B。在存储体单元中的沟道区域上的控制栅极层21B和ONO膜延伸而曲折的部分上,层叠有配线拉出底部22B。控制栅极层21B和配线拉出底部22B,由于为同样组成的材质,故可通过层叠的方式获得电阻接触(ohmic contact)。 
接着,揭示有关实施形态的存储体单元的制造步骤的概要。在图19(a)中,于基板11上将氧化膜41和氮化膜43予以层叠,并将位于晶体管区域31以外的区域的氮化膜43去除。以残留的氮化膜43作为屏蔽,在基板上形成场氧化膜16(图19(b))。藉此,进行基板表面上的组件分离。将氮化膜43、以及氧化膜41去除(图19(c)),并藉由热氧化全面地形成栅极氧化膜(第1绝缘层)15(图19(d)),且于栅极氧化膜15上堆积氮化膜44(图19(e))。氮化膜44是形成于沟道区域上的控制栅极层21的侧面壁构造形成时的各向异性蚀刻的屏蔽层。 
移至图20,将涂布于氮化膜44上的光阻45予以曝光、去除,藉此留下形成扩散层的部分和控制栅极层的拉出部分的光阻45,将光阻 45作为屏蔽来蚀刻氮化膜44(图20(f))。扩散层间的沟道区域的宽度以1.5F所构成。扩散层的宽度为F。在此,控制栅极层的拉出部分是指越过晶体管区域31而延伸于字线的配线方向的部分。氮化膜44是形成扩散层的晶体管区域31和其外方,并延伸至形成场氧化膜的区域为止而残留下来。 
去除抗蚀膜45后(图20(g)),将ONO膜的上位2层于整面依序进行层叠。亦即,为氮化膜(电荷蓄积层)17、以及氧化膜(第2绝缘膜)19。接着于其上将构成控制栅极层的多结晶硅层等导电性材料膜(控制栅极层)21进行层叠(图20(h))。 
接着,进行各向异性蚀刻,将层叠于基板上端面的导电性材料膜(控制栅极层)21、以及ONO膜的上位2层(氧化膜(第2绝缘膜)19、氮化膜(电荷蓄积层)17)进行蚀刻(图20(i))。藉此,可使层叠于屏蔽层的氮化膜44的侧壁的ONO膜的上位2层、以及控制栅极层21形成而作为侧面壁构造。侧面壁构造是在对向于成为晶体管区域31内的沟道区域部分所形成,且同样形成在位于晶体管区域31外方的氮化膜44的侧壁。 
图21是步骤(i)后的平面构造。在作为屏蔽层的氮化膜44的外周侧壁,将电荷蓄积层17、第2绝缘层19、以及控制栅极层21以无侧面壁构造的方式形成。 
如图22所示,将氮化膜44去除,藉由离子注入等形成扩散层13A、13B,并将围绕在氮化膜44外周而形成的侧面壁构造,分别分离至扩散层13A、13B的左右端边,形成控制栅极层21A、21B、21B_、21A+。此时,各控制栅极层的分离在晶体管区域31外进行时,被分离的各控制栅极层21A、21B、21B_、21A+的端部,较佳为以围绕扩散层13A、13B的方式形成。藉此,在晶体管区域31的外部,变成具有侧面壁构造的控制栅极层21A、21B、21B_、21A+朝向外方形成,使和将控制栅极层21A、21B、21B_、21A+作为字线拉出时的配线拉出底部22A、22B、22B_、22A+间的连接可变得确实。 
从以上说明可明确发现根据本实施形态,能针对电荷蓄积层17中的控制栅极层21A、21B个别固有的电荷蓄积区域(图1),或是对个别具备的电荷蓄积层17A、17B(图2)执行电荷的注入/放出。可在 电荷蓄积层17的固有区域或个别的电荷蓄积层17A、17B,存储对应有电荷有无的组合数量的数据。亦即,有关具有2个控制栅极层21A、21B的存储体单元,可执行2位数据的存储。以选择应执行电荷注入/放出的控制栅极层21A、21B的方式可执行将预定位数据存储的第1多值存储动作。 
此外,通过在各控制栅极层21A、21B进行电荷的蓄积,于各控制栅极层21A、21B下的电荷蓄积层17的固有区域(图1)或个别的电荷蓄积层17A、17B(图2),可根据电荷的有无而存储1位的数据。此外,写入时,当于另一方的控制栅极层施加辅助电压时,可使输入的电荷加速。 
有关具有2个控制栅极层21A、21B的存储体单元,通过于依据在个别的控制栅极层21A、21B以不同地址选择的方式,可针对各控制栅极层21A、21B执行1位数据的存储。于1个存储体单元依据2个地址识别出来,可执行用以将2个1位数据予以存储的第2多值存储动作。 
无须根据写入数据值来变更用以施加至控制栅极层21A、21B的写入电压,并能以1次的写入动作执行多值存储。 
在本实施形态的存储体单元的写入动作、读出动作、消除动作的各动作中,将揭示的主要方法中施加于存储体单元晶体管各电极的电压条件汇整起来,便如图23所示。在此,第1电压至第17电压是在写入动作、读出动作、消除动作中,施加于存储体单元晶体管各电极的电压的一例。 
另外,本发明并非限定于所述实施形态者,在未脱离本发明主旨的范围内能够进行各种的改良、变形。 
例如在本实施形态,虽以于存储体单元具备2个控制栅极层的情形为例进行说明,但本发明并非限定于此。也可能于各存储体单元具备3个以上的控制栅极层。 
所述情形,在执行第1多值存储动作的情形,于存储体单元中,需于被扩散层夹着的沟道区域上沿着沟道长度方向或沟道宽度方向配置1行控制栅极层。此为根据朝向控制栅极层的偏压施加而进行电荷蓄积的电荷蓄积层的区域,依据沿着沟道区域上的沟道长度方向或沟 道宽度方向而变化,因此有必须使读出动作的电流量变化。并且,以第1多值存储动作写入的情形,例如控制栅极层为3个,以写入对象的任1个控制栅极层作为“一方的控制栅极″而给予所述第1电压,以非写入对象的2个控制栅极层作为“另一方的控制栅极″而给予比所述第1电压低的所述第5电压。 
此外,在执行第2多值存储动作的情形,有必要将沿着沟道长度方向以2个1组配置的控制栅极层作为具备多阵列的构成。在各组,将任一者一方的控制栅极层作为辅助栅极,一面将电荷加速一面根据朝另一方的控制栅极层的写入电压,而能于另一方的控制栅极层下的电荷蓄积层执行电荷的注入。 
有关在实施形态的写入动作以及消除动作,虽然说明有关针对电荷蓄积层将电荷注入/放出的情形,但本发明并非限定于此。亦可为将热空穴注入至电荷蓄积层的写入/消除方法。此外,在电荷蓄积层和扩散层间,也能通过所谓带间穿隧电流(inter-band tunnel current)执行写入。 
此外,使作为基本原理的图1的原理构造进一步发展,也可将单元尺寸缩小。图24所示的剖面图,显示于本发明的非易失性存储装置所具备的存储体单元发展型的原理构造。所述原理构造是在以扩散层13A、13B夹着的沟道区域上,依序层叠第1绝缘层15、电荷蓄积层17、第2绝缘层19,并在第2绝缘层19上将控制栅极层21A、21B以一部分重叠的方式分离配置于沟道长度方向。 
所述原理构造的特征为具有离性电荷捕获的电荷蓄积层17配置成和图1的原理构造相同,将2个控制栅极层21A、21B一部分重叠配置,且在一部分重叠的部分间配置有绝缘层。 
由于能去除在图1原理构造所具备的缝隙G1,并将一部分重叠配置,藉此能将具有所述1.5F间隔的一对扩散层13A、13B间隔大幅地变狭窄,因此不仅达到单元尺寸的缩小,还能提升能使沟道阻抗减低等的写入动作或读出动作时的电性特性。 

Claims (33)

1.一种非易失性存储装置,具备存储体单元,其中,所述存储体单元包括:
一对扩散层,以预定长度的沟道区域分隔而配置于基板表面;
2个控制栅极层,在所述沟道区域上具有彼此对向的圆弧状形状的分离结构;以及
电荷蓄积层,形成于所述控制栅极层和所述基板表面间且在各所述控制栅极层具有固有地使电荷注入及/或放出的区域。
2.如权利要求1所述的非易失性存储装置,还具备:第1绝缘层,形成于所述基板表面和所述电荷蓄积层间;及/或
第2绝缘层,形成于所述电荷蓄积层和所述控制栅极层间。
3.如权利要求1所述的非易失性存储装置,其中,所述电荷蓄积层具有离散性的电荷捕获,且将固有地使电荷注入及/或放出的所述区域予以划分。
4.如权利要求1所述的非易失性存储装置,其中,所述电荷蓄积层彼此分离而被具备于各所述控制栅极层。
5.如权利要求4所述的非易失性存储装置,其中,所述电荷蓄积层为导电性材料所构成。
6.如权利要求1所述的非易失性存储装置,其中,于预定数的所述存储体单元分别连接相同位线,
连接于所述控制栅极层的各者的多条控制线,在所述预定数的存储体单元间,于各个存储体单元作不同的配线。
7.如权利要求1所述的非易失性存储装置,其中,所述存储体单元的所述控制栅极层,在和所述存储体单元中连接于所述一对扩散层的位线交叉方向上的连续的存储体单元间,构成共有的多条控制线。
8.如权利要求6或7所述的非易失性存储装置,其中,所述多条控制线和所述位线交叉,且彼此相邻、平行地配线。
9.如权利要求1所述的非易失性存储装置,其中,通过于各个所述控制栅极层施加的写入电压的第1电压,在具有于各个所述控制栅极层固有地注入及/或放出电荷的区域的所述电荷蓄积层,根据FN穿隧现象、热电子现象、或热空穴现象来进行电荷注入及/或放出。
10.如权利要求9所述的非易失性存储装置,其中,根据所述各区域的电荷有无的组合数,来决定存储于所述存储体单元的数据位数。
11.如权利要求9所述的非易失性存储装置,其中,来自所述存储体单元的数据读出,将读出电压的第6电压施加于所述控制栅极层,并根据流通于所述一对扩散层间的电流值而被执行。
12.如权利要求1所述的非易失性存储装置,其中,所述控制栅极层,配置成至少具备1组在连结所述一对扩散层的沟道路径方向将所述基板表面区分为2的一对控制栅极层,并于各个所述控制栅极层分配不同的地址,
通过于依据所述不同地址而选择的所述控制栅极层施加的第9电压,使在所述控制栅极层下固有的所述区域产生电荷的注入及/或放出,而执行写入。
13.如权利要求12所述的非易失性存储装置,其中,根据于所述控制栅极层分别具备的所述电荷蓄积层的电荷有无,而在所述存储体单元中,于各个所述控制栅极层存储1位。
14.如权利要求12所述的非易失性存储装置,其中,写入时,针对和所述被选择的控制栅极层成对的所述控制栅极层,施加比所述第9电压还低电压的第10电压。
15.如权利要求12所述的非易失性存储装置,其中,写入时,从和所述被选择的控制栅极层成对的所述控制栅极层相邻的所述扩散层输入电荷。
16.如权利要求14所述的非易失性存储装置,其中,写入时,被写入的电荷根据所述第10电压,朝向所述被选择的控制栅极层加速。
17.如权利要求12所述的非易失性存储装置,其中,于各个所述控制栅极层存储的数据的读出,是将相邻于所述被选择的控制栅极层的所述扩散层作为源极端子,并于所述一对控制栅极层施加第6电压。
18.如权利要求1所述的非易失性存储装置,其中,所述电荷蓄积层的电荷注入及/或放出,至少针对所述存储体单元总括地执行。
19.如权利要求1所述的非易失性存储装置,其中,
所述控制栅极层,
包含形成所述一对扩散层的所述基板表面的区域,在所述基板表面上于各个所述扩散层形成一对屏蔽层,
并在包含有所述一对屏蔽层的所述基板表面上的整面,堆积作为所述控制栅极层的形成材料的栅极堆积层,
对所述栅极堆积层进行各向异性蚀刻,
所述栅极堆积层在所述一对扩散层间的中间部分离,并作为形成于所述屏蔽层的侧壁的侧面壁构造而形成。
20.如权利要求19所述的非易失性存储装置,其中,在所述栅极堆积层的下层,于包含有所述一对屏蔽层的所述基板表面上的整面,进一步堆积作为所述电荷蓄积层的形成材料的电荷蓄积堆积层。
21.如权利要求19所述的非易失性存储装置,其中,所述各向异性蚀刻是针对所述栅极堆积层与所述电荷蓄积堆积层来进行,
所述电荷蓄积堆积层在所述一对屏蔽层间的中间部分离,于各个所述控制栅极层作为独立的所述电荷蓄积层而形成。
22.如权利要求19所述的非易失性存储装置,其中,所述一对屏蔽层,是将形成所述一对扩散层的区域和从该区域延伸至所述存储体单元的沟道宽度方向的区域屏蔽而形成;
于所述一对屏蔽层的侧壁所形成的侧面壁构造的所述栅极堆积层,进行去除以使残留邻接所述一对扩散层且用以构成所述控制栅极层的部分,以及用以构成来自所述控制栅极层的配线拉出底部。
23.如权利要求22所述的非易失性存储装置,其中,所述配线拉出底部,是将所述控制栅极层延伸至所述存储体单元的沟道宽度方向而被拉出,并于所述存储体单元的沟道长度方向曲折而形成。
24.如权利要求22所述的非易失性存储装置,其中,所述控制栅极层形成于所述扩散层的两端边,针对各者的所述控制栅极层,具备所述配线拉出底部。
25.如权利要求1所述的非易失性存储装置,其中,所述控制栅极层中,将一方的控制栅极层设为第1电压,将另一方的控制栅极层设为比所述第1电压还低的第2电压,将所述基板设为比所述第1电压还低的第5电压,并于所述一方的控制栅极层下的所述电荷蓄积层注入及/或放出电荷。
26.如权利要求1所述的非易失性存储装置,其中,将所述控制栅极层设为写入电压的第1电压,将所述基板设为比所述第1电压还低且诱发FN穿隧现象的第5电压,并于所述控制栅极层下各自的所述电荷蓄积层根据FN穿隧现象使电荷注入及/或放出。
27.如权利要求1所述的非易失性存储装置,其中,所述控制栅极层中,将一方的控制栅极层设为第9电压,将其它的控制栅极层作为比第9电压还低的第10电压,并在所述一对扩散层中,将相邻于所述一方的控制栅极层的一方的扩散层设为第11电压,相邻于所述另一方的控制栅极层的另一方的扩散层设为比所述第11电压还低的第7电压,并于所述一方的控制栅极层下的所述电荷蓄积层注入及/或放出电荷。
28.如权利要求1所述的非易失性存储装置,其中,将所述控制栅极层设为第6电压,而在所述一对扩散层中,将一方的扩散层设为第8电压,将另一方的扩散层设为比所述第8电压还低的第7电压,并根据于所述一对扩散层间流通的电流多寡来执行读出动作。
29.如权利要求1所述的非易失性存储装置,其中,将所述控制栅极层设为第6电压,将在所述控制栅极层中一方的控制栅极层所邻接的、所述一对扩散层的一方的扩散层设为第8电压,将与所述控制栅极层中另一方的控制栅极相邻的、所述一对扩散层中另一方的扩散层设为比所述第8电压还低的第7电压,并根据于所述一对扩散层间流通的电流多寡来执行读出动作。
30.如权利要求1所述的非易失性存储装置,其中,将所述控制栅极层设为第12电压,将所述基板设为比第12电压还高的第14电压,并于所述控制栅极层下各自的所述电荷蓄积层注入及/或放出电荷。
31.如权利要求1所述的非易失性存储装置,其中,所述控制栅极层中,将被选择的一方的控制栅极层设为第15电压,将非选择的控制栅极层设为比所述第15电压更高的第16电压,将所述一对扩散层或所述基板设为比所述第15电压还高的第17电压,并于所述被选择的一方的控制栅极层下的所述电荷蓄积层注入及/或放出电荷。
32.如权利要求1所述的非易失性存储装置,其中,将于被选择的所述存储体单元所具备的所述控制栅极层设为第15电压,将所述一对扩散层或所述基板设为比所述第15电压还高的第17电压,并于被选择的所述存储体单元中所述控制栅极层下的所述电荷蓄积层注入及/或放出电荷。
33.一种非易失性存储装置的制造方法,具备有由在被一对扩散层夹着的基板表面上,彼此分离形成的2个控制栅极层,和具有于各个所述控制栅极层固有地使电荷注入及/或放出的区域的电荷蓄积层所构成的存储体单元,所述非易失性存储装置的制造方法具备:
在包含有形成为所述一对扩散层的区域的所述基板表面上,形成一对屏蔽层的步骤;
在包含有所述一对屏蔽层的所述基板表面上的整面,堆积作为所述控制栅极层的形成材料的栅极堆极层的步骤;以及
对所述栅极堆积层进行各向异性蚀刻,将所述栅极堆积层于所述一对屏蔽层间的中间部予以分离,并通过于所述一对屏蔽层的侧壁残留以作为侧面壁构造,而形成所述2个控制栅极层的步骤。
CN2004800448578A 2004-11-30 2004-11-30 非易失性存储装置及其制造方法 Active CN101111943B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2004/017751 WO2006059361A1 (ja) 2004-11-30 2004-11-30 不揮発性記憶装置、およびその製造方法

Publications (2)

Publication Number Publication Date
CN101111943A CN101111943A (zh) 2008-01-23
CN101111943B true CN101111943B (zh) 2012-06-27

Family

ID=36564806

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2004800448578A Active CN101111943B (zh) 2004-11-30 2004-11-30 非易失性存储装置及其制造方法

Country Status (6)

Country Link
US (1) US7307879B2 (zh)
JP (1) JP4794462B2 (zh)
CN (1) CN101111943B (zh)
DE (1) DE112004003019T5 (zh)
GB (1) GB2436234B (zh)
WO (1) WO2006059361A1 (zh)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7973366B2 (en) * 2006-02-13 2011-07-05 Macronix International Co., Ltd. Dual-gate, sonos, non-volatile memory cells and arrays thereof
JP5379366B2 (ja) * 2007-09-20 2013-12-25 スパンション エルエルシー 半導体装置およびその製造方法
KR100895854B1 (ko) * 2007-10-25 2009-05-06 한양대학교 산학협력단 2개의 제어 게이트들을 가지는 플래시 메모리의 제조 방법
JP5153474B2 (ja) * 2008-06-23 2013-02-27 スパンション エルエルシー 半導体装置およびその制御方法
JP5566013B2 (ja) * 2008-07-28 2014-08-06 スパンション エルエルシー 半導体装置及びその製造方法
US7968935B2 (en) * 2008-08-25 2011-06-28 Seoul National University Research & Development Business Foundation Reconfigurable semiconductor device
US8861273B2 (en) * 2009-04-21 2014-10-14 Macronix International Co., Ltd. Bandgap engineered charge trapping memory in two-transistor nor architecture
US8913445B2 (en) 2012-02-13 2014-12-16 Macronix International Co., Ltd. Method and apparatus for adjusting drain bias of a memory cell with addressed and neighbor bits
US9396770B2 (en) 2012-02-13 2016-07-19 Macronix International Co., Ltd. Method and apparatus for adjusting drain bias of a memory cell with addressed and neighbor bits
TWI473094B (zh) * 2012-03-21 2015-02-11 Macronix Int Co Ltd 具有定址及相鄰位元之記憶胞的汲極偏壓調整方法與裝置
US9905302B2 (en) * 2014-11-20 2018-02-27 Western Digital Technologies, Inc. Read level grouping algorithms for increased flash performance
US9720754B2 (en) 2014-11-20 2017-08-01 Western Digital Technologies, Inc. Read level grouping for increased flash performance
US9576671B2 (en) 2014-11-20 2017-02-21 Western Digital Technologies, Inc. Calibrating optimal read levels
JP5951096B1 (ja) * 2015-10-01 2016-07-13 株式会社フローディア 不揮発性半導体記憶装置
JP2017139336A (ja) * 2016-02-03 2017-08-10 渡辺 浩志 フラッシュメモリの構造とその動作法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5457875A (en) 1977-10-17 1979-05-10 Hitachi Ltd Semiconductor nonvolatile memory device
JP2588311B2 (ja) * 1991-01-29 1997-03-05 富士通株式会社 不揮発性半導体記憶装置およびその製造方法
JPH0582793A (ja) * 1991-09-20 1993-04-02 Sumitomo Metal Ind Ltd 半導体記憶素子
JP3098629B2 (ja) * 1992-09-18 2000-10-16 株式会社日立製作所 強誘電体トランジスタ、それを用いた半導体記憶デバイス、半導体応用機器及び人工知能システム
JP2942088B2 (ja) 1993-03-19 1999-08-30 ローム株式会社 半導体装置の動作方法、および半導体装置
JP3743745B2 (ja) * 1998-08-31 2006-02-08 株式会社東芝 半導体素子
JP2000138300A (ja) * 1998-10-30 2000-05-16 Sony Corp 不揮発性半導体記憶装置及びその書き込み方法
JP2001024074A (ja) * 1999-07-13 2001-01-26 Matsushita Electric Ind Co Ltd 強誘電体ゲートデバイスとその駆動方法
JP4058219B2 (ja) 1999-09-17 2008-03-05 株式会社ルネサステクノロジ 半導体集積回路
JP4923318B2 (ja) 1999-12-17 2012-04-25 ソニー株式会社 不揮発性半導体記憶装置およびその動作方法
JP2002050703A (ja) 2000-08-01 2002-02-15 Hitachi Ltd 多値不揮発性半導体記憶装置
JP4904631B2 (ja) 2000-10-27 2012-03-28 ソニー株式会社 不揮発性半導体記憶装置およびその製造方法
KR100389130B1 (ko) * 2001-04-25 2003-06-25 삼성전자주식회사 2비트 동작의 2트랜지스터를 구비한 불휘발성 메모리소자
JP3640176B2 (ja) * 2001-06-04 2005-04-20 セイコーエプソン株式会社 不揮発性半導体記憶装置
JP2003059279A (ja) * 2001-08-23 2003-02-28 Matsushita Electric Ind Co Ltd 半導体記憶装置
US6885585B2 (en) * 2001-12-20 2005-04-26 Saifun Semiconductors Ltd. NROM NOR array
JP4370749B2 (ja) 2002-01-07 2009-11-25 ソニー株式会社 不揮発性半導体メモリ装置およびその動作方法
JP4424886B2 (ja) 2002-03-20 2010-03-03 富士通マイクロエレクトロニクス株式会社 半導体記憶装置及びその製造方法
JP2003176003A (ja) * 2002-10-28 2003-06-24 Shoji Yuyama 薬液入り容器の自動払出装置
US6765260B1 (en) * 2003-03-11 2004-07-20 Powerchip Semiconductor Corp. Flash memory with self-aligned split gate and methods for fabricating and for operating the same
JP3762385B2 (ja) * 2003-04-28 2006-04-05 株式会社東芝 不揮発性半導体記憶装置
US7387932B2 (en) 2004-07-06 2008-06-17 Macronix International Co., Ltd. Method for manufacturing a multiple-gate charge trapping non-volatile memory
US7209386B2 (en) 2004-07-06 2007-04-24 Macronix International Co., Ltd. Charge trapping non-volatile memory and method for gate-by-gate erase for same
US7106625B2 (en) 2004-07-06 2006-09-12 Macronix International Co, Td Charge trapping non-volatile memory with two trapping locations per gate, and method for operating same
US20060007732A1 (en) 2004-07-06 2006-01-12 Macronix International Co., Ltd. Charge trapping non-volatile memory and method for operating same
US7120059B2 (en) 2004-07-06 2006-10-10 Macronix International Co., Ltd. Memory array including multiple-gate charge trapping non-volatile cells
TWI241017B (en) * 2005-01-03 2005-10-01 Powerchip Semiconductor Corp Non-volatile memory device and manufacturing method and operating method thereof

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
JP特开2003-59279A 2003.02.28
JP特开平5-82793A 1993.04.02

Also Published As

Publication number Publication date
GB0710432D0 (en) 2007-07-11
DE112004003019T5 (de) 2008-01-03
GB2436234A (en) 2007-09-19
GB2436234B (en) 2010-04-28
US20060114722A1 (en) 2006-06-01
WO2006059361A1 (ja) 2006-06-08
JPWO2006059361A1 (ja) 2008-06-05
JP4794462B2 (ja) 2011-10-19
US7307879B2 (en) 2007-12-11
CN101111943A (zh) 2008-01-23

Similar Documents

Publication Publication Date Title
CN103971743B (zh) 反及闪存及其热载子生成和写入方法
KR102448489B1 (ko) 3-차원 수직 nor 플래시 박막 트랜지스터 스트링들
CN105374395B (zh) 存储器元件及其操作方法
CN100369253C (zh) 半导体集成电路装置
JP5977003B2 (ja) メモリストリングにダイオードを有する3次元アレイのメモリアーキテクチャ
CN101111943B (zh) 非易失性存储装置及其制造方法
KR100440905B1 (ko) 반도체 기억장치 및 그의 제조방법
CN102446549B (zh) 记忆体及与非门快闪记忆体的低电压程序化方法
US20130223142A1 (en) 3d stacked nand flash memory array enabling to operate by lsm and operation method thereof
TWI462116B (zh) 具有改良串列選擇線和位元線接觸佈局的三維記憶陣列
TWI699769B (zh) 用於具有共同源極線的記憶胞之系統、方法及設備
KR100432889B1 (ko) 2비트 기입가능한 비휘발성 메모리 소자, 그 구동방법 및그 제조방법
KR20080110168A (ko) 비휘발성 메모리 소자의 동작 방법
JP4697993B2 (ja) 不揮発性半導体メモリ装置の制御方法
JP2009267185A (ja) 不揮発性半導体記憶装置
US10381094B2 (en) 3D memory with staged-level multibit programming
CN103390427B (zh) 半导体存储装置以及该半导体存储装置的驱动方法
JP6475777B2 (ja) フィールドサブビットラインnorフラッシュアレイ
JP2006128594A (ja) 不揮発性半導体記憶装置および不揮発性半導体記憶装置の書込方法、読出方法、消去方法
CN106449644B (zh) 非易失性存储器体元件及其制作方法
KR100858293B1 (ko) Nand 메모리 셀 어레이, 상기 nand 메모리 셀어레이를 구비하는 nand 플래시 메모리 및 nand플래시 메모리의 데이터 처리방법
JP2928114B2 (ja) 多層フローティングゲート構造のマルチビット対応セルを有する不揮発性メモリ及びそのプログラム方法
US7613042B2 (en) Decoding system capable of reducing sector select area overhead for flash memory
WO2008041536A1 (fr) Dispositif de stockage à semi-conducteurs non volatile et son procédé de fonctionnement
JP2018085160A (ja) 半導体装置およびその動作方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant